JP2011014879A - 半導体装置 - Google Patents
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Abstract
【解決手段】半導体装置50は、半導体チップ51と、半導体チップ51の回路面51Aに設けられたメタルシールド板40とを備えている。メタルシールド板40は、シールド板本体41の他方の面41Bを半導体チップ51の回路面51A側に向けて配置され、バリ42は、シールド板本体41の他方の面41B側に位置している。バリ42の先端に他方の面41Bに対して直交する方向に切断バリ43が形成されている。切断バリ43は半導体チップ51の反対側に向かって突出しているので、切断バリ43により半導体チップ51の回路面51Aが傷付くことがない。
【選択図】図5
Description
まず図1乃至図3により、メタルシールド用シートの概略について説明する。
次に図4(a)(b)により、メタルシールド板の概略について説明する。
次に図5乃至図16により、本発明による半導体装置の概略について説明する。まず図5乃至図7により、1つのメタルシールド板を含む半導体装置の概略について説明する。
まず、半導体装置用のメタルシールド板を含むメタルシールド用シートを製造する方法について、図17(a)−(e)により説明する。なお図17(a)−(e)は、メタルシールド用シート10の連結部30周辺を拡大して示す図である。
次に、メタルシールド用シートを用いてメタルシールド板を製造する方法、および半導体装置を製造する方法について、図17乃至図20を用いて説明する。
次に図21乃至図23を用いて、本実施の形態による半導体装置の変形例について説明する。図21乃至図23は、本実施の形態による半導体装置の変形例を示す図である。
Claims (14)
- 回路面を有する半導体チップと、半導体チップの少なくとも回路面に設けられたメタルシールド板とを備えた半導体装置において、
メタルシールド板は、
一方の面と他方の面とを含むシールド板本体と、
シールド板本体から側方に向って突出するバリとを有し、
メタルシールド板は、他方の面を半導体チップの回路面側に向けて配置され、
バリは、シールド板本体の他方の面側に位置し、
バリの先端に他方の面に対して直交する方向に切断バリが形成され、切断バリは半導体チップの反対側に向かって突出していることを特徴とする半導体装置。 - メタルシールド板は、Fe−Ni合金を含む材料からなることを特徴とする請求項1記載の半導体装置。
- 回路面を有する半導体チップと、半導体チップの少なくとも回路面に設けられたメタルシールド板とを備えた半導体装置において、
メタルシールド板は、
一方の面と他方の面とを含むシールド板本体と、
シールド板本体から側方に向って突出するバリとを有し、
メタルシールド板は、一方の面を半導体チップの回路面側に向けて配置され、
バリは、シールド板本体の他方の面側に位置し、
バリの先端に他方の面に対して直交する方向に切断バリが形成されていることを特徴とする半導体装置。 - メタルシールド板は、Fe−Ni合金を含む材料からなることを特徴とする請求項3記載の半導体装置。
- 半導体装置において、
基板と、
基板上に設けられた第1のメタルシールド板と、
第1のメタルシールド板上に設けられ回路面を有する半導体チップと、
半導体チップの回路面に設けられた第2のメタルシールド板とを備え、
第1のメタルシールド板は、
一方の面と他方の面とを含むシールド板本体と、
シールド板本体から側方に向って突出するバリとを有し、
第1のメタルシールド板は、他方の面を基板側に向けて配置され、
バリは、シールド板本体の他方の面側に位置し、
バリの先端に他方の面に対して直交する方向に切断バリが形成され、切断バリは基板の反対側に向かって突出していることを特徴とする半導体装置。 - 第1のメタルシールド板および第2のメタルシールド板は、Fe−Ni合金を含む材料からなることを特徴とする請求項5記載の半導体装置。
- 第1のメタルシールド板と第2のメタルシールド板は、側面部を介して互いに一体に連結されていることを特徴とする請求項5または6記載の半導体装置。
- 半導体装置において、
基板と、
基板上に設けられた第1のメタルシールド板と、
第1のメタルシールド板上に設けられ回路面を有する半導体チップと、
半導体チップの回路面に設けられた第2のメタルシールド板とを備え、
第1のメタルシールド板は、
一方の面と他方の面とを含むシールド板本体と、
シールド板本体から側方に向って突出するバリとを有し、
第1のメタルシールド板は、一方の面を基板側に向けて配置され、
バリは、シールド板本体の他方の面側に位置し、
バリの先端に他方の面に対して直交する方向に切断バリが形成されていることを特徴とする半導体装置。 - 第1のメタルシールド板および第2のメタルシールド板は、Fe−Ni合金を含む材料からなることを特徴とする請求項8記載の半導体装置。
- 第1のメタルシールド板と、
第1のメタルシールド板との間に半導体チップの載置空間を形成する第2のメタルシールド板と、
第1のメタルシールド板と第2のメタルシールド板とを連結する側面部とを備えたことを特徴とするシールド部材。 - 第1のメタルシールド板と、第2のメタルシールド板と、第1のメタルシールド板と第2のメタルシールド板とを互いに一体に連結する側面部とにより、横向きの略U字形状を形成することを特徴とする請求項10記載のシールド部材。
- 第1のメタルシールド板は、一方の面と他方の面とを含むシールド板本体と、シールド板本体から側方に向って突出するバリとを有し、
第1のメタルシールド板は、一方の面を半導体チップの載置空間側に向けて配置され、
バリは、第1のメタルシールド板のシールド板本体の他方の面側に位置し、
バリの先端に他方の面に対して直交する方向に切断バリが形成され、切断バリは半導体チップの載置空間側に向かって突出していることを特徴とする請求項10または11記載のシールド部材。 - 第2のメタルシールド板は、一方の面と他方の面とを含むシールド板本体と、シールド板本体から側方に向って突出するバリとを有し、
第2のメタルシールド板は、一方の面を半導体チップの載置空間側に向けて配置され、
バリは、第2のメタルシールド板のシールド板本体の他方の面側に位置し、
バリの先端に他方の面に対して直交する方向に切断バリが形成され、切断バリは半導体チップの載置空間側に向かって突出していることを特徴とする請求項10乃至12のいずれか一項記載のシールド部材。 - 請求項10乃至13のいずれか一項記載のシールド部材と、
シールド部材の第1のメタルシールド板と第2のメタルシールド板との間に形成された半導体チップの載置空間に配置された半導体チップとを備えたことを特徴とする半導体装置。
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Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2013149789A (ja) * | 2012-01-19 | 2013-08-01 | Dainippon Printing Co Ltd | 半導体装置、メタルシールド板およびメタルシールド用シート |
JP2013165163A (ja) * | 2012-02-10 | 2013-08-22 | Dainippon Printing Co Ltd | メタルシールド板の製造方法およびメタルシールド板 |
JP2013207059A (ja) * | 2012-03-28 | 2013-10-07 | Renesas Electronics Corp | 半導体装置 |
CN109216271A (zh) * | 2017-07-03 | 2019-01-15 | 株式会社迪思科 | 基板的加工方法 |
US10861757B2 (en) | 2017-02-23 | 2020-12-08 | Murata Manufacturing Co., Ltd. | Electronic component with shield plate and shield plate of electronic component |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP6852011B2 (ja) | 2018-03-21 | 2021-03-31 | 株式会社東芝 | 半導体装置 |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2004193247A (ja) * | 2002-12-10 | 2004-07-08 | Sony Corp | 磁気メモリ装置 |
JP2009071234A (ja) * | 2007-09-18 | 2009-04-02 | Denso Corp | 半導体装置 |
Family Cites Families (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH08125374A (ja) * | 1994-10-25 | 1996-05-17 | Hitachi Ltd | 内部に仕切板をもつ筐体 |
JP2007201376A (ja) * | 2006-01-30 | 2007-08-09 | Yamaha Corp | 半導体装置 |
JP4702279B2 (ja) * | 2006-12-27 | 2011-06-15 | 株式会社デンソー | 半導体装置およびその製造方法 |
JP5354376B2 (ja) * | 2009-11-27 | 2013-11-27 | 大日本印刷株式会社 | 半導体装置および半導体装置の製造方法 |
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Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2004193247A (ja) * | 2002-12-10 | 2004-07-08 | Sony Corp | 磁気メモリ装置 |
JP2009071234A (ja) * | 2007-09-18 | 2009-04-02 | Denso Corp | 半導体装置 |
Cited By (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2013149789A (ja) * | 2012-01-19 | 2013-08-01 | Dainippon Printing Co Ltd | 半導体装置、メタルシールド板およびメタルシールド用シート |
JP2013165163A (ja) * | 2012-02-10 | 2013-08-22 | Dainippon Printing Co Ltd | メタルシールド板の製造方法およびメタルシールド板 |
JP2013207059A (ja) * | 2012-03-28 | 2013-10-07 | Renesas Electronics Corp | 半導体装置 |
US9172028B2 (en) | 2012-03-28 | 2015-10-27 | Renesas Electronics Corporation | Semiconductor device |
US10861757B2 (en) | 2017-02-23 | 2020-12-08 | Murata Manufacturing Co., Ltd. | Electronic component with shield plate and shield plate of electronic component |
CN109216271A (zh) * | 2017-07-03 | 2019-01-15 | 株式会社迪思科 | 基板的加工方法 |
CN109216271B (zh) * | 2017-07-03 | 2023-09-05 | 株式会社迪思科 | 基板的加工方法 |
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