JP2014030217A - 半導体集積回路及び発振回路 - Google Patents
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Abstract
【解決手段】半導体集積回路は、半導体基板と、第1のパッドP1に第1の抵抗R1及び第1のコンデンサCACを介して接続された入力端子、及び、第2のパッドP2に第2の抵抗R2及び第3の抵抗RDを介して接続された出力端子を有するインバータ32と、インバータの入力端子と第2の抵抗及び第3の抵抗の接続点との間に接続され、インバータと共に発振ブロックを構成する帰還素子33と、第1の抵抗及び第1のコンデンサの接続点と基板電位との間に接続され、第1のパッドと発振ブロックとの間に配置された第2のコンデンサCGと、第2の抵抗及び第3の抵抗の接続点と基板電位との間に接続され、第2のパッドと発振ブロックとの間に配置された第3のコンデンサCDとを具備する。
【選択図】図3
Description
図1は、本発明の一実施形態に係る半導体集積回路の構成を示すブロック図である。本実施形態においては、計時情報を管理するリアルタイムクロック用ICに本発明を適用した場合について説明する。
(1)パッドP1とコンデンサCGとの間の配線(以下、「配線1」という)はやや長くなるものの、パッドP2とコンデンサCDとの間の配線(以下、「配線2」という)はかなり短くなる。その結果、配線2による浮遊容量が大幅に低減され、コンデンサCG及びCDの所望の容量値を得ることが比較的容易となる。
(2)コンデンサCG及びCDをパッドP1及びP2の長さL1に合わせて配置することにより、発振回路のレイアウト面積を小さくすることができる。
(3)配線1の長さと配線2の長さとが、ほぼ等しくなる。配線1はコンデンサCACを介してインバータ32の入力端子32aに接続されており、配線2は抵抗RDを介してインバータ32の出力端子32bに接続されているので、配線1に印加される交流電圧と配線2に印加される交流電圧とは、ほぼ逆相かつほぼ同レベルである。従って、配線1から浮遊容量を介して他の配線等に漏洩する電圧と配線2から浮遊容量を介して他の配線等に漏洩する電圧とが打ち消しあって、他の配線等に与えるノイズを低減することができる。
図4は、図3に示す半導体集積回路に形成されるコンデンサの構造を示す断面図であり、図5は、図3に示す半導体集積回路に形成される抵抗の構造を示す断面図であり、図6は、図3に示す半導体集積回路に形成されるPチャネルMOSトランジスタ及びNチャネルMOSトランジスタの構造を示す断面図である。図4〜図6においては、第1層の配線層までが示されており、それ以上の層は省略されている。
第2の形態の半導体集積回路は、前記発振ブロックは、前記第1のコンデンサと前記第2のコンデンサとの並びに沿って長手方向が配置されている、第1の形態に記載の半導体集積回路。
第3の形態の半導体集積回路は、第1の形態または第2の形態に記載の半導体集積回路と、前記第1のパッドと前記第2のパッドとにそれぞれ接続された2つの端子を有する振動子と、を備えた発振回路。
以上の課題を解決するため、本発明の1つの観点に係る半導体集積回路は、第1のパッド及び第2のパッドに振動子の2つの端子がそれぞれ接続されて発振動作を行う半導体集積回路であって、(a)半導体基板と、(b)半導体基板に形成されたPチャネルトランジスタ及びNチャネルトランジスタを含むインバータであって、半導体基板の周縁部に配置された第1のパッドに第1の抵抗及び第1のコンデンサを介して接続された入力端子と、半導体基板の周縁部に配置された第2のパッドに第2の抵抗及び第3の抵抗を介して接続された出力端子とを有するインバータと、(c)インバータの入力端子と第2の抵抗及び第3の抵抗の接続点との間に接続され、インバータと共に発振ブロックを構成する帰還素子と、(d)第1の抵抗及び第1のコンデンサの接続点と基板電位との間に接続され、第1のパッドと発振ブロックとの間に配置された第2のコンデンサと、(e)第2の抵抗及び第3の抵抗の接続点と基板電位との間に接続され、第2のパッドと発振ブロックとの間に配置された第3のコンデンサとを具備する。
Claims (5)
- 第1のパッド及び第2のパッドに振動子の2つの端子がそれぞれ接続されて発振動作を行う半導体集積回路であって、
半導体基板と、
前記半導体基板に形成されたPチャネルトランジスタ及びNチャネルトランジスタを含むインバータであって、前記半導体基板の周縁部に配置された前記第1のパッドに第1の抵抗及び第1のコンデンサを介して接続された入力端子と、前記半導体基板の周縁部に配置された前記第2のパッドに第2の抵抗及び第3の抵抗を介して接続された出力端子とを有する前記インバータと、
前記インバータの入力端子と前記第2の抵抗及び前記第3の抵抗の接続点との間に接続され、前記インバータと共に発振ブロックを構成する帰還素子と、
前記第1の抵抗及び前記第1のコンデンサの接続点と基板電位との間に接続され、前記第1のパッドと前記発振ブロックとの間に配置された第2のコンデンサと、
前記前記第2の抵抗及び前記第3の抵抗の接続点と基板電位との間に接続され、前記第2のパッドと前記発振ブロックとの間に配置された第3のコンデンサと、を具備する半導体集積回路。 - 前記第1及び第2のパッドが、前記半導体基板の周縁に沿って所定の長さを有する範囲に配列されており、前記第2及び第3のコンデンサが、前記第1及び第2のパッドと平行して前記所定の長さ以下の長さを有する範囲に配列されている、請求項1記載の半導体集積回路。
- 前記発振ブロックが、前記第2及び第3のコンデンサの配列方向と同一方向に長手方向を有するように形成されている、請求項2記載の半導体集積回路。
- 前記第3の抵抗が、前記発振ブロックの長手方向と同一方向に長手方向を有するように形成されている、請求項3記載の半導体集積回路。
- 請求項1〜4のいずれか1項記載の半導体集積回路と、
前記第1及び第2のパッドにそれぞれ接続された2つの端子を有する振動子と、を具備する発振回路。
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Application Number | Priority Date | Filing Date | Title |
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JP2014030217A true JP2014030217A (ja) | 2014-02-13 |
JP5716797B2 JP5716797B2 (ja) | 2015-05-13 |
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Country Status (1)
Country | Link |
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JP (1) | JP5716797B2 (ja) |
Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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A977 | Report on retrieval |
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A131 | Notification of reasons for refusal |
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A61 | First payment of annual fees (during grant procedure) |
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