JP2014003542A - 検出装置、検出システム及び検出装置の駆動方法 - Google Patents

Abstract

【課題】データコンタクトの数を制限しつつ、ＫＴＣノイズの発生を抑えることができる検出装置を提供することを課題とする。
【解決手段】検出装置は、行列状に配置され、画素信号を生成する複数の画素（１０１）と、行方向の複数の画素に共通に接続され、列方向に複数設けられた駆動線（１０４ａ，ｂ）と、列方向の複数の画素に共通に接続され、行方向に複数設けられたデータライン（１０５）と、データラインの数よりも少ない数で設けられた接続用端子（１１９）と、接続用端子とデータラインとの間に設けられたマルチプレクサ部（１３１）と、を有する基板と、接続用端子に定電位を供給するリセットスイッチを有し、接続用端子に接続された読出用回路と、複数の画素の駆動制御を行う駆動用回路と、基板及び読出用回路に制御信号を供給する制御用回路とを有する。
【選択図】図２

Description

本発明は、医療用画像診断装置、非破壊検査装置、放射線を用いた分析装置などに応用される検出装置、検出システム及び検出装置の駆動方法に関するものである。

近年、薄膜半導体製造技術は、ＴＦＴ（薄膜トランジスタ）等のスイッチ素子と光電変換素子等の変換素子とを組み合わせた画素のアレイ（画素アレイ）を有するマトリクス基板、それを用いた検出装置や放射線検出装置にも利用されている。このような検出装置において、近年、主に接続用端子数の低減を目的として画素アレイと同一基板上にマルチプレクサを作り込む事が検討されている。特許文献１では、検出装置が、複数のデータラインとデータコンタクト（接続用端子）との間に設けられた複数のＴＦＴからなるマルチプレクサを有し、複数のデータラインを一つのデータコンタクトに多重化する方法が開示されている。

特開平８−２５６２９２号公報

しかしながら、特許文献１では、マルチプレクサに用いるＴＦＴを開閉させて動作した場合においては、ＴＦＴを閉じた際にＫＴＣノイズ（電荷の熱的な揺らぎによって生じるノイズ）が発生する。また、マルチプレクサに用いるＴＦＴを開閉させないで一部のデータラインに接続された画素のみを優先的に読み出す場合、データコンタクトに電気的に接続されない画素に蓄積された信号電荷の一部は破壊されてしまう。特許文献１には、蓄積された信号電荷を全ての画素から得る方法が開示されていない。

本発明の目的は、データコンタクトの数を減らしつつ、ＫＴＣノイズの発生を抑えることができる検出装置、検出システム及び検出装置の駆動方法を提供することである。

本発明の検出装置は、行列状に配置され、画素信号を生成する複数の画素と、行方向の複数の画素に共通に接続され、列方向に複数設けられた駆動線と、列方向の複数の画素に共通に接続され、行方向に複数設けられたデータラインと、前記データラインの数よりも少ない数で設けられた接続用端子と、前記接続用端子と前記データラインとの間に設けられたマルチプレクサ部と、を有する基板と、前記接続用端子に定電位を供給するリセットスイッチを有し、前記接続用端子に接続された読出用回路と、前記複数の画素の駆動制御を行う駆動用回路と、前記基板及び前記読出用回路に制御信号を供給する制御用回路と、を有する検出装置であって、前記複数の画素の各々は、放射線又は光を電荷に変換する変換素子と、前記電荷に基づく電気信号を前記データラインに転送するスイッチ素子とを有し、前記電気信号に基づく画素信号を生成し、前記駆動線は、１行の画素のうちの一部の画素の前記スイッチ素子の制御電極に接続された第１の駆動線と、前記１行の画素のうちの他の一部の画素の前記スイッチ素子の制御電極に接続された第２の駆動線と、を有し、前記データラインは、ある１列の画素の前記スイッチ素子の主電極に接続された第１のデータラインと、他の１列の画素の前記スイッチ素子の主電極に接続された第２のデータラインを有し、前記マルチプレクサ部は、前記第１のデータラインを１個の前記接続用端子に接続する第１のスイッチと、前記第２のデータラインを前記１個の接続用端子に接続する第２のスイッチとを有し、前記制御用回路は、前記第１のスイッチを導通とし、前記リセットスイッチを導通としてから非導通とし、その後、前記駆動用回路によって前記第１の駆動線に接続された画素の前記スイッチ素子を導通としてから非導通とし、その後、前記第１のスイッチを非導通とし、その後、前記第２のスイッチを導通とし、前記リセットスイッチを導通としてから非導通とし、その後、前記駆動用回路によって前記第２の駆動線に接続された画素の前記スイッチ素子を導通としてから非導通とし、その後、前記第２のスイッチを非導通とすることを特徴とする。

マルチプレクサ部を設けることにより、接続用端子の数を減らすことができる。また、第１のスイッチ又は第２のスイッチの導通動作により、データラインの容量に応じて生じるＫＴＣノイズを低減することができる。

検出装置の概念図である。 検出装置を説明するための等価回路図である。 検出装置の上面図である。 画素の断面図である。 検出装置を説明するための等価回路図である。 検出装置のタイミングチャートである。 検出装置を説明するための等価回路図である。 検出装置のタイミングチャートである。 検出装置の概念図である。 検出装置を説明するための等価回路図である。 検出装置の上面図である。 検出装置のタイミングチャートである。 検出装置のタイミングチャートである。 検出装置の出力イメージの図である。 検出装置の出力イメージの図である。 検出装置のタイミングチャートである 検出システムを説明するための概念図である。

（第１の実施形態）
図１を用いて、検出装置１９１の構成例を説明する。検出部１９３は、支持基板１００と、駆動用回路１９２と、読出用回路１９０とを有する。支持基板１００は、画素領域１３７とマルチプレクサ部１３１とを少なくとも有する。駆動用回路１９２は、画素領域１３７と電気的に接続され、導通電圧Ｖｃｏｍ及び非導通電圧Ｖｏｆｆを出力することにより、画素領域１３７の複数の画素の駆動制御を行う。つまり、駆動用回路１９２は、画素１０１の選択状態と非選択状態とを制御するものである。読出用回路１９０は、画素領域１３７と電気的に接続され、画素領域１３７からの電気信号を画像データとして出力する。検出装置１９１は、さらに、検出部１９３からの画像データを処理して出力する信号処理部１９４と、各構成要素にそれぞれ制御信号を供給して検出部１９３の動作を制御する制御用回路１９５と、各構成要素にそれぞれバイアスを供給する電源用回路１９６を含む。

制御用回路１９５は、制御コンピュータ（不図示）から制御信号を受けて、画素領域１３７を有する支持基板１００、駆動用回路１９２、読出用回路１９０、及び、信号処理部１９４に、それぞれ制御信号を提供する。また、信号処理部１９４は、放射線の照射期間に読出用回路１９０からデータライン１０５の電位情報を受け、制御コンピュータ（不図示）に伝送する。電源用回路１９６は、不図示の外部電源や内蔵バッテリーから電圧を受けて、支持基板１００、駆動用回路１９２、読出用回路１９０に必要な電圧を供給するレギュレータ等を内包している。電源用回路１９６は、接続用端子１０９と電気的に接続されている。なお、駆動用回路１９２、読出用回路１９０、信号処理部１９４、制御用回路１９５、及び電源用回路１９６は、それぞれ１つのブロックで示されているが、これはそれぞれが１つの集積回路で構成されていることを意味するものではない。それぞれが複数の集積回路によって構成されていてもよく、また、それら全てが一つの集積回路に設けられていてもよい。また、上記説明は、本発明の他の実施形態にも適宜適用可能である。

図２は、本発明の第１の実施形態による検出装置の構成例を示す図である。検出装置は、支持基板１００上に行列状に配置された複数の画素１０１を含む画素領域１３７を有している。画素１０１は、放射線又は光に応じた画素信号（電気信号）を生成するためのものである。複数の画素１０１は、それぞれ、放射線又は光を電荷に変換する変換素子１０２と、変換素子１０２により変換された電荷に応じた電気信号をデータライン１０５に転送する第１のスイッチ素子１０３とを有する。ここで、本実施形態では、変換素子１０２として、放射線を光に変換するシンチレータと、その光を電荷に変換する光電変換素子と、を含むものであるが、本実施形態はそれに限定されるものではない。変換素子１０２として、放射線を直接電荷に変換する直接型変換素子を用いてもよい。また、スイッチ素子１０３として、非晶質シリコン又は多結晶シリコンの薄膜トランジスタ（ＴＦＴ）を含む。ここで、半導体材料としてシリコンを用いたが、本実施形態はこれに限定されるものではなく、ゲルマニウム等の他の半導体材料を用いてもよい。より好ましくは、多結晶シリコンのＴＦＴをスイッチ素子１０３として用いることである。変換素子１０２の第１電極には、スイッチ素子１０３の第１主電極が電気的に接続され、変換素子１０２の第２電極には、バイアス線１０６が電気的に接続される。バイアス線１０６は、複数の変換素子１０２の第２電極に共通に接続され、接続用端子１０９を介して、図１に示す外部の電源用回路１９６に電気的に接続される。

スイッチ素子１０３の第２主電極には、データライン１０５が電気的に接続される。データライン１０５は、列方向に配列された複数のスイッチ素子１０３の第２主電極に共通に接続され、マルチプレクサ部１３１中のスイッチ１３２ａ，ｂの第１主電極に接続される。スイッチ１３２ａ，ｂの第２主電極は、隣接する一方のスイッチ１３２ａ，ｂの第２主電極及び、接続用端子１１９に接続される。接続用端子１１９は、図１に示す外部の読出用回路１９０に電気的に接続される。スイッチ１３２ａ，ｂの制御電極には、駆動線１３３又は駆動線１３４が電気的に接続されている。一つの接続用端子１１９に接続された二つのスイッチ１３２ａ，ｂの制御電極には、それぞれ別の駆動線１３３及び１３４が接続される。データライン１０５は、列方向の複数の画素１０１に共通に接続され、行方向に複数設けられる。データライン１０５は、ある１列の画素（第１列の画素）１０１のスイッチ素子１０３の主電極に接続された第１のデータライン及び他の１列の画素（第２列の画素）１０１のスイッチ素子１０３の主電極に接続された第２のデータラインを有する。接続用端子１１９は、図１に示す読出用回路１９０に接続され、データライン１０５の数よりも少ない数で設けられる。マルチプレクサ部１３１は、接続用端子１１９とデータライン１０５との間に設けられ、第１のデータライン１０５を１個の接続用端子１１９に接続する第１のスイッチ１３２ａを有する。さらに、マルチプレクサ部１３１は、第２のデータライン１０５を１個の接続用端子１１９に接続する第２のスイッチ１３２ｂを有する。

駆動線１３３、１３４は、それぞれ接続用端子１３５、１３６に接続され、図１に示す外部の制御用回路１９５から制御信号の供給を受ける。１行に配列された画素１０１内の複数のスイッチ素子１０３の制御電極には、２本の駆動線１０４ａ，ｂのうち何れかが電気的に接続される。一つの接続用端子１１９に二つのスイッチ１３２ａ，ｂを介して導通可能なスイッチ素子１０３の中で、同行に隣接した２つのスイッチ素子１０３は、それぞれ異なる駆動線１０４ａ，ｂに接続される。駆動線１０４ａ，ｂは、行方向の複数の画素１０１に共通に接続され、列方向に複数設けられる。第１の駆動線１０４ａは、１行の画素１０１のうちの一部（奇数列）の画素１０１のスイッチ素子１０３の制御電極に接続される。第２の駆動線１０４ｂは、１行の画素のうちの他の一部（偶数列）の画素１０１のスイッチ素子１０３の制御電極に接続される。駆動線１０４ａ，ｂは、接続用端子１０７に接続され、外部の駆動用回路１９２から制御信号の供給を受ける。また、各接続用端子１０９、１１９、１３５、１３６は、支持基板１００の端部と画素領域１３７の間に配置されている。

図３（ａ）に示すのは、画素領域１３７の一例で、２×２個の画素を含む領域について、スイッチ素子１０３等の一部構造を抜き出した際の上面図である。また、図４は画素１０１ついての断面構造であり、図３（ａ）中のＡ−Ａ’間を切り出した断面図である。図３（ａ）において、駆動線１０４ａ，ｂは等間隔に配置されており、各画素行は、２本の駆動線１０４ａ，ｂを有している。行方向に並んだ画素中のスイッチ素子１０３の制御電極は、交互に異なる駆動線１０４ａ又は１０４ｂに接続される。本実施形態においては、各画素行は、２本の駆動線１０４ａ，ｂを有しているが、図３（ｂ）に示すように、更に３本目の駆動線１０４ｃを有していても良い。詳細な説明は割愛するが、この場合、各データライン１０５は、１ｔｏ３のマルチプレクサに接続されていても良い。

次に、図４を用いて本実施形態の１画素の断面構成を説明する。画素１０１は、変換素子１０２とスイッチ素子１０３とが１対１で対応して設けられている。スイッチ素子１０３は、ガラス基板などの絶縁性表面を有する支持基板１００に設けられた、第１半導体層１４１、第１不純物半導体層１４２、第１絶縁層１４３、第１導電層１４４、第２絶縁層１４５、第２導電層１４６を有している。第１半導体層１４１はＴＦＴのチャネル領域、第１不純物半導体層１４２はソース又はドレイン領域、第１絶縁層１４３はゲート絶縁膜、第２導電層１４４はゲート電極、第３導電層１４６はソース又はドレイン電極として、それぞれ機能する。ここで、ゲート電極は、図３（ａ）の説明におけるスイッチ素子１０３の制御電極に相当し、２つの駆動線の一方に接続される。ソース又はドレイン電極は主電極に相当する。

なお、図４では、第１半導体層１４１に多結晶シリコンを用いたスタガ型のＴＦＴを用いている。図２のスイッチ１３２ａ，ｂも同様の多結晶シリコンを用いたスタガ型のＴＦＴを用いた場合、製造工程が簡便となる。そして、スイッチ素子１０３を覆う第３絶縁層１４７の上方に、変換素子１０２が配置される。変換素子１０２の構成は、第４導電層１４９、第２不純物半導体層１５０、第２半導体層１５１、第３不純物半導体層１５２、第５導電層１５３、第６導電層１５４を有している。第４導電層１４９は、第３導電層１４８を介してスイッチ素子１０３の第１主電極に結合され、第１電極として機能する。第２不純物半導体層１５０はｎ型の不純物が注入されており、第３不純物半導体層１５２にはｐ型の不純物が注入されている。第２半導体層１５１は光電変換素子の光電変換層として機能し、第５導電層１５３はバイアス線１０６として、第６導電層１５４は第２電極として機能する。そして、複数の光電変換素子を覆い、平坦化層として機能する第４絶縁層１５５の上方に、シンチレータ１５６が設けられている。この変換素子１０２及びスイッチ素子１０３は、気相成長（気相蒸着）法やエッチング技術、並びにフォトリソグラフィ技術を用いて好適に形成され得る。なお、本実施形態では光電変換素子として第２不純物半導体層１５０を用いたＰＩＮ型フォトダイオードを用いて説明したが、本実施形態はそれに限定されるものではなく、第２不純物半導体層１５０に代えて絶縁層を用いたＭＩＳ型フォトセンサを用いてもよい。

次に、図５を用いて、検出装置における読出用回路１９０の一部について説明をする。図５中には、図２の支持基板１００のうち接続用端子１１９の一部分のみが図示されており、接続用端子１１９は、読出用回路１９０の接続用端子１６０に接続されている。また、読出用回路１９０の一部として、アナログ信号をデジタル信号に変換する迄の部位を部分的に表記している。

各接続用端子１６０は、データライン１６１を介して、オペアンプ１６２の反転入力端子に接続される。オペアンプ１６２の反転入力端子は、リセットスイッチ１６３、蓄積容量１６４を介して出力端子に接続されており、非反転入力端子は、基準電源１７６に接続されている。リセットスイッチ１６３及び蓄積容量１６４は、オペアンプ１６２の出力端子及び反転入力端子間に接続されている。各オペアンプ１６２の出力端子は、それぞれ信号用サンプリング容量１６５、ノイズ用サンプリング容量１６６に、信号サンプルホールドスイッチ１６７、ノイズサンプルホールドスイッチ１６８を介して接続されている。信号サンプルホールドスイッチ１６７は、接続用端子１１９から読み出した電荷を信号用サンプリング容量（第１のサンプリング容量）１６５にサンプルホールドするための第１のサンプルホールドスイッチである。ノイズサンプルホールドスイッチ１６８は、接続用端子１１９から読み出した電荷をノイズ用サンプリング容量（第２のサンプリング容量）１６６にサンプルホールドするための第２のサンプルホールドスイッチである。複数の信号用サンプリング容量１６５は、信号用マルチプレクサ１６９を介して、信号用オペアンプ１７１の反転入力端子に接続される。同様に、複数のノイズ用サンプリング容量１６６は、ノイズ用マルチプレクサ１７０を介して、ノイズ用オペアンプ１７２の反転入力端子に接続される。

信号用オペアンプ１７１、ノイズ用オペアンプ１７２の反転入力端子は、リセットスイッチ１７３、蓄積容量１７４を介してそれぞれの出力端子に接続され、非反転入力端子には、基準電源１７７が接続される。信号用オペアンプ１７１の出力端子及び、ノイズ用オペアンプ１７２の出力端子は、アナログデジタル変換器１７５に差動入力される。リセットスイッチ１６３の制御線は、接続用端子１８１に接続される。信号サンプルホールドスイッチ１６７、ノイズサンプルホールドスイッチ１６８の制御線は、それぞれ、接続用端子１８２及び、接続用端子１８３に接続される。信号用マルチプレクサ１６９、ノイズ用マルチプレクサ１７０、リセットスイッチ１７３を制御する制御線群は、それぞれ、接続用端子群１８４に接続される。各々のスイッチは、各々の接続された端子からの制御信号によって制御される。

本実施形態では、相関２重サンプリングにより、リセットスイッチ１６３の閉動作の際に発生するＫＴＣノイズをキャンセルできる構成になっている。読出用回路１９０の構成は無数に考えられる。支持基板１００中からの接続用端子１１９に電気的にオペアンプ１６２の非反転入力端子が接続されており、オペアンプ１６２の非反転入力端子と出力端子の間をショート可能なリセットスイッチ１６３が存在すればよい。リセットスイッチ１６３は、導通することにより、接続用端子１１９に定電位を供給する。リセットスイッチ１６３の閉動作時に発生するＫＴＣノイズを相関２重サンプリングによりキャンセルあるいは、低減可能な構造であれば、読出用回路１９０は、図５の構成に限らない。

次に、図１及び図２を用いて、検出装置１９１の構成例を説明する。検出部１９３は、支持基板１００と、駆動用回路１９２と、読出用回路１９０とを有する。支持基板１００は、図２の画素領域１３７とマルチプレクサ部１３１とを少なくとも有する。駆動用回路１９２は、図２の支持基板１００の接続用端子１０７を介し画素領域１３７と電気的に接続され、画素領域１３７の駆動制御を行う。読出用回路１９０は、図２の支持基板１００の接続用端子１１９を介し画素領域１３７と電気的に接続され、画素領域１３７からの電気信号を画像データとして出力する。駆動用回路１９２は、図２の接続用端子１０７に電圧Ｖｃｏｍ及びＶｏｆｆを出力する。つまり、駆動用回路１９２は、画素１０１の選択状態と非選択状態とを制御するものである。検出装置１９１は、さらに、検出部１９３からの画像データを処理して出力する信号処理部１９４と、各構成要素にそれぞれ制御信号を供給して検出部１９３の動作を制御する制御用回路１９５と、各構成要素にそれぞれバイアスを供給する電源用回路１９６を含む。

制御用回路１９５は、制御コンピュータ（不図示）から制御信号を受けて、信号処理部１９４に制御信号を提供する。また、信号処理部１９４は、放射線の照射期間に読出用回路１９０からデータライン１０５の電位情報を受け、制御コンピュータ（不図示）に伝送する。電源用回路１９６は、不図示の外部電源や内蔵バッテリーから電圧を受けて、支持基板１００、駆動用回路１９２、読出用回路１９０に必要な電圧を供給するレギュレータ等を内包している。電源用回路１９６は、接続用端子１０９と電気的に接続されている。制御用回路１９５は、接続用端子１３５、接続用端子１３６と電気的に接続されており、制御信号を出力する。なお、駆動用回路１９２、読出用回路１９０、信号処理部１９４、制御用回路１９５、及び電源用回路１９６は、それぞれ１つのブロックで示されているが、これはそれぞれが１つの集積回路で構成されていることを意味するものではない。それぞれが複数の集積回路によって構成されていてもよく、また、それら全てが一つの集積回路に設けられていてもよい。また、上記説明は、本発明の他の実施形態にも適宜適用可能である。

本実施形態において、画素１０１に蓄積された信号電荷をマルチプレクサ部１３１を動作させて読み出し、デジタルデータに変換するまでの過程を図６のタイミングチャート及び図１、図２、図５を用いて説明する。

まず、図６の検出装置の駆動方法のタイミングチャート中の信号について説明する。ＭＵＸ ＣＬＫ１，ＭＵＸ ＣＬＫ２は、制御用回路１９５から、接続用端子１３５、接続用端子１３６に印加される電圧状態を表し、ハイレベルはスイッチが導通する電圧、ローレベルはスイッチが非導通となる電圧を表す。

ＶｇＯＤＤ１、ＶｇＥＶＥＮ１は、図２中の１行目の画素１０１に含まれるスイッチ素子１０３の制御電極に制御端子１０７を介して駆動用回路１９２から印加される電圧状態を表す。ＶｇＯＤＤ１は、１行目の画素に対する駆動線１０４ａに接続される制御端子１０７、ＶｇＥＶＥＮ１は、１行目の画素に対する駆動線１０４ｂに接続される制御端子１０７に供給される電圧状態を表す。同様に、ＶｇＯＤＤ２、ＶｇＥＶＥＮ２は、図２中の２行目の画素１０１に含まれるスイッチ素子１０３の制御電極に制御端子１０７を介して駆動用回路１９２から印加される電圧状態を表す。ＶｇＯＤＤ２は、２行目の画素に対する駆動線１０４ａに接続される制御端子１０７、ＶｇＥＶＥＮ２は、２行目の画素に対する駆動線１０４ｂに接続される制御端子１０７に供給される電圧状態を表す。

また、ＶｇＯＤＤｎ、ＶｇＥＶＥＮｎは、図２中のｎ行目の画素１０１に含まれるスイッチ素子１０３の制御電極に制御端子１０７を介して印加される電圧状態を表す。ＶｇＯＤＤｎは、ｎ行目の画素に対する駆動線１０４ａに接続される制御端子１０７、ＶｇＥＶＥＮｎは、ｎ行目の画素に対する駆動線１０４ｂに接続される制御端子１０７に供給される電圧状態を表す。ＶｇＯＤＤ１、ＶｇＥＶＥＮ１、ＶｇＯＤＤ２、ＶｇＥＶＥＮ２、ＶｇＯＤＤｎ、ＶｇＥＶＥＮｎのハイレベルは接続されたスイッチ素子１０３が導通する電圧、ローレベルは接続されたスイッチ素子１０３が非導通となる電圧を表す。

ＡＭＰ ＲＥＳＥＴは、制御用回路１９５から制御端子１８１に入力される制御信号を表し、ハイレベルは接続されたリセットスイッチ１６３が導通状態となる信号を意味し、ローレベルは接続されたリセットスイッチ１６３が非導通となる信号を意味する。すなわち、ハイレベル状態になるとオペアンプ１６２の出力端子の電圧が、それぞれ基準電圧１７６にリセットされる。

Ｓｉｇｎａｌ ＳＨは、制御用回路１９５から制御端子１８２に入力される制御信号を表す。そのハイレベルは接続された信号サンプルホールドスイッチ１６７が導通状態となる信号が与えられ事を意味し、そのローレベルは接続された信号サンプルホールドスイッチ１６７が非導通となる信号が与えられる事を意味する。すなわち、ハイレベルでは信号用サンプリング容量１６５の電位がオペアンプ１６２の出力端子の電位に充電される。

Ｎｏｉｓｅ ＳＨは、制御用回路１９５から制御端子１８３に入力される制御信号を表す。そのハイレベルは接続されたノイズサンプルホールドスイッチ１６８が導通状態となる信号が与えられ事を意味し、そのローレベルは接続されたノイズサンプルホールドスイッチ１６８が非導通となる信号が与えられる事を意味する。すなわち、ハイレベルではノイズ用サンプリング容量１６６の電位がオペアンプ１６２の出力端子の電位に充電される。

ＭＵＸは、制御用回路１９５から制御端子群１８４に制御信号が入力される期間を表す。ハイレベル期間中は、信号用マルチプレクサ１６９及びノイズ用マルチプレクサ１７０が動作し、複数の信号用サンプリング容量１６５と信号用オペアンプ１７１の反転入力端子が順次切り替わりながら導通する。同時に、複数のノイズ用サンプリング容量１６６とノイズ用オペアンプ１７２の反転入力端子が順次切り替わりながら導通し、いわゆるマルチプレックス動作をする。

マルチプレクサ１６９及び１７０は、一つのオペアンプ１６２の出力端子につながれた信号用サンプリング容量１６５、ノイズ用サンプリング容量１６６が同じタイミングで、信号用オペアンプ１７１及び、ノイズ用オペアンプ１７２に導通するように動作する。異なる信号用サンプリング容量１６５、ノイズ用サンプリング容量１６６に切り替わる際は、切り替わる前に、リセットスイッチ１７３を一時的に導通状態とし、オペアンプ１７１及びオペアンプ１７２の出力端子電圧を基準電圧１７７にリセットする。

また、このハイレベル期間中に、信号用オペアンプ１７１とノイズ用オペアンプ１７２の出力電位は、アナログデジタル変換器１７５に差動入力され、デジタルデータに変換される。デジタルデータは、信号処理部１９４に送られ、２次元画像情報として画像処理が行われる。一方、ＭＵＸのローレベル期間中は、信号用マルチプレクサ１６９及びノイズ用マルチプレクサ１７０は、信号用サンプリング容量１６５、ノイズ用サンプリング容量１６６のいずれにも接続されていない状態となる。

図６のタイミングチャートでは、まずＭＵＸ ＣＬＫ１がハイレベルとなり、駆動線１３３に接続されたスイッチ１３２ａが導通する。データライン１０５には、前回スイッチ１３２ａが閉じた際に発生したＫＴＣノイズが蓄積されており、データライン１０５と接続用端子１１９が導通する事により、オペアンプ１６２にＫＴＣノイズが転送される。また、ＡＭＰ ＲＥＳＥＴがハイレベルになり、リセットスイッチ１６３が導通する。また、Ｎｏｉｓｅ ＳＨがハイレベルになり、ノイズサンプルホールドスイッチ１６８が導通する。これにより、ＫＴＣノイズはオペアンプ１６２の出力端子に流れ、情報として消える。

リセットスイッチ１６３の導通により、ＫＴＣノイズが蓄積容量１６４に蓄積され、ＫＴＣノイズに応じた電荷がノイズ用サンプリング容量１６６に蓄積される。次に、ＡＭＰ ＲＥＳＥＴがローレベルとなり、リセットスイッチ１６３が非導通になる。

次に、Ｎｏｉｓｅ ＳＨがローレベルになり、ノイズサンプルホールドスイッチ１６８が非導通になる。その後に、ＶｇＯＤＤ１がハイレベルとなり、１行目の画素１０１のうちの奇数列の画素１０１のスイッチ素子１０３が導通する。すると、１行目の画素１０１の中で、オペアンプ１６２の反転入力端子と導通が取れている奇数列の画素１０１から信号電荷が転送され、蓄積容量１６４にリセットスイッチ１６３のＫＴＣノイズに加算される形で蓄積される。一方、ＭＵＸ ＣＬＫ２がローレベルである為にオペアンプ１６２の反転入力端子と導通が取れない１行目の画素１０１は、ＶｇＥＶＥＮ１が同時にローレベルである事から、信号電荷を画素１０１内に保持する事ができる。

次に、ＶｇＯＤＤ１がローレベルとなり、１行目の画素１０１のうちの奇数列の画素１０１のスイッチ素子１０３が非導通になる。次に、Ｓｉｇｎａｌ ＳＨがハイレベルとなり、信号サンプルホールドスイッチ１６７が導通する。すると、蓄積容量１６４に蓄積された電荷に応じて、ＫＴＣノイズと画素１０１からの信号電荷に応じた電荷が、信号用サンプリング容量１６５に充電される。

次に、Ｓｉｇｎａｌ ＳＨがローレベルとなり、信号サンプルホールドスイッチ１６７が非導通になる。その後、ＭＵＸがハイレベルとなる期間中は、各信号用サンプリング容量１６５、ノイズサンプリング容量１６６に蓄積されていた電荷量の差分に応じて、デジタル信号が順次得られる。これにより、１本の駆動線１０４ａ又は１０４ｂに接続された画素１０１の信号が取得される。

次に、ＭＵＸ ＣＬＫ１がローレベルとなり、駆動線１３３に接続されたスイッチ１３２ａが非導通になる。その後、ＭＵＸ ＣＬＫ２がハイレベルになり、駆動線１３４に接続されたスイッチ１３２ｂが導通する。データライン１０５には、前回スイッチ１３２ｂが閉じた際に発生したＫＴＣノイズが蓄積されており、データライン１０５と接続用端子１１９が導通する事により、オペアンプ１６２にＫＴＣノイズが転送される。また、ＡＭＰ ＲＥＳＥＴがハイレベルになり、リセットスイッチ１６３が導通する。また、Ｎｏｉｓｅ ＳＨがハイレベルになり、ノイズサンプルホールドスイッチ１６８が導通する。これにより、ＫＴＣノイズはオペアンプ１６２の出力端子に流れ、情報として消える。

リセットスイッチ１６３の導通により、ＫＴＣノイズが蓄積容量１６４に蓄積され、ＫＴＣノイズに応じた電荷がノイズ用サンプリング容量１６６に蓄積される。次に、ＡＭＰ ＲＥＳＥＴがローレベルとなり、リセットスイッチ１６３が非導通になる。

次に、Ｎｏｉｓｅ ＳＨがローレベルになり、ノイズサンプルホールドスイッチ１６８が非導通になる。その後に、ＶｇＥＶＥＮ１がハイレベルとなり、１行目の画素１０１のうちの偶数列の画素１０１のスイッチ素子１０３が導通する。すると、１行目の画素１０１の中で、オペアンプ１６２の反転入力端子と導通が取れている偶数列の画素１０１から信号電荷が転送され、蓄積容量１６４にリセットスイッチ１６３のＫＴＣノイズに加算される形で蓄積される。

次に、ＶｇＥＶＥＮ１がローレベルとなり、１行目の画素１０１のうちの偶数列の画素１０１のスイッチ素子１０３が非導通になる。次に、Ｓｉｇｎａｌ ＳＨがハイレベルとなり、信号サンプルホールドスイッチ１６７が導通する。すると、蓄積容量１６４に蓄積された電荷に応じて、ＫＴＣノイズと画素１０１からの信号電荷に応じた電荷が、信号用サンプリング容量１６５に充電される。

次に、Ｓｉｇｎａｌ ＳＨがローレベルとなり、信号サンプルホールドスイッチ１６７が非導通になる。その後、ＭＵＸがハイレベルとなる期間中は、各信号用サンプリング容量１６５、ノイズサンプリング容量１６６に蓄積されていた電荷量の差分に応じて、デジタル信号が順次得られる。これにより、１本の駆動線１０４ａ又は１０４ｂに接続された画素１０１の信号が取得される。その後、ＭＵＸ ＣＬＫ２がローレベルとなり、駆動線１３４に接続されたスイッチ１３２ｂが非導通になる。

その後、前述と同じ動作を繰り返す。本実施形態の特徴として、ＭＵＸ ＣＬＫ２がハイレベルとなる際に、オペアンプ１６２の反転入力端子と導通が取られる１行目の画素１０１は、信号電荷を保持している。同時にＡＭＰ ＲＥＳＥＴがハイレベルとなっても、前回スイッチ１３２ａ，ｂが閉じた際に発生したＫＴＣノイズのみが消え、信号電荷は情報として画素１０１内に保持される。

以上の動作により１行目の画素１０１に蓄積された信号電荷を読み出し、デジタルデータに変換する事が可能である。以下、順次、前述の動作を繰り返し、２行目〜ｎ行目の画素１０１の信号電荷を順次デジタルデータに変換する。

一連の動作により、マルチプレクサ部１３１中のスイッチ１３２ａ，ｂで発生するＫＴＣノイズをオペアンプ１６２のリセットスイッチ１６３を導通する事により消去する。この際、信号電荷を同時に消去しないように、導通していないスイッチ１３２ａ，ｂに接続された画素１０１中のスイッチ素子１０３とデータライン１０５は、前述の構成及び動作タイミングにより、非導通状態を維持する。また、リセットスイッチ１６３で発生するＫＴＣノイズは、所謂相関２重サンプリングによりキャンセルする。

データライン１０５の容量は、画素領域１３７の大型化に伴い増加し、スイッチ１３２ａ，ｂで発生するＫＴＣノイズもこれに伴い大きくなる。本実施形態は、接続用端子１１９の数をマルチプレク部１３１により大凡半分に減らす事が可能である。また、信号電荷に対し、ＫＴＣノイズを選択的に消す事が可能である。また、上記説明は、他の実施形態にも適宜適用可能である。

図７は、本実施形態の検出装置の別の構成例を示す。図７は、図２の検出装置と比べ、駆動線１０４ａ，ｂに接続される接続用端子１０７の数を減らす為に、駆動線１０４ａ，ｂを画素領域１３７の左右に配置されたデマルチプレクサ部２００に接続している。また、マルチプレクサ部１３１のスイッチ１３２ａ，ｂとデータライン１０５が非導通になった際に、データライン１０５がフローティングとなる事で、周辺画素に電気的な影響を与える事を防ぐ。そのため、接続用端子１１９とデータライン１０５の導通が取れない期間中、データライン１０５をスイッチ素子２０１によって基準電位線２０２に固定される構成になっている。基準電位線２０２の電位は、図５中の基準電源１７６と同一である。

図７において、駆動線は、画素領域１３７の左右に配置された接続用端子２０３を介して、図１に示す外部の駆動用回路１９２に電気的に接続される。また、接続用端子２０３は、駆動線の数、言い換えれば有効画素領域の画素の行数より少ない数で設けられている。そして、画素領域１３７の左右に配置された複数の接続用端子２０３と複数の駆動線１０４ａ，ｂとの間に左右２か所のデマルチプレクサ部２００が配置されている。複数のデマルチプレクサ部２００は、駆動線１０４ａ，ｂの両端に設けられる。複数のデマルチプレクサ部２００には、それぞれ複数の駆動用回路１９２（図１）が接続される。このデマルチプレクサ部２００は、一つの接続用端子２０３と対応する２以上の駆動線との間に２つの駆動線のそれぞれに１対１で対応して設けられた２つのスイッチ素子２０４を含む。スイッチ素子２０４の第１主電極は、駆動線１０４ａ，ｂに接続され、第２主電極は接続端子２０３に導通が取られている。また、スイッチ素子２０４の制御端子は、制御線２０５又は制御線２０６の何れかに接続され、接続された制御線２０５又は２０６からの制御信号により制御される。具体的には、奇数行目の駆動線１０４ａ，ｂは図の左側のデマルチプレクサ部２００に接続され、偶数行目の駆動線１０４ａ，ｂは図の右側のデマルチプレクサ部２００に接続される。また、画素領域１３７内で奇数行目に配置されている画素１０１に含まれるスイッチ素子１０３に接続された制御線は、制御線２０５に接続されているスイッチ素子２０４に接続される。一方、画素領域１３７内で偶数行目に配置されている画素１０１に含まれるスイッチ素子１０３に接続された制御線は、制御線２０６に接続されているスイッチ素子２０７に接続される。

また、駆動線は、スイッチ素子２０７の第１主電極に接続されている。スイッチ素子２０７の第２主電極はオフ電位線２０８に接続されており、スイッチ素子２０７の制御電極には制御線２０５或いは制御線２０６が接続されている。スイッチ素子２０７が導通状態になるように制御された場合、駆動線１０４ａ，ｂはオフ電位線２０８の電位に固定される。１本の駆動線１０４ａ又は１０４ｂに第１主電極が接続されたスイッチ素子２０４及びスイッチ素子２０７の制御電極は、制御線２０５と制御線２０６のそれぞれ異なる方に接続されている。

制御線２０５、制御線２０６、基準電位線２０２及びオフ電位線２０８は、それぞれ接続用端子２０９、接続用端子２１０、接続用端子２１１及び接続用端子２１２に接続されている。接続用端子２０３を含め、各接続用端子は、支持基板１００の端部と画素領域１３７の間に配置されている。その他、構成については、図２と同様である。

図７の構成において、画素１０１に蓄積された信号電荷をマルチプレクサ部１３１及び、デマルチプレクサ部２００を動作させて読み出し、デジタルデータに変換するまでの過程を図８のタイミングチャートに示す。図８は、デマルチプレクサ部２００の動作を除き、図６のタイミングチャートと同じである。ここでは、図８中で加わった信号の説明のみ行う。

ＤＥＭＵＸ ＣＬＫ１及びＤＥＭＵＸ ＣＬＫ２は、接続用端子２０９、接続用端子２１０を介して、それぞれ接続されたスイッチ素子２０４への制御信号を表し、ハイレベルでは、接続されたスイッチ素子２０４は、導通状態となる。すなわち、駆動線１０４ａ，ｂと接続用端子２０３或いはオフ電位線２０８とが導通する。ローレベルでは、スイッチ素子２０４は、非導通状態となる。

ＶｇＲ１、ＶｇＲｎは、図７中で右側のデマルチプレクサ部２００に接続された接続用端子２０３のうち１行目及び、ｎ行目に入力される制御信号で、ハイレベルでスイッチ素子１０３が導通する電圧が与えられる。すなわち、接続用端子２０３と駆動線の導通が取られていれば、駆動線に接続されている画素１０１中の信号電荷が、スイッチ素子１０３が導通する事により、データライン１０５に転送される。一方、ローレベルでスイッチ素子１０３が非導通となる電位が与えられる。

ＶｇＬ１、ＶｇＬｎも同様で、図７中で左側のデマルチプレクサ部２００に接続された接続用端子２０３のうち１行目及び、ｎ行目に入力される制御信号である。ハイレベル、ローレベルの状態は、ＶｇＲ１、ＶｇＲｎの説明と同様である。画素領域１３７での動作及び、読出用回路１９０での動作は、図６のタイミングチャートの内容と同様である。

図７の構成の特徴として、デマルチプレクサ部２００を介して駆動線１０４ａ，ｂを接続用端子２０３に接続する。これにより、接続用端子１１９と接続用端子２０３の配置間隔を同程度にする事が可能であり、マルチプレクサ、デマルチプレクサを使用しない場合と比較して、接続用端子の配置密度が半分程に抑える事ができる。より高密度に画素１０１を配列した場合においても、接続用端子の実装が可能となる。また、データライン１０５の電位は、フローティングになる事なく、常に基準電源１７６と同電位に固定される為、周辺画素に電気的な影響を与えるのを防ぐ。

図９は、図７の支持基板１００を有する検出部１９３の構成例を示す図である。支持基板１００の３辺に、読出用回路１９０と２つの駆動用回路１９２が取り付けられている。支持基板１００の残りの１辺は、検出部１９３の端部に寄せられた構造になっている。すなわち検出部１９３のうち１辺は端部まで、放射線を検知可能な画素領域１３７が配置されている。図９では、Ｂ−Ｂ’辺まで画素領域１３７が配置されている。図９の検出部１９３を含む検出装置は、マンモグラフィー用として用いることができる。患者の乳房部の撮影時は、Ｂ−Ｂ’辺がより患者に近く、撮影範囲が広がり、有利である。更に、マンモグラフィーにおいては、撮影画像が高精細である事が求められる為、画素１０１を高密度に配置可能な本実施形態は、最適な形態となる。

（第２の実施形態）
図１０は、本発明の第２の実施形態による検出装置を説明するための等価回路図である。図２に係る構成との違いとして、任意の１本のデータライン１０５にスイッチ素子１０３を介して接続される画素１０１は、列方向に隣接せず、１つおきに配置される。一方、図２と同様に、１行に配列された画素１０１内の複数のスイッチ素子１０３の制御電極には、２本の駆動線１０４ａ，ｂのうち何れかが電気的に接続される。１つの接続用端子１１９に２つのスイッチ１３２ａ，ｂを介して導通可能なスイッチ素子１０３の中で、同行に隣接した２つの画素１０１に含まれるスイッチ素子１０３は、それぞれ異なる駆動線１０４ａ，ｂに接続される。

図１１に示すのは、実際の本実施形態における画素領域１３７の一例で、３×４個の画素を含む領域について、スイッチ素子１０３等の一部構造を抜き出した際の上面図である。図１１において、駆動線１０４ａ，ｂは等間隔に配置されており、各画素行は、２本の駆動線１０４ａ，ｂを有している。行方向に並んだ画素中のスイッチ素子１０３の制御電極は、交互に異なる駆動線１０４ａ，ｂに接続される。また、列方向に並んだ画素中のスイッチ素子１０３の第２主電極は交互に異なるデータライン１０５に接続されている。

図１０において、デマルチプレクサ部２００は、１ｔｏ２のデマルチプレクサが、２段直列に配列された構成になっている。ここでは、便宜的に駆動線１０４ａ，ｂに直接接続されるマルチプレクサ部を１段目マルチプレクサ３００、接続用端子１０９に直接接続されるマルチプレクサ部を２段目マルチプレクサ３０１とする。駆動線１０４ａ，ｂ及び、接続用端子１０９の間には、直列に接続された１段目マルチプレクサ３００と２段目マルチプレクサ３０１中のスイッチ素子２０４が接続されている。また、オフ電位線２０８は、１段目マルチプレクサ３００と２段目マルチプレクサ３０１の両方において、スイッチ素子２０７を介して、駆動線１０４ａ，ｂに導通可能になっている。１段目のマルチプレクサ３００中のスイッチ素子２０４及びスイッチ素子２０７の制御線は、それぞれ制御線２０５、制御線２０６に接続される。２段目のマルチプレクサ３０１中のスイッチ素子２０４及びスイッチ素子２０７の制御線は、それぞれ制御線３０２、制御線３０３に接続される。制御線２０５、制御線２０６、制御線３０２、制御線３０３は、それぞれ、接続用端子２０９、接続用端子２１０、接続用端子３０４、接続用端子３０５に接続され、各接続用端子は、支持基板１００の端部と画素領域１３７の間に配置されている。

本実施形態において、画素１０１に蓄積された信号電荷をマルチプレクサ部１３１を動作させて読み出し、デジタルデータに変換するまでの過程の一例を図１２のタイミングチャートに示す。まず、図１２のタイミングチャート中の信号について、図５、図１０、図１１を用いて説明する。

ＭＵＸ ＣＬＫ１，ＭＵＸ ＣＬＫ２は、接続用端子１３５、接続用端子１３６に印加される電圧状態を表し、ハイレベルは接続されたスイッチ１３２ａ，ｂが導通する電圧、ローレベルは接続されたスイッチ１３２ａ，ｂが非導通となる電圧を表す。ＤＥＭＵＸ Ａ ＣＬＫ１，ＤＥＭＵＸ Ａ ＣＬＫ２は、接続用端子３０４、接続用端子３０５に印加される電圧状態を表す。そのハイレベルは接続された２段目マルチプレクサ３０１中のスイッチ素子２０４或いはスイッチ素子２０７が導通する電圧、ローレベルは接続された２段目マルチプレクサ３０１中のスイッチ素子２０４或いはスイッチ素子２０７が非導通となる電圧を表す。同様に、ＤＥＭＵＸ Ｂ ＣＬＫ１，ＤＥＭＵＸ Ｂ ＣＬＫ２は、接続用端子２０９、接続用端子２１０に印加される電圧状態を表す。そのハイレベルは接続された１段目マルチプレクサ３００中のスイッチ素子２０４或いはスイッチ素子２０７が導通する電圧、ローレベルは接続された１段目マルチプレクサ３００中のスイッチ素子２０４或いはスイッチ素子２０７が非導通となる電圧を表す。

Ｖｇ１、Ｖｇｎは、１行目及びｎ行目の接続用端子１０９に印加される電圧を表す。そのハイレベルは、スイッチ素子２０４が導通状態であった場合に、スイッチ素子１０３を導通状態とする電圧を表し、そのローレベルは、スイッチ素子２０４が導通状態であった場合に、スイッチ素子１０３を非導通状態とする電圧を表す。ＶｇＯＤＤ１、ＶｇＥＶＥＮ１は、図１０中の１行目の画素１０１に含まれるスイッチ素子１０３の制御電極にデマルチプレクサ部３００を介して印加される電圧状態を表す。ＶＯＤＤ１は、１行目の画素に対する駆動線１０４ａ、ＶｇＥＶＥＮ１は、１行目の画素に対する駆動線１０４ｂに供給される電圧状態を表す。同様に、ＶｇＯＤＤ２、ＶｇＥＶＥＮ２は、図１０中の２行目の画素１０１に含まれるスイッチ素子１０３の制御電極にデマルチプレクサ部３００を介して印加される電圧状態を表す。ＶｇＯＤＤ２は、２行目の画素に対する駆動線１０４ａ、ＶｇＥＶＥＮ２は、２行目の画素に対する駆動線１０４ｂに供給される電圧状態を表す。

また、ＶｇＯＤＤｎ、ＶｇＥＶＥＮｎは、図１０中のｎ行目の画素１０１に含まれるスイッチ素子１０３の制御電極にデマルチプレクサ部３００を介して印加される電圧状態を表す。ＶｇＯＤＤｎは、ｎ行目の画素に対する駆動線１０４ａ、ＶｇＥＶＥＮｎは、ｎ行目の画素に対する駆動線１０４ｂ供給される電圧状態を表す。ＶｇＯＤＤ１、ＶｇＥＶＥＮ１、ＶｇＯＤＤ２、ＶｇＥＶＥＮ２、ＶｇＯＤＤｎ、ＶｇＥＶＥＮｎのハイレベルは各駆動線に接続されたスイッチ素子１０３が導通する電圧、ローレベルは各駆動線に接続されたスイッチ素子１０３が非導通となる電圧を表す。ＡＭＰ ＲＥＳＥＴ、Ｓｉｇｎａｌ ＳＨ、Ｎｏｉｓｅ ＳＨ、ＭＵＸは、第１の実施形態と同様の機能である。図１２のタイミングチャートの動作は、デマルチプレクサ部３００、デマルチプレクサ部３０１の動作を除いて、図６のタイミングチャートの動作と同様である。

図１３のタイミングチャートは、画素１０１に蓄積された信号電荷をマルチプレクサ部１３１を動作させて読み出す過程の一例である。図１３のタイミングチャートは、特徴としてＭＵＸ ＣＬＫ１をハイレベル固定、ＭＵＸ ＣＬＫ２をローレベル固定としている。すなわち、一定期間マルチプレクサ部１３１を動かさない。

図１４（ａ）及び（ｂ）は、本実施形態における画像出力のイメージで、８×８に配列された画素１０１の出力を抜き出した図である。所定のタイミングで検出装置を動作させた際に、出力が得られる画素を出力画素３０６とし、出力が得られない画素を非出力画素３０７とした。図１２のタイミングチャートの場合、図１４（ａ）の出力の様に、全ての画素から出力を得る事ができる。一方、図１３のタイミングチャートの場合、図１４（ｂ）の出力の様に、行、列１個ずつおきの画素から出力を得る事ができる。

本実施形態では、マルチプレクサ、デマルチプレクサを使用しない場合に比べ、接続用端子の配置密度を半分程に抑える事ができる。また、選択的に、半分の画素のみを高速に読みだす事が可能である。

（第３の実施形態）
図１５は、本発明の第３の実施形態による検出装置を説明するための等価回路図である。第１及び第２の実施形態において、画素１０１内にはスイッチ素子１０３及び変換素子１０２のみが配置されていた。これに対し、本実施形態の画素４０１内には、リセット用スイッチ素子４０２、画素選択用スイッチ素子４０３、増幅用スイッチ素子４０４及び変換素子１０２が含まれる。

変換素子１０２の第２電極は、センサバイアス線４０６に接続され、変換素子１０２の第１電極は、リセット用スイッチ素子４０２の第１主電極及び、増幅用スイッチ素子４０４の制御用端子に接続される。リセット用スイッチ素子４０２の第２主電極及び制御電極は、リセットバイアス線４０５及びリセットスイッチ駆動線４１２にそれぞれ接続される。増幅用スイッチ素子４０４の第１主電極及び第２主電極は、画素バイアス線４０７及び画素選択用スイッチ素子４０３の第１主電極に接続される。選択用スイッチ素子４０３の第２主電極及び制御電極は、データ線４０８及び選択スイッチ駆動線４１３に接続される。リセットバイアス線４０５、センサバイアス線４０６、画素バイアス線４０７は、各々接続用端子４０９、接続用端子４１０、接続用端子４１１を介し外部から電源の供給を受ける。また、リセットスイッチ駆動線４１２は図の左側のデマルチプレクサ部４１４から、選択スイッチ駆動線４１３は図の右側のデマルチプレクサ部４１５から駆動電圧の供給を受ける。

図１６は、本実施形態におけるタイミングチャートである。ＭＵＸ ＣＬＫ１，ＭＵＸ ＣＬＫ２は、接続用端子１３５、接続用端子１３６に印加される電圧状態を表す。そのハイレベルは接続されたスイッチ１３２ａ，ｂ或いはスイッチ素子２０１が導通する電圧、そのローレベルは接続されたスイッチ１３２ａ，ｂ或いはスイッチ素子２０１が非導通となる電圧を表す。ＤＥＭＵＸ Ｒ ＣＬＫ１，ＤＥＭＵＸ Ｒ ＣＬＫ２は、マルチプレクサ部４１５、接続用端子２０９、接続用端子２１０に印加される電圧状態を表す。そのハイレベルは接続されたマルチプレクサ部４１５中のスイッチ素子２０４或いはスイッチ素子２０７が導通する電圧、ローレベルは接続されたマルチプレクサ部４１５中のスイッチ素子２０４或いはスイッチ素子２０７が非導通となる電圧を表す。同様に、ＤＥＭＵＸ Ｌ ＣＬＫ１，ＤＥＭＵＸ Ｌ ＣＬＫ２は、接続用端子２０９、接続用端子２１０に印加される電圧状態を表す。そのハイレベルは接続されたマルチプレクサ部４１４中のスイッチ素子２０４或いはスイッチ素子２０７が導通する電圧、ローレベルは接続されたマルチプレクサ部４１４中のスイッチ素子２０４或いはスイッチ素子２０７が非導通となる電圧を表す。

ＶｇＲ１、ＶｇＲ２、ＶｇＲｎは、１行目、２行目及びｎ行目のマルチプレクサ部４１５に接続された接続用端子２０３に印加される電圧を表す。そのハイレベルは、スイッチ素子２０４が導通状態であった場合に、画素選択用スイッチ素子４０３を導通状態とする電圧を表し、そのローレベルは、スイッチ素子２０４が導通状態であった場合に、画素選択用スイッチ素子４０３を非導通状態とする電圧を表す。ＶｇＬ１、ＶｇＬ２、ＶｇＬｎは、１行目、２行目及びｎ行目のマルチプレクサ部４１４に接続された接続用端子２０３に印加される電圧を表す。そのハイレベルは、スイッチ素子２０４が導通状態であった場合に、リセット用スイッチ素子４０２を導通状態とする電圧を表し、そのローレベルは、スイッチ素子２０４が導通状態であった場合に、リセット用スイッチ素子４０２を非導通状態とする電圧を表す。

ＶｇＯＤＤ１、ＶｇＯＤＤ２、ＶｇＯＤＤ３、ＶｇＯＤＤｎ−１、ＶｇＯＤＤｎは、画素４０１に含まれるリセット用スイッチ素子４０２の制御電極にデマルチプレクサ部４１４を介して印加される電圧状態を表す。ＶｇＯＤＤ１、ＶｇＯＤＤ２、ＶｇＯＤＤ３、ＶｇＯＤＤｎ−１、ＶｇＯＤＤｎは、それぞれ、１行目、２行目、ｎ−１行目、ｎ行目のリセットスイッチ駆動線４１２に供給される電圧状態を表す。同様に、ＶｇＥＶＥＮ１、ＶｇＥＶＥＮ２、ＶｇＥＶＥＮ３、ＶｇＥＶＥＮｎ−１、ＶｇＥＶＥＮｎは、画素４０１に含まれる画素選択用スイッチ素子４０３の制御電極にデマルチプレクサ部４１５を介して印加される電圧状態を表す。ＶｇＥＶＥＮ１、ＶｇＥＶＥＮ２、ＶｇＥＶＥＮ３、ＶｇＥＶＥＮｎ−１、ＶｇＥＶＥＮｎは、それぞれ、１行目、２行目、ｎ−１行目、ｎ行目の選択スイッチ駆動線４１３に供給される電圧状態を表す。ＡＭＰ ＲＥＳＥＴ、Ｓｉｇｎａｌ ＳＨ、Ｎｏｉｓｅ ＳＨ、ＭＵＸは、第１の実施形態と同様の機能である。

本実施形態において、画素４０１に蓄積された信号電荷をマルチプレクサ部１３１を動作させて読み出し、デジタルデータに変換するまでの過程を図１５、図１６のタイミングチャート及び図５を用いて説明する。

図１６のタイミングチャートについて、まずＭＵＸ ＣＬＫ１がハイレベルとなり、駆動線１３３に接続されたスイッチ１３２ａが導通する。データライン１０５には、前回スイッチ１３２ａが閉じた際に発生したＫＴＣノイズが蓄積されており、データライン１０５と接続用端子１１９が導通する事により、オペアンプ１６２にＫＴＣノイズが転送される。ＡＭＰ ＲＥＳＥＴ、Ｎｏｉｓｅ ＳＨが同時にハイレベルになり、ノイズ電荷はオペアンプ１６２の出力端子に流れ、情報として消える。

次に、ＡＭＰ ＲＥＳＥＴがローレベルとなる。リセットスイッチ１６３が閉じる事により、ＫＴＣノイズが蓄積容量１６４に蓄積され、ＫＴＣノイズに応じた電荷がノイズ用サンプリング容量１６６に蓄積される。

Ｎｏｉｓｅ ＳＨがローレベルになった後に、ＶｇＥＶＥＮ１がハイレベルとなる。すると、１行目の画素４０１の中で、オペアンプ１６２の反転入力端子と導通が取れている画素４０１から、画素選択用スイッチ素子４０３、増幅用スイッチ素子４０４を介して、画素バイアス線４０７から信号電荷に応じた電流が流れる。信号電流は、蓄積容量１６４にリセットスイッチ１６３のＫＴＣノイズに加算される形で蓄積される。

一方、ＭＵＸ ＣＬＫ２がローレベルである為にオペアンプ１６２の反転入力端子と導通が取れない１行目の画素４０１では、基準電位線２０２に導通が取られる事で、信号電流が基準電位線２０２に流れる。

ＶｇＥＶＥＮ１がローレベルとなり、次にＳｉｇｎａｌ ＳＨがハイレベルとなる。蓄積容量１６４に蓄積された電荷に応じて、ＫＴＣノイズと画素４０１からの信号電流に応じた電荷が、信号用サンプリング容量１６５に充電される。

Ｓｉｇｎａｌ ＳＨがローレベル後、ＭＵＸがハイレベルとなる期間中は、信号用サンプリング容量１６５、ノイズサンプリング容量１６６に蓄積されていた電荷量の差分に応じて、デジタル信号が順次得られる。これにより、１本の駆動線１０４ａに接続された画素１０１の信号が取得される。

また、ＡＭＰ ＲＥＳＥＴがハイレベルになり、リセット用スイッチ素子４０２を介して、変換素子１０２の電極の一方がリセットバイアス線４０５の電位に固定（リセット）される。

次に、ＭＵＸ ＣＬＫ１がローレベル、ＭＵＸ ＣＬＫ２がハイレベルになり、前述と同じ動作を繰り返す。本実施形態の特徴として、ＭＵＸ ＣＬＫ２がハイレベルとなる際に、オペアンプ１６２の反転入力端子と導通が取れる１行目の画素４０１は、画素が非破壊読み出し可能な構造をしている。そのため、信号電荷を保持しており、同時にＡＭＰ ＲＥＳＥＴがハイレベルとなるが、前回スイッチ１３２ａ，ｂが閉じた際に発生したＫＴＣノイズのみが消え、信号電荷は情報として画素４０１内に保持される。

以上の動作により、１行目の画素４０１に蓄積された信号電荷を読み出し、デジタルデータに変換する事が可能である。以下、順次、前述の動作を繰り返し、２行目〜ｎ行目画素１０１信号電荷を順次デジタルデータに変換する。

一連の動作により、マルチプレクサ部１３１中のスイッチ１３２ａ，ｂで発生するＫＴＣノイズをオペアンプ１６２のリセットスイッチ１６３を導通する事により消去する。この際、信号電荷を同時に消去しないように、導通していないスイッチ１３２ａ，ｂに接続された画素４０１中のスイッチ素子４０２は、導通状態となるが、画素４０１は非破壊読み出し可能な構造である為、信号情報を失う事はない。また、リセットスイッチ１６３、スイッチ素子４０２で発生するＫＴＣノイズは、相関２重サンプリングによりキャンセル可能である。

また、前述のＫＴＣノイズのキャンセルを行わない場合においても、画素４０１内の変換素子１０２で得られた電荷信号を電流に増幅可能な為、リセットスイッチ１６３或いは、スイッチ素子４０２で発生するＫＴＣノイズによるノイズ電荷量の影響は抑えられる。

本実施形態は、接続用端子１１９、接続用端子２０３の数をマルチプレク部１３１、デマルチプレク部２００により大凡半分に減らす事が可能である。また、信号電荷に対しＫＴＣノイズによるノイズ電荷を選択的に消す事が可能である。或いは、信号電荷に対し、ＫＴＣノイズを十分に小さく抑える事ができる。また、上記説明は、本発明の他の実施形態にも適宜適用可能である。

（第４の実施形態）
図１７は、本発明の第４の実施形態による放射線検出システムの構成例を示す図である。放射線検出システムは、上記の実施形態の検出装置１９１を用いる。放射線源であるＸ線チューブ６０５０で発生したＸ線６０６０は、患者あるいは被験者６０６１の胸部６０６２を透過し、上記の実施形態の検出装置１９１に入射する。この入射したＸ線には患者６０６１の体内部の情報が含まれている。Ｘ線の入射に対応してシンチレータ１５６（図４）は発光し、これを光電変換素子で光電変換して、電気的情報を得る。この情報はデジタルに変換され信号処理部となるイメージプロセッサ６０７０により画像処理され制御室の表示部となるディスプレイ６０８０で観察できる。イメージプロセッサ６０７０は、検出装置１９１からの信号を処理する。ディスプレイ６０８０は、イメージプロセッサ６０７０からの信号を表示する。

また、この情報は電話回線６０９０等の伝送処理部により遠隔地へ転送でき、別の場所のドクタールームなど表示部となるディスプレイ６０８１に表示もしくは光ディスク等の記録部に保存することができ、遠隔地の医師が診断することも可能である。また記録部となるフィルムプロセッサ６１００により記録媒体となるフィルム６１１０に記録することもできる。フィルムプロセッサ６１００は、イメージプロセッサ６０７０からの信号を記憶する。

以上のように、第１〜第４の実施形態によれば、マルチプレクサ部１３１の動作時に、マルチプレクス部１３１に用いるスイッチ１３２ａ，ｂの閉動作により、データライン１０５の容量に応じて生じるＫＴＣノイズによる電荷を選択的に消すことができる。これにより、低ノイズの撮影画像を得ることができる。また、一部のスイッチ１３２ａ，ｂの動作を行わず、一部のデータライン１０５だけを優先的に読み出し、得られた信号電荷を破壊せずに読み出すことができる。

なお、上記実施形態は、何れも本発明を実施するにあたっての具体化の例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、又はその主要な特徴から逸脱することなく、様々な形で実施することができる。

１０１ 画素、１０２ 変換素子、１０３ スイッチ素子、１０４ａ，ｂ 駆動線、１０５ データライン、１１９ 接続用端子、１３１ マルチプレクサ、１３２ａ，ｂ スイッチ、１６３ リセットスイッチ

Claims (10)

1. 行列状に配置され、画素信号を生成する複数の画素と、行方向の複数の画素に共通に接続され、列方向に複数設けられた駆動線と、列方向の複数の画素に共通に接続され、行方向に複数設けられたデータラインと、前記データラインの数よりも少ない数で設けられた接続用端子と、前記接続用端子と前記データラインとの間に設けられたマルチプレクサ部と、を有する基板と、
   前記接続用端子に定電位を供給するリセットスイッチを有し、前記接続用端子に接続された読出用回路と、
   前記複数の画素の駆動制御を行う駆動用回路と、
   前記基板及び前記読出用回路に制御信号を供給する制御用回路と、
   を有する検出装置であって、
   前記複数の画素の各々は、放射線又は光を電荷に変換する変換素子と、前記電荷に基づく電気信号を前記データラインに転送するスイッチ素子とを有し、前記電気信号に基づく画素信号を生成し、
   前記駆動線は、１行の画素のうちの一部の画素の前記スイッチ素子の制御電極に接続された第１の駆動線と、前記１行の画素のうちの他の一部の画素の前記スイッチ素子の制御電極に接続された第２の駆動線と、を有し、
   前記データラインは、ある１列の画素の前記スイッチ素子の主電極に接続された第１のデータラインと、他の１列の画素の前記スイッチ素子の主電極に接続された第２のデータラインを有し、
   前記マルチプレクサ部は、前記第１のデータラインを１個の前記接続用端子に接続する第１のスイッチと、前記第２のデータラインを前記１個の接続用端子に接続する第２のスイッチとを有し、
   前記制御用回路は、前記第１のスイッチを導通とし、前記リセットスイッチを導通としてから非導通とし、その後、前記駆動用回路によって前記第１の駆動線に接続された画素の前記スイッチ素子を導通としてから非導通とし、その後、前記第１のスイッチを非導通とし、
   その後、前記第２のスイッチを導通とし、前記リセットスイッチを導通としてから非導通とし、その後、前記駆動用回路によって前記第２の駆動線に接続された画素の前記スイッチ素子を導通としてから非導通とし、その後、前記第２のスイッチを非導通とすることを特徴とする検出装置。
2. 前記読出用回路は、さらに、電荷を蓄積するための第１のサンプリング容量と、電荷を蓄積するための第２のサンプリング容量と、前記接続用端子から読み出した電荷を前記第１のサンプリング容量にサンプルホールドするための第１のサンプルホールドスイッチと、前記接続用端子から読み出した電荷を前記第２のサンプリング容量にサンプルホールドするための第２のサンプルホールドスイッチと、を有し、
   前記制御用回路は、前記第１のスイッチを導通とし、前記リセットスイッチを導通としてから非導通とし、前記第２のサンプルホールドスイッチを導通としてから非導通とし、その後、前記駆動用回路によって前記第１の駆動線に接続された画素の前記スイッチ素子を導通としてから非導通とし、前記第１のサンプルホールドスイッチを導通としてから非導通とし、その後、前記第１のスイッチを非導通とし、
   その後、前記第２のスイッチを導通とし、前記リセットスイッチを導通としてから非導通とし、前記第２のサンプルホールドスイッチを導通としてから非導通とし、その後、前記駆動用回路によって前記第２の駆動線に接続された画素の前記スイッチ素子を導通としてから非導通とし、前記第１のサンプルホールドスイッチを導通としてから非導通とし、その後、前記第２のスイッチを非導通とすることを特徴とする請求項１記載の検出装置。
3. 前記読出用回路は、さらに、反転入力端子が前記接続用端子に接続され、非反転入力端子が基準電源に接続されたオペアンプと、
   前記オペアンプの出力端子及び反転入力端子間に接続された容量とを有し、
   前記リセットスイッチは、前記オペアンプの出力端子及び反転入力端子間に接続されたことを特徴とする請求項１又は２記載の検出装置。
4. さらに、前記駆動線に接続されるデマルチプレクサ部を有することを特徴とする請求項１〜３のいずれか１項に記載の検出装置。
5. 前記デマルチプレクサ部は、複数のデマルチプレクサが直列に接続されていることを特徴とする請求項４記載の検出装置。
6. 前記デマルチプレクサ部は、前記駆動線の両端に設けられる複数のデマルチプレクサ部を有することを特徴とする請求項４記載の検出装置。
7. 前記駆動用回路は、前記複数のデマルチプレクサ部にそれぞれ接続される複数の駆動用回路を有することを特徴とする請求項６記載の検出装置。
8. 前記変換素子は、放射線を光に変換するシンチレータと、前記光を電荷に変換する光電変換素子とを有することを特徴とする請求項１〜７のいずれか１項に記載の検出装置。
9. 請求項１〜８のいずれか１項に記載の検出装置と、
   前記検出装置からの信号を処理する信号処理部と、
   前記信号処理部からの信号を記録するための記録部と、
   前記信号処理部からの信号を表示するための表示部と
   を有することを特徴とする検出システム。
10. 行列状に配置され、画素信号を生成する複数の画素と、行方向の複数の画素に共通に接続され、列方向に複数設けられた駆動線と、列方向の複数の画素に共通に接続され、行方向に複数設けられたデータラインと、前記データラインの数よりも少ない数で設けられた接続用端子と、前記接続用端子と前記データラインとの間に設けられたマルチプレクサ部と、を有する基板と、
    前記接続用端子に定電位を供給するリセットスイッチを有し、前記接続用端子に接続された読出用回路と、
    前記複数の画素の駆動制御を行う駆動用回路と、
    前記基板及び前記読出用回路に制御信号を供給する制御用回路と、
    を有する検出装置の駆動方法であって、
    前記複数の画素の各々は、放射線又は光を電荷に変換する変換素子と、前記電荷に基づく電気信号を前記データラインに転送するスイッチ素子とを有し、前記電気信号に基づく画素信号を生成し、
    前記駆動線は、１行の画素のうちの一部の画素の前記スイッチ素子の制御電極に接続された第１の駆動線と、前記１行の画素のうちの他の一部の画素の前記スイッチ素子の制御電極に接続された第２の駆動線と、を有し、
    前記データラインは、ある１列の画素の前記スイッチ素子の主電極に接続された第１のデータラインと、他の１列の画素の前記スイッチ素子の主電極に接続された第２のデータラインを有し、
    前記マルチプレクサ部は、前記第１のデータラインを１個の前記接続用端子に接続する第１のスイッチと、前記第２のデータラインを前記１個の接続用端子に接続する第２のスイッチとを有し、
    前記制御用回路は、前記第１のスイッチを導通とし、前記リセットスイッチを導通としてから非導通とし、その後、前記駆動用回路によって前記第１の駆動線に接続された画素の前記スイッチ素子を導通としてから非導通とし、その後、前記第１のスイッチを非導通とし、
    その後、前記第２のスイッチを導通とし、前記リセットスイッチを導通としてから非導通とし、その後、前記駆動用回路によって前記第２の駆動線に接続された画素の前記スイッチ素子を導通としてから非導通とし、その後、前記第２のスイッチを非導通とすることを特徴とする検出装置の駆動方法。

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