JP2013539910A - アンダーフィル付き半導体チップデバイス - Google Patents

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Abstract

基板（１２０）の表面（２１５）の上に取外し可能なカバー（１９５、１９５’、１９５’’）を設置することを含む製造方法が提供される。基板は、表面上に位置決めされる第１の半導体チップ（１ １０）を含む。第１の半導体チップは、第１の側壁（１７０）を含む。取外し可能なカバーは、第１の側壁に対向して位置決めされる第２の側壁（２００）を含む。第１のアンダーフィル（１５５）は、第１の半導体チップと、第２の側壁が第１のアンダーフィルの流れに対する障壁になる表面との間に設置される。多様な装置もまた開示される。
【選択図】図９

Description

本発明は、概して半導体の処理に関し、さらに詳細にはマルチチップ取付け構造およびアンダーフィル、ならびにこれを組み立てる方法に関する。
従来型のマルチチップモジュールは、キャリア基板またはインターポーザ上に隣り合わせて取り付けられている２つの半導体チップを含む。半導体チップは、インターポーザにフリップチップマウントされ、それぞれの複数のはんだ接合によってインターポーザに相互接続される。インターポーザには複数の電気経路が備えられて、インターポーザ自体からの入力／出力だけではなくチップ間の電力、接地、および信号伝搬のために両方の半導体チップに入力／出力経路を提供する。半導体チップは、それぞれのアンダーフィル材料層を含み、チップ、インターポーザ、およびはんだ接合の熱膨張率の差に起因する差動熱膨張の影響を小さくする。
上述された従来のマルチチップモジュールを製作するための従来の方法は、２つの半導体チップの内の第１の半導体チップをインターポーザ上にフリップチップマウントすることと、第１の取り付けられたチップとインターポーザとの間にアンダーフィルを供給することを含む。アンダーフィルは、チップとインターポーザとの間で側面方向に移動し、熱硬化時に、半導体チップの外縁を越えて広がる隅肉を生じさせる。その後、第２の半導体チップがインターポーザにフリップチップマウントされ、第２のアンダーフィルが、第２の取り付けられた半導体チップとインターポーザとの間に位置決めされる。第２の熱硬化に続き、第２のアンダーフィルが、第２の半導体チップの外縁を超えて広がり、通常、第１の半導体チップの第１のアンダーフィルの隅肉に当たる別の隅肉を生じさせる。
上述された従来のマルチチップモジュールを製造するための従来の設計規則のセットは、アンダーフィル材料層隅肉のそれぞれの幅を構成しなければならない。したがって、隅肉自体が、２つの隣接する半導体チップ間の最小許容空間に対する制約を提示する。半導体チップおよびパッケージの設計の多くの態様と同様に、モジュールの半導体チップ間の導電性経路等の導体構造の小型化に対する制約は、信号待ち時間の、ならびにおそらく抵抗損失および回線長に関連する他の問題点に起因する電力消費量の削減量に対する制限を提示する。
本発明は、上記不利な点の内の１つまたは複数の影響を克服する、または削減するものを提供することを目的とする。
本発明の実施形態の一態様に従って、基板の表面上に取外し可能なカバーを設置することを含む製造方法が提供される。基板は、当該基板の表面上に位置決めされる第１の半導体チップを含む。第１の半導体チップは、第１の側壁を含む。取外し可能なカバーは、第１の側壁に対向して位置決めされる第２の側壁を含む。第１のアンダーフィルは、第１の半導体チップと、第２の側壁が第１のアンダーフィルの流れに対する障壁を提供する表面との間に設置される。
本発明の実施形態の別の態様に従って、基板の表面上に取外し可能なカバーを設置することを含む製造方法が提供される。基板は、当該基板の表面上に位置決めされる第１の半導体チップを含む。第１の半導体チップは、第１の側壁、および第１の側壁に隣接する第２の側壁を含む。カバーは、第１の側壁に対向して位置決めされる第３の側壁、および第２の側壁に対向して位置決めされる第４の側壁を含む。第１のアンダーフィルは、第１の半導体チップと、第３の側壁および第４の側壁が第１のアンダーフィルの流れに対する障壁を提供する表面との間に設置される。
本発明の実施形態の別の態様に従って、表面を有する基板を含む装置が提供される。第１の半導体チップは、基板の表面上に位置決めされており、第１の側壁を含む。アンダーフィルは、第１の半導体チップと基板の表面との間に位置決めされ、第１の側壁に背を向ける第２の側壁を有する隅肉を含む。第２の半導体チップは、基板の表面上に位置決めされており、第２の側壁に当接する第３の側壁を含む。
本発明の実施形態の別の態様に従って、表面を有する基板を含む装置が提供される。第１の半導体チップは、基板の表面上に位置決めされており、第１の側壁を含む。アンダーフィルは、第１の半導体チップと基板の表面との間に位置決めされ、第１の側壁に背を向け、第１の側壁に実質的に平行な第２の側壁を有する隅肉を含む。第２の半導体チップは、基板の表面上に位置決めされており、第２の側壁に面する第３の側壁を含む。
本発明の実施形態の別の態様に従って、表面を有する基板を含む装置が提供される。第１の半導体チップは、基板の表面上に位置決めされており、第１の側壁を含む。アンダーフィルは、第１の半導体チップと基板の表面との間に位置決めされており、第１の側壁に背を向け、第１の側壁に実質的に平行な第２の側壁を有する隅肉を含む。アンダーフィルは、取外し可能なカバーが、第１の側壁に対向して位置決めされる第２の側壁を含む、基板の表面上に取外し可能なカバーを設置することと、第１の半導体チップと、第２の側壁が第１のアンダーフィルの流れに対する障壁を提供する表面との間にアンダーフィルを設置することによって位置決めされる。第２の半導体チップは、基板の表面上に位置決めされており、第２の側壁に面する第３の側壁を含む。
本発明の上述の優位点、および他の優位点は、以下の発明を実施するための形態を読み、図面を参照すると明らかになるであろう。
インターポーザの上に取り付けられる２つの半導体チップを含む、例示的な従来の半導体チップデバイスの断面図である。 半導体チップの内の一方の下に供給する従来のアンダーフィルを示す、図１と同様の断面図である。 ２つの半導体チップの他方の下に供給する従来のアンダーフィルを示す、図２と同様の断面である。 インターポーザの上に取り付けられる２つの半導体チップを含む半導体チップデバイスの例示的な実施形態の断面図である。 例示的なインターポーザおよびその上に設置される取外し可能なカバーの断面図である。 例示的なインターポーザ上に設置される例示的な取外し可能なカバーの斜視図である。 図５と同様の断面図であるが、半導体チップとインターポーザとの間のアンダーフィルの設置を示す図である。 図７と同様の断面図であるが、取外し可能なカバーが取り外されたインターポーザ、およびインターポーザに接続されている試験装置を示す図である。 図７と同様の断面図であるが、もう一方の半導体チップ近くのインターポーザ上での別の半導体チップの取付けを示す図である。 図９と同様の断面図であるが、もう一方の半導体チップとインターポーザとの間へのアンダーフィルの設置を示す図である。 例示的なインターポーザおよびその上に位置決めされた代替の例示的な取外し可能なカバーの絵画図である。 例示的なインターポーザおよびその上に位置決めされた、別の代替の例示的な取外し可能なカバーの絵画図である。 例示的なインターポーザおよびその上に位置決めされた、別の代替の例示的な取外し可能の絵画図である。 断面１４−１４で得られる図１３の断面図である。 図７と同様の断面図であるが、代替の例示的な取外し可能なカバーを使用する例示的なアンダーフィル供給を示す図である。 図１５と同様の断面図であるが、分解によって取外し可能なカバーの例示的な取外しを示す図である。 図１６と同様の断面図であるが、テープを持ち上げることによる取外し可能なカバーの例示的な取外しを示す図である。 隣り合わせて設置された３つ以上の半導体チップに適応された例示的なインターポーザ、およびアンダーフィルの流れを制約するために２つの側壁を備えた代替の例示的な取外し可能なカバーの斜視図である。
多様なマルチチップスタック配設が開示される。２つ以上の半導体チップが、半導体チップ、インターポーザ、キャリア基板、または何か他のものであってよい基板上にスタックされる。第２の半導体チップ（およびおそらく他のもの）を取り付ける前に、取外し可能なカバーは、第１の取り付けられたチップとインターポーザとの間に設置されるアンダーフィルの側面方向の流れに対する障壁として機能するために、第１の取り付けられたチップの側壁近くのインターポーザの上に位置決めされる。アンダーフィル隅肉形成を制約することによって、チップ対チップの間隔を削減して、付随する待ち時間を改善することができる。ここで追加の詳細を説明する。
以下に説明される図面では、複数の図で同一の要素が表示される場合、一般的に参照番号が繰り返される。ここで、図面、特に図１を参照すると、図１には基板２５の上に取り付けられる２つの半導体チップ１５および２０を含む例示的な従来の半導体チップデバイス１０の断面図が示されている。基板２５は、例示的な実施形態ではインターポーザであるが、キャリア基板または何らかの他のタイプの基板である可能性がある。複数のシリコン貫通ビア（ＴＳＶ）３０が、インターポーザ２５内に形成され、何らかの形式の入力／出力構造に接続されてもよく、インターポーザ２５がデバイス（不図示）の一部と電気的にインターフェースを取ることができる。半導体チップ１５は、はんだバンプ３５を経由してＴＳＶ３０の内のいくつかに電気的に接続されてよく、半導体チップ２０は、はんだバンプ４０の別のグループを経由してＴＳＶ３０の内の他のいくつかに接続されてよい。インターポーザ２５は、しばしばシリコンから構築される。半導体チップ１５とインターポーザ２５との間の差動ＣＴＥの影響を小さくするために、アンダーフィル材料４５が半導体チップ１５とインターポーザ２５との間に導入される。通常、アンダーフィル４５の供給は、何らかの幅Ｘ１を有する隅肉５０を残す毛細管流動を手段とする。
半導体チップ２０とインターポーザ２５との間の空間は、同様に、側面方向の寸法がＸ２の隅肉６０を有するアンダーフィル５５で充填される。半導体チップ１５およびアンダーフィル４５は、通常、最初にインターポーザ２５上に位置決めされ、次いで１回または複数回の電気試験が実行されて、半導体１５とインターポーザ２５の両方の動作を検証する。その後、半導体チップ２０およびアンダーフィル５５は、インターポーザ２５上に位置決めされ、追加の電気試験が実行される。しかしながら、隅肉５０および６０の側面方向の寸法Ｘ１およびＸ２は、半導体チップ１５と２０との間の最小間隔Ｘ３を制約する。最小間隔Ｘ３の大きさに応じて、チップ１５および２０と、インターポーザ２５との間の電源、接地、および信号に対応するためのインターポーザ２５におけるまたはインターポーザ２５内のどちらかでの電気的な経路設定が制約されることがある。
図１に示されている、半導体チップ１５および２０を取り付けること、ならびにアンダーフィル４５および５５の供給のための例示的な従来のプロセスは、ここで、処理ステップを受けるインターポーザ２５ならびに半導体チップ１５および２０の連続的な断面図である図２および図３を参照することによって理解され得る。最初に図２を参照すると、半導体チップ１５は、従前にインターポーザ２５にフリップチップマウントされている。この段階では、アンダーフィル４５は、半導体チップ１５とインターポーザ２５との間の隙間６５の中にアンダーフィル４５を分散するために使用される、何らかの適切なアプリケータ７０および毛管現象によって供給される。アンダーフィル４５は、次いで、隅肉５０の最終的な幅Ｘ１を確立する熱硬化を受ける。この段階で、半導体チップ２０もインターポーザ２５にフリップチップマウントされてよい。半導体チップ２０がインターポーザ２５にフリップチップマウントされるのであれば、この段階で、または後の段階で、半導体チップ２０は、半導体チップ１５からの計画された最小間隔Ｘ３で取り付けられる。次に、図３に示されるように、アンダーフィル５５が、アプリケータ７０により半導体チップ２０とインターポーザ２５との間の隙間７５内に供給される。最終的に、および熱硬化の後で、隅肉６０が側面方向寸法Ｘ２で配置される。ここでも、最小間隔Ｘ３は、それぞれの隅肉５０および６０の予想される幅Ｘ１およびＸ２に対応するように設計されている。
インターポーザ上の２つの半導体チップの間にはるかに小さい最小間隔を提供する半導体チップデバイス１００の例示的な実施形態は、断面図である図４を参照することによって理解され得る。半導体チップ装置１００は、インターポーザ１２０の上に取り付けられる半導体チップ１１０および１１５を含む。インターポーザ１２０は、同様に、キャリア基板またはある種類のまたは別の種類の回路基板であってよい、回路基板１２５に取り付けられてよい。本明細書に説明される取り付け構造および技法は、いずれかの特定の種類の半導体デバイスに限られていない。したがって、半導体チップ１１０および１１５は、たとえばマイクロプロセッサ、グラフィックプロセッサ、複合マイクロプロセッサ／グラフィックプロセッサ、特定用途向け集積回路、メモリデバイス、レーザ等のアクティブ光デバイス等の電子機器で使用される無数の異なるタイプの回路装置の内のいずれかであってよく、シングルコアもしくはマルチコアであってよく、または追加のダイスを用いて側面方向にさらにスタックされてもよい。さらに、半導体チップ１１０および１１５の内の一方または両方は、いくつかの論理回路を備えた、または備えていないインターポーザとして構成される可能性がある。したがって、用語「チップ」はインターポーザを含み、逆もまた同様である。半導体チップ１５および１５５は、シリコンまたはゲルマニウム等のバルク半導体、もしくはシリコンオンインシュレータ材料等の絶縁体材料上の半導体、もしくはさらに他のタイプの材料から構築されてよい。
インターポーザ１２０は、さまざまな構成をとってよい。通常、構成される場合、インターポーザ１２０は、半導体チップ１１０および１１５の熱膨張率（ＣＴＥ）に近いＣＴＥを有し、かつ電気的な経路設定のための複数の内部導体配線およびビアを含む材料（複数の場合がある）の基板から成ってもよい。シリコン、ゲルマニウム等の多様な半導体材料、または二酸化ケイ素、テトラエチルオルソシリケート等の絶縁体材料さえも使用されてもよい。シリコンは、好ましいＣＴＥおよび成熟した製作プロセスの幅広い可用性という優位点を有する。言うまでもなく、インターポーザは、他の半導体チップ１１０および１１５等の集積回路としても製作される可能性がある。どちらの場合でも、インターポーザ１２０は、ウェハレベルプロセスまたはチップレベルプロセスで製作される可能性がある。実際に、半導体チップ１１０および１１５の一方または他方は、ウェハレベルまたはチップレベルのどちらかに基づいて製作され、次いで個片化され、ウェハから個片化されていないインターポーザ３０に取り付けられる可能性がある。
半導体チップ１１０および１１５ならびに回路基板１２５と電気的にインターフェースをとるために、インターポーザ１２０は、複数のＴＳＶ１３０を備えてよい。ＴＳＶ１３０は、所望により、複数の回線およびトレース、ならびに相互接続ビアから成る多層金属化構造を伴ってよい（不可視）。実際に、インターポーザ１２０と関連付けられる電気インターフェース構造は、多種多様の構成をとってよい。この実例的な実施形態では、半導体チップ１１０は、導電バンプ、導電柱等であってよい複数の相互接続構造１３５を経由してＴＳＶ１３０に接続されてよい。半導体チップ１１５は、同様に導電バンプ、導電ピラー等であってよい複数の相互接続構造１４０を経由してＴＳＶ１３０のいくつかに接続されてよい。回路基板１２５と電気的にインターフェースをとるために、インターポーザ１２０は複数の入力／出力構造１４３を備えてよい。入力／出力構造１４３は、導電バンプ、導電ピラー等であってよい。このインターポーザ１２０と回路基板１２５との間の差動ＣＴＥの有害な影響を小さくするために、アンダーフィル材料１４５は、インターポーザ１２０と回路基板１２５との間で供給されてよい。回路基板１２５には複数の入力／出力構造が備えられており、電気インターフェースに、別の回路基板または他のデバイス（不図示）等の別の回路デバイスを提供してもよい。この実例的な実施形態の入力／出力装置は、ソルダボール１５０のボールグリッドアレイから成る。ただし、ピングリッドアレイ、ランドグリッドアレイ等の実質的には任意の他のタイプの相互接続構造、または任意の他のタイプのインターフェース構造が使用されてよい。
同様に、回路基板１２５は、さまざまな構成をとってよい。本例では、半導体チップパッケージ基板、回路カード、または実質的に任意の他のタイプのプリント基板を含む。回路基板１２５にはモノリシック構造が使用される可能性があるが、より典型的な構成はビルドアップ設計を活用するであろう。この点については、１つまたは複数のビルドアップ層がその上に形成され、追加の１つまたは複数のビルドアップ層がその下に形成される回路基板１２５は、中央コアから成ってよい。コア自体は、１つまたは複数の層のスタックから構成されてよい。半導体チップパッケージ基板として実装される場合、回路基板１２５の層の数は４から１６以上に変わることができる。ただし、４未満も使用されてよい。いわゆる「コアレス」設計も使用されてよい。回路基板１２５の層は、金属相互接続に組み入れられている、多様な周知のエポキシ等の絶縁材料から成ってよい。ビルドアップ以外の多層構成が使用される可能性がある。任意選択で、回路基板１２５は、周知のセラミックまたはパッケージ基板もしくは他のプリント基板に適切な他の材料から成ってよい。回路基板１２５には、半導体チップ１１０および１１５と、たとえば別の回路基板等の別のデバイスとの間で電力、接地、および信号の転送を提供するために、多くの導体トレースおよびビア、ならびに他の構造体（不図示）が備えられる。
半導体チップ１１０とインターポーザ１２０との間の差動ＣＴＥの影響に対処するために、アンダーフィル材料１５５が、半導体チップ１１０とインターポーザ１２０との間の隙間１６０内に供給される。アンダーフィル１５５は、半導体チップ１１０の側壁１７０に近接する相対的に狭い隅肉１６５だけを含む。隅肉１６５は、相対的に垂直な側壁１７５を有してよい。半導体チップ１１５は、同様に、チップ１１５とインターポーザ１２０との間の隙間１８５で供給されるアンダーフィル１８０を備える。アンダーフィル１５５および１８０を位置決めするための例示的な技法のために、アンダーフィル１５５は、相対的に狭い隅肉１６５だけを含み、アンダーフィル１８０は半導体チップ１１５の側壁１９０に近接して実質的に何の隅肉も含まない。これは、半導体チップ１１０および１１５を非常に狭い間隔Ｘ４で互いに近接して位置決めできるようにする利点を有する。たとえば図１、図２、および図３に示されている最小間隔Ｘ３に比してはるかに狭い間隔Ｘ４は、インターポーザ１２０と関連付けられた電気経路の付随する短縮を生じさせることができ、したがって待ち時間を短縮し、電気低性能を上げることができる。アンダーフィル１４５、１５５、および１８０は、シリカ充填剤を含むもしくは含まないエポキシ樹脂等の周知のエポキシ材料およびフェノール樹脂等から構成されてよい。２つの例は、Ｎａｍｉｃｓから入手可能な８４３７−２型および２ＢＤ型である。
インターポーザ１２０に半導体チップ１１０を取り付け、アンダーフィル１５５を位置決めするための例示的な方法は、図５、図６、および図７を参照し、最初に断面図である図５を参照することによって理解され得る。図５は、半導体チップ１１０がインターポーザ１２０に取り付けられ、相互接続構造１３５を経由してインターポーザ１２０と電気的にインターフェースがとられた後のインターポーザ１２０を示している。この段階で、ＴＳＶ１３０は、周知の技法を使用してすでにインターポーザ１２５内に確立されている場合がある。相互接続構造１３５の構成に応じて、半導体チップ１１０のインターポーザ１２０への取り付けは、再流動化プロセスを含み、相互接続構造１３５と関連付けられたどのようなはんだも一時的に液体化してよい。この段階で、半導体チップ１１０とインターポーザ１２０との間の隙間１６０は開いている。図４に示される、以後に供給されたアンダーフィル１５５が相対的に狭い隅肉で、および任意選択で、図４に示される相対的に垂直な側壁１７０とセットアップできるようにするために、カバー１９５はインターポーザ１２０上に取り外し自在に位置決めされ、側面方向セットは、図４に示される半導体チップ１１０，１１５間の好ましい空間Ｘ４に一致し、半導体チップ１１０の側壁１７０から離れている。カバー１９５は図５に示されるように簡略なボックスであってもよいし、または以後の図で示されるような無数の他の配設のいずれかであってもよい。カバー１９５の重要な特徴は、半導体チップ１１０の側壁１７０に面する側壁２００である。側壁２００は、チップ１１０の側壁１７０から離れる方向へのアンダーフィルの側面方向の移動に対する障壁として機能する。図４に示されるアンダーフィル材料１５５の以後の塗布の間にカバー１９５を定位置に保持するために、さまざまな技法が使用されてよい。たとえば、カバー１９５は、その自重によって単に定位置に保持されるだけでよい。任意選択で、カバー１９５は、１つまたは複数の強磁性物質から構築され、次いで永久磁石または電磁石であってよい磁石２０５によって定位置に保持されてよい。磁石２０５は、インターポーザ１２０の下面２１０を背にして位置決めされ、インターポーザ１２０の上面２１５に向かってカバー１９５を引っ張るために使用されてよい。アンダーフィル１５５は、著しい接着特性を有してよい。したがって、カバー１９５は、テフロン（登録商標）等の適切な物質で覆われて、事後のアンダーフィル取り外しを容易にしてよい。
カバー１９５の追加の詳細は、インターポーザ１２０、半導体チップ１１０、およびカバー１９５の斜視図である図６を参照することによって理解され得る。相互接続構造１３５のいくつかが見えることに留意されたい。ここで、半導体チップ１１０は、長さまたは幅であってよい寸法Ｙ１を有してよい。カバー１９５は、半導体チップ１１０の側面方向寸法Ｙ１にほぼ等しく、またはおそらく半導体チップ１１０の側面方向寸法Ｙ１よりも大きくあるべき対応寸法Ｙ２を有することが望ましい。寸法Ｙ２のこの選択は、供給および以後の熱硬化の間における、半導体チップ１１０の側壁１７０から離れるいかなるアンダーフィルの不必要な側面方向の移動も妨げる。
ここで図５と同様の断面図である図７に注目する。カバー１９５が定位置にある状態で、アンダーフィル１５５は、適切なアプリケータ２２０を経由して供給されてよい。アンダーフィル１５５は毛管作用によって隙間１６０の中に進むが、カバー１９５の壁２００によって半導体チップ１１０の側壁１７０を越える移動から制約される。このようにして、アンダーフィル１５５は、所望される側面方向寸法Ｘ４の隅肉１６５と、任意選択の垂直側壁１７５とで形を成す。この段階で、隅肉１６５が配置されるように、アンダーフィル１５５上で適切な硬化プロセスが実行されてよい。側壁１７５は、任意選択で、半導体チップ１１０の側壁１７０に実質的に平行である。
ここで、図８も参照すると、図７に示されているカバー１９５が取り外されてよく、半導体チップ１１０および／またはインターポーザ１２０は試験装置２３０を手段として電気試験に供される。ここで、試験装置２３０は、概略で、接続２３５を経由してインターポーザ１２０に接続されて示されている。接続２３５が概略表現であり、１本のプローブピン、複数のプローブピン、回路基板上のソケット接続、または実質的には任意の他のタイプの電気的インターフェースであってよいことが理解されるべきである。同様に、試験装置２３０は、集積回路を試験するために使用される、コンピュータ、特定用途向け集積回路、または実質的に任意の他の診断装置であってよい。試験の目標は、処理のこの段階で、半導体チップ１１０および／またはインターポーザ１２０に欠陥があるかどうかを確定することである。半導体チップ１１０および／またはインターポーザ１２０がこの段階で欠陥を有する場合、次いで半導体チップ１１０および／またはインターポーザ１２０のどちらかが、必要に応じて再加工または廃棄されてよい。
次に、図９に示されるように、半導体チップ１１５は、側壁１９０がアンダーフィル１５５の隅肉１６５に当接するように、インターポーザ１２０にフリップチップマウントされてよい。これは、半導体チップ１１０と１１５との間に上述された所望される側面方向寸法Ｘ４を確立する。相互接続構造１４０は、その構成に応じて、必要な場合、再流動化プロセスを受けてよい。次に、図１０に示されるように、アンダーフィル１８０が、アプリケータ２２０を介して半導体チップ１１５とインターポーザ１２０との間の隙間１８５内に供給されてよい。アンダーフィル１８０は、それがアンダーフィル１５５の隅肉１６５に当接するまで、毛管作用を手段として隙間１８５に沿って進む。この段階で、インターポーザ１２０ならびに半導体チップ１１０および１１５は、ここでも図８に示される試験装置２３０に接続され、電気試験が実行され、半導体チップ１１５の適切性を確証してよい。このようにして、所望される短い間隔Ｘ４が半導体チップ１１０と１１５との間に確立されるだけではなく、さらに半導体チップ１１０およびインターポーザ１２０の信頼性が、ステップを実行し、半導体チップ１１５を取り付けることに関連する材料を消費する前に確証される場合がある。
上記に提案されるように、図４、図５、図６および図７に示されているカバー１９５の重要な特徴は、アンダーフィル１５５の隅肉１６５の過剰な側面方向の移動に対する障壁として働く側壁２００である。その障壁特長は、図４、図５、図６および図７の実例的な実施形態のボックスにより提供されるが、当業者は、多種多様な代替構造が使用されてよいことを理解するであろう。たとえば、図１１に絵を用いて示されるように、カバー１９５’は、半導体チップ１１０の側面方向寸法Ｙ１に一致するまたはＹ１を超える側面方向寸法Ｙ２を有する単純な壁として構成されてよい。カバー１９５’は、ここに開示されている技法のどれかによってインターポーザ１２０に固定されてよい。ここでも、カバー１９５’は、所望される間隔Ｘ４を介して半導体チップ１１０の側壁１７０から側面方向に偏位される。
カバーの別の実例的な代替実施形態１９５’’は、図１１と同様の斜視図である図１２を参照することによって理解され得る。この実例的な実施形態では、半導体チップ１１０は、本明細書で他の箇所に説明されるようにインターポーザに取り付けられる。ただし、この実例的な実施形態のカバー１９５’’は、開放端部２５０のあるボックス状の構造として構成される。この種の配設は、たとえば空間的に構成されなければならないインターポーザ１２０の領域２５５に近接して表面実装型の構造（不図示）がある場合に望ましいことがある。カバー１９５’’は、半導体チップ１１０の側面方向寸法Ｙ１に一致するまたはＹ１を超える側面方向寸法を有する。カバー１９５’’は、ここに開示されている技法のどれかを手段としてインターポーザ１２０に固定されてよい。ここでも、カバー１９５’’は、所望される間隔Ｘ４を経由して半導体チップ１１０の側壁１７０から側面方向に偏位される。
カバーの別の例示的な代替実施形態１９５’’’は、図１１と同様の斜視図である図１３を参照することによって理解され得る。この実例的な実施形態では、半導体チップ１１０は、インターポーザ１２０に取り付けられて示されている。ただし、この実例的な実施形態のカバー１９５’’’は、半導体チップ１１０の側壁１７０から離れるアンダーフィルの過剰な側面方向の移動に対する上述された障壁を提供するように設計される側壁２５５を含むフレーム状の構造として構成される。ここでも、カバー１９５’’’は、本明細書に説明される方法のどれかによってインターポーザ１２０に取り外し自在に固定されてよい。カバー１９５’’’は、半導体チップ１１０の側面方向寸法Ｙ１に一致するまたは側面方向寸法Ｙ１を超える側面方向寸法を有する。カバー１９５’’’は、ここに開示されている技法のどれかを手段としてインターポーザ１２０に固定されてよい。ここでも、カバー１９５’’’は、所望される間隔Ｘ４を経由して半導体チップ１１０の側壁１７０から側面方向に偏位される。
カバー１９５’’’は、インターポーザ１２０の構造を修正することによってインターポーザ１２５に固定されてよい。この点で、断面１４−１４で取られる図１３の断面図である図１４に注目する。ここで、インターポーザ１２０は、カバー１９５’’’の側壁２５５の厚さに対応する大きさに作られた適切な幅で形成されるトレンチ２６０を備えてよい。トレンチ２６０は、任意のアンダーフィル材料の供給および／または硬化中にカバー１９５’’’に対して力がかけられても好ましい間隔Ｘ４が維持されるように、カバー１９５’’’の側面方向の移動を制約する。トレンチ２６０は、周知のリソグラフィック技法およびエッチング技法、レーザ切断、または他の材料形成技法等の多様な周知の材料整形技法によって形成されてよい。カバー１９５、１９５’、１９５’’または他の開示されている実施形態の何れも適切なトレンチ２６０と併せて使用されてよいことが理解されるべきである。
開示されている実施形態の技術的な目標は、半導体チップ１１０のためのアンダーフィル１５５の供給および硬化に続いてインターポーザから取り外し可能であるカバーを活用することである。上記に開示された実施形態では、カバーはインターポーザの上に一時的に設置され、その後、カバーの完全性を破壊することなく持ち上げられる。しかしながら、当業者は、分解される、または他の方法でインターポーザから取り除かれてよいなんらかの形の材料を活用することによって上述された障壁機能性を与えるために適切なカバーが提供されてよいことを理解する。かかるカバーを活用するための例示的な方法は、図１５および図１６を参照することによって理解され得る。最初に図１５を参照すると、図１５は、インターポーザ１２０に取り付けられ、インターポーザ１２０に本明細書の他の箇所で一般に説明されるインターフェース構造１３５によって固定される半導体チップ１１０の断面図である。ここで、例示的な代替カバー１９５’’’’は、インターポーザ１２０の表面２１５に取り付けられ、好ましい最小間隔Ｘ４分、半導体チップ１１０の側壁１７０から側面方向に離される。しかしながら、カバー１９５’’’’は、分解できる、または別の方法で破壊的な技法または半破壊的な技法の何れかを使用してインターポーザ１２０から取り除くことができる１つまたは複数の物質から成ってよい。カバー１９５’’’’の例示的な材料は、たとえばネガ型フォトレジスト、刺激に応えて相変化する準安定物質、または陽極酸化された炭素さえも含む。カバー１９５’’’’は、図１５に示されるように相対的に嵩のある膜として取り付けられてよい。アプリケータ２２０を介したアンダーフィル１５５の供給および適切な硬化プロセスに続き、カバー１９５’’’’の側壁２６５に当接する、上述された隅肉１６５が確立されてよい。
次に、図１６に示されるように、カバー１９５’’’’は、半導体チップ１１０に隣接して別の半導体チップを取り付けることを予想して、カバー１９５’’’’を分解する、または他の方法で破壊するために、記号２７０で概略的に表わされる刺激にさらされてよい。ここで、刺激２７０は、カバー１９５’’’’の構成および感度に応じてさまざまな形をとってよい。たとえば、刺激２７０は、容易にカバー１９５’’’’を破壊できる溶媒またはエッチング液の導入であってよい。カバー１９５’’’’が相変化物質から構成される場合には、刺激は、たとえば放射線または材料１９５’’’’をそれ自体でまたはフォトレジスト現像液または他の物質等の別の溶媒の導入を手段として破壊させる他の何らかの刺激である場合がある。カバー１９５’’’’が取り外された後、インターポーザ１２０は、本明細書の他の箇所に説明されるように数種の試験および別の半導体チップの取り付けを経ることがある。
さらに別の代替例では、カバー１９５’’’’は、図１７に示される適切なリフトテープ２７５を手段としてインターポーザ１２０から持ち上げられてよい。他の開示された実施形態と同様に、カバー１９５’’’’は、半導体チップ１１０の側壁１７０から必須側面間隔Ｘ４をもってインターポーザ１２０の表面２１５に取り付けられてよい。リフトオフテープ２７０が引っ張られると、カバー１９５’’’’はインターポーザ１２０の表面２１５から持ち上げられてよい。その後、インターポーザ１２０および半導体チップ１１０は、本明細書の他の箇所に説明されるように電気試験および追加の半導体チップの取り付けを受けてよい。
マルチチップデバイスは、３つ以上の半導体チップで構成されてよい。この状況では、適切なカバーは、所与の半導体チップから、追加の半導体チップが取り付けられる予定である領域の中に流れ込むアンダーフィルの側面方向の制約を可能にするように形作られてよい。かかる設計特徴を組み込んだ例示的な代替実施形態は、斜視図である図１８を参照することによって理解され得る。ここで、インターポーザ１２０’は、インターポーザ１２０’に取り付けられた半導体チップ１１０を有する。しかしながら、インターポーザ１２０’は、２つ以上の半導体チップ（不図示）の取付けのために予定される領域２８０および２９０を有する。したがって、任意のアンダーフィルが半導体チップ１１０の側壁１７０および隣接する側壁２９５から離れて進むことから制約できることが望ましい。したがって、カバー１９５’’’’’は、それぞれ、半導体チップ１１０の側壁２９５および１７０に面するように構成される側壁３００および３０５をもって製作されてよい。このようにして、アンダーフィルは、アンダーフィルの供給および硬化の間に側壁３００および３０５の存在によって制約される。いうまでもなく、多くの他のさらに複雑な形状が、カバー１９５’’’’’のために使用されてよい。トレンチおよび磁石等の本明細書に開示される他の特長の何れも、この実施形態とともに使用されてよい。
本明細書に開示される例示的な実施形態の何れも、たとえば、半導体、磁気ディスク、光ディスク、または他の記憶媒体等のコンピュータ可読媒体に配置される命令で、もしくはコンピュータデータ信号として実現される場合がある。命令またはソフトウェアは、本明細書に開示される回路構造を合成および／またはシミュレーションする機能を有してよい。例示的な実施形態では、Ｃａｄｅｎｃｅ ＡＰＤ、Ｃａｄｅｎｃｅ Ｓｐｅｃｔｒａ、Ｅｎｃｏｒｅ等の電子設計自動化プログラムが開示された回路構造を合成するために使用されてよい。結果として生じるコードは、開示されている回路構造を製作するために使用されてよい。
本発明は、多様な修正形態および代替形式の影響を受けやすいが、特定の実施形態は、図面中の例によって示され、本明細書に詳細に説明された。しかしながら、本発明が開示されている特定の形に制限されることが意図されていないことが理解されるべきである。むしろ、本発明は、以下の添付特許請求の範囲によって定められる本発明の精神および範囲に含まれるすべての修正形態、均等物、および代替を包含することを目的とする。

Claims (21)

  1. 基板（１２０）の表面（２１５）上に取外し可能なカバー（１９５、１９５’、１９５’’）を設置するステップであって、前記基板は前記表面上に位置決めされる第１の半導体チップ（１１０）を含み、前記第１の半導体チップは第１の側壁（１７０）を含み、前記取外し可能なカバーは前記第１の側壁に対向して位置決めされる第２の側壁（２００）を含むステップと、
    前記第１の半導体チップと前記表面との間に第１のアンダーフィル（１５５）を設置するステップであって、前記第２の側壁は、前記第１のアンダーフィルの流れに対する障壁を提供するステップと、
    を含む製造方法。
  2. 前記取外し可能なカバーは、前記第１のアンダーフィルが設置された後に前記表面から取り外される、請求項１の方法。
  3. 前記取り外しは、前記取外し可能なカバーを持ち上げる、または分解するステップを含む、請求項２の方法。
  4. 前記第１の半導体チップに対して電気試験を実行するステップを含む、請求項２の方法。
  5. 前記取外し可能なカバーを取り外すステップと、前記第１の半導体チップに隣接する前記表面上に第２の半導体チップ（１１５）を取り付けるステップとを含む、請求項１の方法。
  6. 前記第２の半導体チップは、前記第１のアンダーフィルに当接する第３の側壁（１９０）を含む、請求項５の方法。
  7. 前記第２の半導体チップと前記表面との間に第２のアンダーフィル（１８０）を設置するステップを含む、請求項６の方法。
  8. 前記基板は、半導体チップを含む、請求項１の方法。
  9. 前記基板は、キャリア基板およびインターポーザの内の１つを備える、請求項１の方法。
  10. 基板（１２０’）の表面上に取外し可能なカバー（１９５’’’’’）を設置するステップであって、前記基板は前記表面上に位置決めされる第１の半導体チップ（１１０）を含み、前記第１の半導体チップは第１の側壁（１７０）および前記第１の側壁に隣接する第２の側壁（２９５）を含み、前記カバーは前記第１の側壁に対向して位置決めされる第３の側壁（３０５）および前記第２の側壁に対向して位置決めされる第４の側壁（３００）を含むステップと、
    前記第１の半導体チップと前記表面との間に第１のアンダーフィルを設置するステップであって、前記第３の側壁および前記第４の側壁は前記第１のアンダーフィルの流れに対する障壁を提供するステップと、
    を含む製造方法。
  11. 前記取外し可能なカバーは、前記第１のアンダーフィルが設置された後に前記表面から取り外される、請求項１０の方法。
  12. 前記取り外しは、前記取外し可能なカバーを持ち上げる、または分解するステップを含む、請求項１１の方法。
  13. 前記第１の半導体チップに対して電気試験を実行するステップを含む、請求項１１の方法。
  14. 前記取外し可能なカバーを取り外すステップと、前記第１の半導体チップに隣接する前記表面に第２の半導体チップを取り付けるステップとを含む、請求項１０の方法。
  15. 前記基板は、キャリア基板およびインターポーザの内の１つを備える、請求項１０の方法。
  16. 表面（２１５）を含む基板（１２０）と、
    前記表面上に位置決めされ、第１の側壁（１７０）を含む第１の半導体チップ（１１０）と、
    前記表面上に位置決めされる取外し可能なカバー（１９５、１９５’、１９５’’）であって、前記第１の側壁に対向して位置決めされる第２の側壁（２００）を含む取外し可能なカバーと、
    を備える装置。
  17. 前記第１の半導体チップと前記表面との間に第１のアンダーフィル（１５５）を備え、前記第２の側壁は、前記第１のアンダーフィルの流れに対する障壁となる、請求項１６の装置。
  18. 前記第１の半導体チップは第３の側壁を備え、前記取外し可能なカバーは、前記第３の側壁に対向して位置決めされる第４の側壁を備える、請求項１６の装置。
  19. 表面（２１５）を含む基板（１２０）と、
    前記表面上に位置決めされ、第１の側壁（１７０）を含む第１の半導体チップ（１１０）と、
    前記第１の半導体チップと前記表面との間に位置決めされているアンダーフィル（１５５）であって、前記第１の側壁から離れる方向に向く第２の側壁（１７５）を有する隅肉（１６５）を含むアンダーフィル（１５５）と、
    前記表面上に位置決めされ、前記第２の側壁に当接する第３の側壁（１９０）を含む、第２の半導体チップ（１１５）と、
    を備える装置。
  20. 表面（２１５）を含む基板（１２０）と、
    前記表面上に位置決めされ、第１の側壁（１７０）を含む第１の半導体チップ（１１０）と、
    前記第１の半導体チップと前記表面との間に位置決めされているアンダーフィル（１５５）であって、前記第１の側壁から離れる方向に向き、且つ、前記第１の側壁と実質的に平行な第２の側壁（１７５）を有する隅肉（１６５）を含むアンダーフィル（１５５）と、
    前記表面上に位置決めされ、前記第２の側壁に面する第３の側壁（１９０）を含む第２の半導体チップ（１１５）と、
    を備える装置。
  21. 表面（２１５）を含む基板（１２０）と、
    前記表面上に位置決めされ、第１の側壁（１７０）を含む第１の半導体チップ（１１０）と、
    前記第１の側壁から離れる方向に向き、且つ、前記第１の側壁に実質的に平行な第２の側壁（１９０）を有する隅肉（１６５）を含み、前記第１の半導体チップと前記表面との間に位置決めされているアンダーフィル（１５５）であって、前記第１の側壁に対向して位置決めされる第２の側壁（２００）を含む取外し可能なカバー（１９５、１９５’、１９５’’）を前記基板の前記表面上に設置し、前記第１の半導体チップと、前記第２の側壁が前記第１のアンダーフィルの流れに対する障壁を提供する前記表面との間に設置されることによって位置決めされるアンダーフィルと、
    前記表面上に位置決めされ、前記第２の側壁に面する第３の側壁（１９０）を含む第２の半導体チップ（１１５）と、
    を備える装置。
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