JP2013516058A - 電子デバイスの製造方法および該方法により製造された電子デバイス - Google Patents

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Abstract

ＧａＡｓ半導体基板（ＨＳ）を備えた電子デバイスにおいて、基板前面には半導体素子（ＢＥ）が、基板背面には多層の背面金属化部（ＲＭ）が設けられている。このような電子デバイスのために、背面金属化部の有利な積層体構造が提案される。たとえば背面金属化部は固着層としてＡｕ層を有している。

Description

本発明は、電子デバイスの製造方法および該方法により製造された電子デバイスに関する。半導体基板上に少なくとも１つの半導体素子を備えた電子デバイスの場合、半導体素子において動作中に生じる損失熱を排出しなければならない。このことはとりわけ、高周波パワーデバイスにとって重要である。少なくとも１つの素子もしくは通例は複数の素子を含むモノリシック集積回路が、基板前面に形成されており、損失熱が基板を通りその背面を介してヒートシンクに排出され、たとえばデバイスケーシング表面を介して放出される。基板は、基板背面から基板前面まで貫通する開口部いわゆるビアホールを有していることが多く、この開口部は、平坦な背面金属化部から基板前面上の導体面に至る導電性のスルーホールとして用いられる。
一般に基板裏面にはビアホールも含めて、金（Ａｕ）から成る導電層が堆積され、その際、Ａｕ導電層を半導体基板表面と固定的に接続するために通常、接着促進層が設けられる。この接着促進層はたとえば、ポリッシングされた基板表面に対してはＧｅを含むようにすることができるし、ごく大雑把に研磨された基板表面にはＴｉ，Ｔａ，Ｗ，ＰｄまたはＣｒを含むようにすることができ、基板表面上にＡｕ導電層が有利には電気めっきにより析出される。Ｔｉは、基板背面の表面が粗く研磨されているだけの場合には殊に、半導体材料に対し良好な機械的定着を行う接着促進剤として用いられる。ビアホールの形成において破損耐性ならびにフォトリソグラフィに関する特性が改善されるため、微細に研磨された表面が有利であるが、このような表面であると良好な機械的定着は得られない。したがってＧａＡｓ基板背面の、有利には微細に研磨された表面に対しては一般に、基板背面とビアホール中に接着促進層としてＧｅが堆積される。接着促進層上にはＡｕが堆積され、その際に一般的には、第１の薄い金層がスパッタリングされ、この金層の上に電気めっきにより、いっそう厚いＡｕ層が熱伝導性と導電性の高い導電層として形成される。背面金属化部の、基板とは反対側の表面にはヒートシンクがはんだ付けされており、その際、はんだとして一般に共融混合物のＡｕＳｎ4合金が用いられ、たとえばこれは薄いプリフォームシートの形態で用いられる。基板もしくはプリフォームシートと向き合った側のヒートシンク表面も、一般的にはＡｕ表面である。基板とヒートシンクのはんだ接合では殊に基板の側において、熱伝導を損なう空洞が発生しやすい。はんだ接合における欠陥の発生を少なく抑える目的で、はんだ付けプロセスのパラメータは、時間と温度に従い狭い許容範囲で遵守されなければならない。
公知の方法に従いＧａＡｓ基板上に形成されたデバイスは、とりわけかなり大きい電力によって高周波で駆動される素子の機能に関して、劣化や故障が繰り返し発生している。
Varmazis等による会議の寄稿論文"How to Process the Backside of GaAs Wafers", Semiconductor International, 1. Dec. 2001には、スルーホールコンタクトによる半導体基板の背面金属化の問題点ならびに方法が論じられている。溶融したＡｕＳｎはんだによりスルーホールを充填すると機械的な応力が生じるが、このことを回避するために以下のことが提案される。すなわち、背面金属化部のＡｕ層表面をＴｉ，ＮｉまたはＣｒから成る付加的な層によって覆い、ホトマスクおよびエッチングプロセスを用いることでこの付加的な層を、スルーホールコンタクト以外、背面金属化部の平坦な面において取り除いて、Ａｕ層のＡｕ表面を再び露出させるのである。ホトマスクの除去後、付加的な層によって、酸化されＡｕＳｎはんだによっても湿りにくい表面がスルーホール内に形成される。
本発明の課題は、たとえば大部分がＡｕ層により形成された背面金属化部を備えたＧａＡｓ基板上に電子デバイスを製造する方法、ならびにこの方法により製造される電子デバイスを提供することにある。
本発明による解決手段は、独立請求項に記載されている。従属請求項には、本発明の有利な実施形態ならびに発展形態が示されている。
本発明の基礎を成す着想は、従来のデバイスにおいて発生する欠陥は、基板背面の半導体材料上にじかに堆積される固着金属と少なからぬ範囲で関連している、という点にある。たとえば固着金属層としてＧｅを用いると、基板材料への良好な拡散ゆえに、表面がポリッシングないしは微細に研磨された基板材料上できわめて良好に固着が行われることになるが、その反面、Ｇｅの強い拡散によって、背面金属化部の次に続く層との界面において障害も引き起こされ、しかもこのことで基板とは反対側の背面金属化部表面において、ヒートシンクとの接合に用いられるはんだによる湿潤が劣化してしまう可能性がある。このような作用によって殊に、基板前面上に配置された素子の損失熱の伝導が劣化してしまうおそれがある。さらにＧｅは、基板前面において殊にスルーホール周縁のところで、基板材料を通って活性素子に向かって遷移し、素子特性の劣化を引き起こすおそれがあることも判明している。
発明の詳細な説明ならびに特許請求の範囲において明示的に挙げられている化学元素すなわちガリウムＧａ、ヒ素Ａｓ、チタンＴｉ、金Ａｕ、ゲルマニウムＧｅ、窒素Ｎ、タンタルＴａ、タングステンＷ、パラジウムＰｄ、クロムＣｒおよびその他の元素は、それぞれ化学的に一般に用いられているそれらの略語によって記載される。
本発明のように基板背面の半導体金属上にじかに堆積される固着層の材料としてＡｕを用いることによって、驚くべきことに、高い信頼性を伴って基板との定着を行いながら既述の問題点が解消される。有利には基板背面はＡｕ固着層を堆積する前に、４ｎｍよりも小さな平均凹凸となるようポリッシングされる。この場合、第１のＡｕ層から基板材料へＡｕが拡散され、このことは滑らかな基板表面において良好に固着させるために殊に有利である。第１のＡｕ層の厚さは、有利には少なくとも２５ｎｍであり、たとえば少なくとも３５ｎｍである。ただし拡散はＧｅの拡散よりも著しく弱いので、素子の劣化は発生しない。同時にＧａも、半導体材料から第１のＡｕ層へ拡散する。
Ａｕから半導体材料への、およびＧａから第１のＡｕ層への相互の拡散を制限するために有利であるのは、第１のＡｕ層の厚さを最大で１００ｎｍに制限することであり、殊に最大で７５ｎｍに制限することである。第１のＡｕ層１の有利な厚さは、約５０ｎｍ付近である。基板を通るスルーホール内に、それ自体慣用的なやり方で背面金属化部が同様に堆積されており、その際に有利であるのは、スルーホール壁部における少なくとも第１のＡｕ層の層厚が、基板背面における層厚よりも薄いことである。
特に有利な１つの実施形態によれば、第１のＡｕ層とＡｕ導電層との間に、有利には第１のＡｕ層の上に直接、拡散バリア層が堆積されている。この拡散バリア層によって、第１のＡｕ層の層厚を制限することにより基板材料へ内方拡散するＡｕの量が制限される一方、たとえば基板材料から第１のＡｕ層を通って遷移するＧａの拡散が進むのが阻止される。したがって拡散バリア層の材料は、拡散バリア層の材料中のＧａの拡散係数が第１のＡｕ層におけるものよりも小さくなるように選定される。有利には拡散バリア層は基本成分としてＴｉを含み、Ｇａの拡散を更に低減するために有利には、ＴｉにＮを混ぜることができる。
拡散バリア層は有利には、基板を通るスルーホールの側縁にも堆積され、このような拡散層は有利には前面近くの領域で、活性的な半導体領域への背面金属化部および／またははんだ材料の原子の拡散に対するバリアとして作用する。
有利には拡散層とＡｕ導電層との間において、殊に拡散層の上に直接、Ａｕ導電層の電気めっき析出のためのスタート材料として、第２のＡｕ層がたとえばスパッタリングにより形成される。スパッタリングにより形成されるＡｕ層の特性は、電気めっきにより析出されたＡｕ層とは、たとえば他の金属の拡散係数の点で異なる。有利な実施形態によれば拡散バリア層を、層平面に対し垂直な方向で組成が変化するように構成することができる。その際に有利には、第１のＡｕ層に対する界面の領域において、および／または第２のＡｕ層に対する界面の領域において、拡散バリア層はＴｉから成り、中央の層領域では、Ｇａに対する拡散係数がいっそう強く抑えられた材料としてＴｉＮが用いられる。Ａｕ導電層の、基板とは反対側の面上に、背面金属化部の一部としてさらに別の層を堆積させることができる。
次に、有利な実施例に基づき本発明について詳しく説明する。
本発明によるデバイスの断面図 背面金属化部の層構造を示す図
図１には、半導体アセンブリとケーシング面とがはんだ接合を介して組み立てられる様子が示されている。半導体基板ＨＳは、図１の上方の向きを指すその前面において、１つの半導体素子ＢＥ一般には複数の半導体素子ＢＥと金属導体路ＬＢを担持している。半導体基板ＨＳの、前面とは反対側に位置する背面には、背面金属化部ＲＭが設けられている。基板を貫通してスルーホールＤＫが空けられていて、このスルーホールの壁にも同様に金属化部ＲＭが被層されており、これによって基板前面上の導体路ＬＢとのスルーコンタクトを形成することができる。
図示の典型的な実施例の場合、電子デバイスＥＢは、ヒートシンクたとえばケーシングＧＥとの良好な熱伝導接続が行われるように構成されている。そのためにケーシングに金属層ＧＭが設けられており、電子デバイスの背面金属化部ＲＭをこの金属層ＧＭと、たとえば薄いシートの形態のはんだによって、はんだ付けすることができる。
この場合、背面金属化部は、基板背面に沿って延在しスルーホールＤＫを介して導体路ＬＢへ至る電気的導体の機能と、動作中に半導体素子ＢＥに生じる損失熱をヒートシンクとしてのケーシングＧＥへ導く熱伝導の機能とを果たす。電気的な機能に関しては、膜抵抗が僅かであることが重要であり、熱伝導の機能に関しては、熱伝導性が良好であることのほか、基板とケーシングＧＥとの間の種々の層の良好な結合が殊に重要であり、たとえば基板と背面金属化部ならびに背面金属化部とはんだ層との良好な結合が殊に重要である。
基板背面のＧａＡｓ半導体材料とじかに接触する固着層としてゲルマニウムを使用すれば、通常、基板と背面金属化部との間で熱伝導性の良好な接触が保証される。ただしＧＥは、背面金属化部とはんだ層との間の熱伝導を妨げる原因となる可能性があること、基板前面上の素子の特性を劣化させる原因となる可能性があること、が判明している。
図２には、本発明による背面金属化部の構造が描かれており、これは複数の層が合わさって形成されている。基板背面は、有利には平均凹凸が４ｍｍよりも小さい僅かな粗面度までポリッシングされる。半導体基板ＨＳの背面には、固着層として第１のＡｕ層１がスパッタリングされる。第１のＡｕ層１上に拡散バリア層２がスパッタリングされ、さらにその上に第２のＡｕ層３がスパッタリングされる。拡散バリア層２は、第１のＡｕ層１に対する界面の領域２ａと、第２のＡｕ層３に対する界面の領域２ｃにおいて、有利にはＴｉから成る。拡散バリア層の中央に位置する層領域２ｂにおいては、拡散バリア層は有利にはＴｉＮである。
ＧａＡｓ中のＡｕの拡散係数はＧｅの拡散係数よりも小さいが、基板背面のポリッシングされた表面上に第１のＡｕ層を実質的に平面的に延在させて良好な定着が保証される程度には十分大きい。これにより、基板から固着層へのきわめて良好な熱伝導が保証される。Ｔｉ固着層に関して、基板背面と固着層の幾何学的形状の噛み合いによる機械的な固着が一般的であるが、このような固着は不要である。拡散バリア層２の多層構造によって、領域２ａ，２ｃのＴｉと隣り合うＡｕスパッタリング層との信頼性のある堅牢な接合が保証される一方、中央の層領域として設けられたＴｉＮが、半導体基板ＨＳから成るＧａのためのきわめて効果的な拡散バリアを成す。第２のＡｕ層３は、Ａｕ導電層４を電気めっきにより析出するためのスタート金属として用いられる。Ａｕ導電層の厚さは背面金属化部全体の厚さの少なくとも５０％を成す。電気めっきにより析出された厚いＡｕ導電層４の上に最終層５を設けることができる。この層は、はんだと向き合う金属化部表面に形成され、これも複数の部分層から成る積層体として形成することができ、たとえば同様にスパッタリングされたＡｕ層を含むことができる。
拡散バリア層２によって有利にはＡｕの蓄積が制限される。このようなＡｕの蓄積は、半導体基板ＨＳへの拡散のための、および半導体基板からＧａを受け取るための、第１のＡｕ層において生じるものであり、したがって第１のＡｕ層と半導体基板との間の拡散プロセスを、定着に必要とされる程度に制限することができる。ＧａＡｓへのＴｉの拡散係数は著しく小さいので、領域２ａから第１のＡｕ層１を通って半導体基板ＨＳへ至る拡散は重要ではない。拡散バリア層たとえば中央領域によって、Ａｕ導電層４の方向へのＧａの遷移が効果的に阻止される。Ａｕ導電層においては、Ｇａによって膜抵抗が高められる可能性があるし、基板とは反対側の背面金属化部全体の表面へのＧａの拡散が生じる可能性もあり、そこにおいてはんだプロセスに際してはんだによる湿潤を妨げるおそれがある。
第１のＡｕ層１の厚さは、有利には半導体基板の背面において少なくとも２５ｎｍであり、たとえば少なくとも３５ｎｍ、最大１００ｎｍであって、殊に最大７５ｎｍである。有利には、第１のＡｕ層１の厚さは約５０ｎｍである。
拡散バリア層の厚さは、有利には第１のＡｕ層の厚さよりも厚く、有利には１００ｎｍ〜４００ｎｍたとえば１５０ｎｍ〜３００ｎｍにある。拡散バリア層を多層構造にした場合、各領域２ａ，２ｃの厚さは有利には５ｎｍ〜３０ｎｍである。Ａｕ導電層４を電気めっきにより析出するためのスタート金属として用いられる第２のＡｕ導電層３の層厚は、有利には５０ｎｍ〜５００ｎｍの範囲にある。Ａｕ導電層４の層厚は上述の層厚の数１０倍であり、一般的には２０００ｎｍ〜５０００ｎｍの範囲にある。最後の層または積層体５の層厚は、有利には２００ｎｍ〜４００ｎｍにある。
背面金属化部の層１〜５から成る積層体は、有利にはスルーホールＤＫの側壁における金属化部としても設けられている。有利にはスルーホールにおいては、少なくとも第１のＡｕ層１の層厚は基板背面における層厚よりも薄く、殊に基板前面領域におけるスルーホールの側壁において、平坦な基板背面における第１のＡｕ層１の層厚の５０％よりも厚くない。これにより、場合によっては危険なほど素子ＢＥの近くで半導体材料に拡散するＡｕの量がいっそう低減され、したがって金の内方拡散により素子が劣化する危険がいっそう少なくなる。半導体基板における固着層の定着に対する要求は、この領域では半導体基板背面上よりも厳しくない。なぜならば基板前面近くのこの領域は、損失熱の伝導に関してはそれほど重要ではないからである。拡散バリア層によって、スルーホール内殊に基板前面近くにおいて、あとから設けられる背面金属化部の層からの原子の拡散が、あるいは場合によっては活性素子に向かう方向でスルーホール中に到達したはんだ材料からの原子の拡散が、低減または阻止される。
拡散バリア層のためにＴｉが基本成分として有利であるが、ただし一般的には、隣接するＡｕ層に対し良好な接合特性を有し、この拡散バリア層におけるＧａの拡散係数が低く、かつＧａＡｓにおける拡散バリア層材料の拡散係数が低い他の材料を使用することもできる。殊に適しているのはすべての耐熱金属であり、ここで耐熱金属とは場合によっては広い意味でやはり耐熱金属と呼ばれ高温で融解する、周期表の第４、第５および第６副族の卑金属ならびにレニウムすなわちＴｉ，Ｖ，Ｃｒ，Ｚｒ，Ｎｂ，Ｍｏ，Ｈｆ，Ｔａ，Ｗ，Ｒｅのことであるとし、さらにこれらとＮとの化合物であるとする。
これまで述べてきた事項および請求項に記載した特徴ならびに図面から読み取れる特徴は、それぞれ単独でも、あるいは様々な組み合わせとしても、有利に実現することができる。なお、本発明は、これまで説明してきた実施例に限定されるものではなく、当業者の能力の範囲で多種多様に変更を加えることができる。

Claims (24)

  1. ＧａＡｓ基板（ＨＳ）の前面上に少なくとも１つの半導体素子（ＢＥ）を備えた電子デバイス（ＥＢ）の製造方法であって、
    前記半導体素子とは反対側の基板背面に、背面金属化部（ＲＭ）が設けられ、
    基板材料の表面に固着層が設けられ、その後、前記背面金属化部の厚さ全体の少なくとも５０％の厚さでＡｕ導電層（４）が堆積される、
    電子デバイス（ＥＢ）の製造方法において、
    前記固着層として第１のＡｕ層（１）を堆積させることを特徴とする、
    電子デバイス（ＥＢ）の製造方法。
  2. 前記第１のＡｕ層（１）を、少なくとも２５ｎｍの層厚たとえば少なくとも３５ｎｍの層厚、最大１００ｎｍの層厚たとえば最大７５ｎｍの層厚で堆積させる、請求項１記載の方法。
  3. 前記第１のＡｕ層（１）の堆積の前に、前記基板（ＨＳ）の背面を平均凹凸が４ｎｍよりも小さくなるようポリッシングする、請求項１または２記載の方法。
  4. 前記第１のＡｕ層（１）と前記Ａｕ導電層（４）との間に拡散バリア層（２）を堆積させる、請求項１から３のいずれか１項記載の方法。
  5. 前記拡散バリア層（２）と前記Ａｕ導電層（４）との間に第２のＡｕ層（３）を堆積させる、請求項４記載の方法。
  6. 前記拡散バリア層（２）は少なくとも、前記第１のＡｕ層に対する界面の領域（２ａ）、および／または前記第２のＡｕ層に対する界面の領域（２ｃ）において、少なくとも１つの耐熱金属から成り、たとえばＴｉから成る、請求項４または５記載の方法。
  7. 前記拡散バリア層（２）は、少なくとも中央層領域（２ｂ）においてＮを含む、請求項４から６のいずれか１項記載の方法。
  8. 前記拡散バリア層（２）を、前記第１のＡｕ層（１）よりも厚い層厚で堆積させる、請求項４から７のいずれか１項記載の方法。
  9. 前記第１のＡｕ層（１）および／または前記拡散バリア層（２）および／または前記第２のＡｕ層（３）をスパッタリングする、請求項１から８のいずれか１項記載の方法。
  10. 前記Ａｕ導電層（４）を電気めっきにより析出する、請求項１から９のいずれか１項記載の方法。
  11. 前記背面金属化部（ＲＭ）を堆積させる前に、前記基板（ＨＳ）を通る少なくとも１つのスルーホール（ＤＫ）を形成し、前記背面金属化部を該スルーホール内にも堆積させる、請求項１から１０のいずれか１項記載の方法。
  12. 少なくとも前記第１のＡｕ層（１）を、前記基板背面における層厚よりも薄い層厚で、前記スルーホール（ＤＫ）内に堆積させる、請求項１１記載の方法。
  13. 基板前面に少なくとも１つの半導体素子（ＢＥ）を有し、基板背面に背面金属化部を有する、ＧａＡｓ半導体基板（ＨＳ）を備えた電子デバイス（ＥＢ）であって、
    前記背面金属化部（ＲＭ）は、前記基板の半導体材料と接触している少なくとも１つの固着層（１）と、該背面金属化部の層厚の少なくとも５０％の厚さを成すＡｕ導電層とを含む、電子デバイス（ＥＢ）において、
    前記固着層は第１のＡｕ層（１）であることを特徴とする電子デバイス（ＥＢ）。
  14. 前記第１のＡｕ層（１）の層厚は、少なくとも２５ｎｍたとえば少なくとも３５ｎｍ、最大１００ｎｍたとえば最大７５ｎｍである、請求項１３記載の電子デバイス。
  15. 前記基板背面は、前記第１のＡｕ層（１）に対する界面において４ｎｍよりも小さい平均凹凸を有する、請求項１３または１４記載の電子デバイス。
  16. 前記第１のＡｕ層（１）と前記Ａｕ導電層（４）との間に拡散バリア層（２）が設けられている、請求項１３から１５のいずれか１項記載の電子デバイス。
  17. 前記拡散バリア層（２）と前記Ａｕ導電層（４）との間に第２のＡｕ層（３）が設けられている、請求項１６記載の電子デバイス。
  18. 前記拡散バリア層（２）は少なくとも、前記第１のＡｕ層（１）に対する界面の領域（２ａ）、または前記第２のＡｕ層（３）に対する界面の領域（２ｃ）において、Ｔｉから成る、請求項１６または１７記載の電子デバイス。
  19. 前記拡散バリア層（２）は、少なくとも中央層領域（２ｂ）においてＮを含み、有利にはＴｉＮから成る、請求項１６から１８のいずれか１項記載の電子デバイス。
  20. 前記拡散バリア層（２）の層厚は、前記第１のＡｕ層（１）の層厚よりも厚い、請求項１６から１９のいずれか１項記載の電子デバイス。
  21. 前記第１のＡｕ層（１）および／または前記拡散バリア層（２）および／または前記第２のＡｕ層（３）はスパッタリング層である、請求項１３から２０のいずれか１項記載の電子デバイス。
  22. 前記Ａｕ導電層（４）は電気めっき層である、請求項１３から２１のいずれか１項記載の電子デバイス。
  23. 前記基板において、該基板の前面と背面との間に少なくとも１つのスルーホール（ＤＫ）が設けられており、前記背面金属化部（ＲＭ）が該少なくとも１つのスルーホール（ＤＫ）の壁にも設けられている、請求項１３から２２のいずれか１項記載の電子デバイス。
  24. 前記スルーホールの壁において少なくとも前記第１のＡｕ層（１）の層厚は、前記基板背面における層厚よりも薄い、請求項２３記載の電子デバイス。
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