JP2013158122A - 電力変換装置、電力変換装置の制御方法、およびハードディスク装置 - Google Patents
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Abstract
【課題】低コスト、高効率な電力変換装置を提供する。
【解決手段】第１のインダクタと、整流アームと、第１、第２のスイッチ回路からなる第１のスイッチアームと、第３のスイッチ回路と第１のキャパシタからなる第２のスイッチアームと、ＬＣ直列回路と、トランスと、前記トランスの二次巻線に接続された整流平滑回路と、前記第１、第２、第３のスイッチ回路をオンオフ制御する制御回路と、を備え、前記整流アームと、前記第１のスイッチアームと、前記第２のスイッチアームと、前記ＬＣ直列回路とが互いに並列に接続され、前記ＬＣ直列回路と前記トランスの一次巻線とが接続され、前記整流アームが前記第１のインダクタを介して交流電源が接続されてなる電力変換装置であって、前記制御回路は、出力電圧を所定の設定値に制御する出力電圧制御回路と、中間電圧を所定の設定値に制御する中間電圧制御回路と、力率改善制御回路とを備える。
【選択図】図１
【解決手段】第１のインダクタと、整流アームと、第１、第２のスイッチ回路からなる第１のスイッチアームと、第３のスイッチ回路と第１のキャパシタからなる第２のスイッチアームと、ＬＣ直列回路と、トランスと、前記トランスの二次巻線に接続された整流平滑回路と、前記第１、第２、第３のスイッチ回路をオンオフ制御する制御回路と、を備え、前記整流アームと、前記第１のスイッチアームと、前記第２のスイッチアームと、前記ＬＣ直列回路とが互いに並列に接続され、前記ＬＣ直列回路と前記トランスの一次巻線とが接続され、前記整流アームが前記第１のインダクタを介して交流電源が接続されてなる電力変換装置であって、前記制御回路は、出力電圧を所定の設定値に制御する出力電圧制御回路と、中間電圧を所定の設定値に制御する中間電圧制御回路と、力率改善制御回路とを備える。
【選択図】図１
Description
本発明は、交流電源の交流電力を直流電力に変換する電力変換装置、電力変換装置の制御方法、およびそれを用いたハードディスク装置に関するものである。特に電力変換装置を構成する力率改善の動作で得られる直流の中間電圧を設定値に一定に制御し、低コスト、高効率の電力変換装置と、電力変換装置の制御方法、およびそれを用いたハードディスク装置に関するものである。
交流電源の交流電力を直流電力に変換する電力変換装置において、力率改善コンバータと絶縁型ＤＣ‐ＤＣコンバータで構成する２コンバータや、力率改善コンバータと絶縁型ＤＣ‐ＤＣコンバータの動作を統合したワンコンバータ（１コンバータ）の電力変換装置が知られている。特に、２コンバータよりコンバータ段数や構成部品点数が少なく、低コスト化、高効率化に適したワンコンバータの電力変換装置の例として、特許文献１の図９に記載の電力変換装置や特許文献２の図５に記載の電力変換装置がある。
特許文献１においては、図９に示す半導体スイッチング素子Ｑ１〜Ｑ３のうち、Ｑ２とＱ３は、半導体スイッチング素子Ｑ１とは相補の関係で動作する。そして、半導体スイッチング素子Ｑ１〜Ｑ３は、半導体スイッチング素子Ｑ１〜Ｑ３を制御するスイッチング周波数のオンオフ比率を変化させることでコンデンサ（キャパシタ）Ｃ１の端子電圧、即ち中間電圧が設定値に一定となるように制御され、またこれらの半導体スイッチング素子のスイッチング周波数のオンオフ周期を変化させることでコンデンサ（キャパシタ）Ｃ３の端子電圧、即ち出力電圧が設定値に一定となるように制御される技術が開示されている。
また、特許文献２においては、図５に示す半導体スイッチング素子Ｑ１〜Ｑ３の制御電極は、いずれも個別に制御できるようにして、力率改善と出力電圧の制御を行う技術が開示されている。
特許文献１においては、図９に示す半導体スイッチング素子Ｑ１〜Ｑ３のうち、Ｑ２とＱ３は、半導体スイッチング素子Ｑ１とは相補の関係で動作する。そして、半導体スイッチング素子Ｑ１〜Ｑ３は、半導体スイッチング素子Ｑ１〜Ｑ３を制御するスイッチング周波数のオンオフ比率を変化させることでコンデンサ（キャパシタ）Ｃ１の端子電圧、即ち中間電圧が設定値に一定となるように制御され、またこれらの半導体スイッチング素子のスイッチング周波数のオンオフ周期を変化させることでコンデンサ（キャパシタ）Ｃ３の端子電圧、即ち出力電圧が設定値に一定となるように制御される技術が開示されている。
また、特許文献２においては、図５に示す半導体スイッチング素子Ｑ１〜Ｑ３の制御電極は、いずれも個別に制御できるようにして、力率改善と出力電圧の制御を行う技術が開示されている。
しかしながら、特許文献１に開示された技術における制御方法は、中間電圧が設定値に一定に制御されるが、扱う電力が大きくなる大電流負荷の場合には、扱う周波数が低周波側に広がるので、使用構成部品の形状、特にコア形状が大きくなり、小型化を損ね、コスト高になる畏れがある。また、力率改善に不連続モードを採用しているので、定格負荷時に損失が大きくなるという問題を有している。
また、特許文献２に開示された技術における制御方法は、不連続モードの定格負荷時の損失を削減するため、力率改善に連続モードを採用しているが、コンデンサＣ１の端子電圧、即ち中間電圧を設定値に一定に制御していないので、中間電圧が変動し、軽負荷時には上昇し、高耐圧のコンデンサが必要になる問題を有している。このため、コストが上昇する問題が発生する。また、交流電源電圧のゼロ近傍で、交流電源電圧の変化に応じた入力電流波形が得られないので、力率が向上しないという問題も有している。
また、特許文献２に開示された技術における制御方法は、不連続モードの定格負荷時の損失を削減するため、力率改善に連続モードを採用しているが、コンデンサＣ１の端子電圧、即ち中間電圧を設定値に一定に制御していないので、中間電圧が変動し、軽負荷時には上昇し、高耐圧のコンデンサが必要になる問題を有している。このため、コストが上昇する問題が発生する。また、交流電源電圧のゼロ近傍で、交流電源電圧の変化に応じた入力電流波形が得られないので、力率が向上しないという問題も有している。
本発明は前記課題に鑑みてなされたものであり、低コスト、高効率な電力変換装置を提供することを目的とする。
前記の課題を解決して、本発明の目的を達成するために、以下のように構成した。
即ち、本発明の電力変換装置は、第１のインダクタと、第１のダイオードと第２のダイオードを順極性に直列接続してなる整流アームと、半導体スイッチング素子とダイオードを逆並列に接続してなる第１のスイッチ回路と第２のスイッチ回路を直列接続してなる第１のスイッチアームと、半導体スイッチング素子とダイオードを逆並列に接続してなる第３のスイッチ回路と第１のキャパシタを直列接続してなる第２のスイッチアームと、直列に接続された第２のインダクタと第２のキャパシタとを有するＬＣ直列回路と、一次巻線と二次巻線とを有するトランスと、前記トランスの二次巻線に接続された整流平滑回路と、前記第１、第２、第３のスイッチ回路をＰＷＭ信号に基づいてオンオフ制御する制御回路と、を備え、前記整流アームと、前記第１のスイッチアームと、前記第２のスイッチアームと、前記ＬＣ直列回路とが互いに並列に接続され、前記ＬＣ直列回路の第２のインダクタと第２のキャパシタと前記トランスの一次巻線とが直列に接続され、前記整流アームの前記第１のダイオードと前記第２のダイオードの接続点と、前記第１のスイッチアームの前記第１と第２のスイッチ回路の接続点との間に前記第１のインダクタを介して交流電源が接続されてなる電力変換装置であって、さらに、前記制御回路は、前記整流平滑回路の出力電圧を所定の設定値に制御するため、前記出力電圧の検出情報を用いて、前記第１と第２のスイッチ回路の少なくとも一方のスイッチ回路と第３のスイッチ回路をオンオフ制御する出力電圧制御回路と、前記第１のキャパシタの端子電圧と前記整流平滑回路の出力電流の検出情報を用いて、中間電圧を所定の設定値に制御する中間電圧制御回路と、前記交流電源の入力電流と前記整流平滑回路の出力電圧の検出情報、および前記中間電圧制御回路の出力制御信号を用いて、前記第１と第２のスイッチ回路の少なくとも残りの他方のスイッチ回路をオンオフ制御する力率改善制御回路と、を備えることを特徴とする。
また、その他の手段は、発明を実施するための形態のなかで説明する。
即ち、本発明の電力変換装置は、第１のインダクタと、第１のダイオードと第２のダイオードを順極性に直列接続してなる整流アームと、半導体スイッチング素子とダイオードを逆並列に接続してなる第１のスイッチ回路と第２のスイッチ回路を直列接続してなる第１のスイッチアームと、半導体スイッチング素子とダイオードを逆並列に接続してなる第３のスイッチ回路と第１のキャパシタを直列接続してなる第２のスイッチアームと、直列に接続された第２のインダクタと第２のキャパシタとを有するＬＣ直列回路と、一次巻線と二次巻線とを有するトランスと、前記トランスの二次巻線に接続された整流平滑回路と、前記第１、第２、第３のスイッチ回路をＰＷＭ信号に基づいてオンオフ制御する制御回路と、を備え、前記整流アームと、前記第１のスイッチアームと、前記第２のスイッチアームと、前記ＬＣ直列回路とが互いに並列に接続され、前記ＬＣ直列回路の第２のインダクタと第２のキャパシタと前記トランスの一次巻線とが直列に接続され、前記整流アームの前記第１のダイオードと前記第２のダイオードの接続点と、前記第１のスイッチアームの前記第１と第２のスイッチ回路の接続点との間に前記第１のインダクタを介して交流電源が接続されてなる電力変換装置であって、さらに、前記制御回路は、前記整流平滑回路の出力電圧を所定の設定値に制御するため、前記出力電圧の検出情報を用いて、前記第１と第２のスイッチ回路の少なくとも一方のスイッチ回路と第３のスイッチ回路をオンオフ制御する出力電圧制御回路と、前記第１のキャパシタの端子電圧と前記整流平滑回路の出力電流の検出情報を用いて、中間電圧を所定の設定値に制御する中間電圧制御回路と、前記交流電源の入力電流と前記整流平滑回路の出力電圧の検出情報、および前記中間電圧制御回路の出力制御信号を用いて、前記第１と第２のスイッチ回路の少なくとも残りの他方のスイッチ回路をオンオフ制御する力率改善制御回路と、を備えることを特徴とする。
また、その他の手段は、発明を実施するための形態のなかで説明する。
以上、本発明によれば、低コスト、高効率な電力変換装置を提供することができる。
以下、本発明の電力変換装置の実施の形態について説明する。
本実施形態は負荷に依存せず中間電圧を設定値に一定に制御し、低コスト、高効率なワンコンバータの電力変換装置を提供することを目的に構成したものである。
なお、以下においては、主として電力変換装置の構成、動作の説明であるが、電力変換装置の制御方法の説明も兼ねる。
本実施形態は負荷に依存せず中間電圧を設定値に一定に制御し、低コスト、高効率なワンコンバータの電力変換装置を提供することを目的に構成したものである。
なお、以下においては、主として電力変換装置の構成、動作の説明であるが、電力変換装置の制御方法の説明も兼ねる。
（第１実施形態）
本発明の電力変換装置の第１実施形態を図１〜図４を参照して説明する。
図１は、本発明の電力変換装置の第１実施形態の回路構成を示す図である。
本発明の電力変換装置の第１実施形態を図１〜図４を参照して説明する。
図１は、本発明の電力変換装置の第１実施形態の回路構成を示す図である。
＜電力変換装置の主回路＞
まず、電力変換装置の主回路から説明する。
図１において、交流電源ＡＣの交流電力を整流する整流アームは、ダイオードＤ１１とダイオードＤ１２を順極性に直列接続して形成されている。
第１のスイッチアームは、Ｎ型ＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor）からなる半導体のスイッチング素子Ｑ１、Ｑ２とダイオードＤ１、Ｄ２をそれぞれ逆並列に接続してなる第１と第２のスイッチ回路が、ダイオードＤ１、Ｄ２を互いに順極性にして直列接続して形成されている。
なお、ダイオードＤ１、Ｄ２は、Ｎ型ＭＯＳＦＥＴからなる半導体のスイッチング素子Ｑ１、Ｑ２には寄生ダイオードとして構造上、存在する。したがって、単にスイッチング素子Ｑ１、Ｑ２と表記した場合においても逆並列に接続されたダイオードＤ１、Ｄ２が含まれている場合がある。また、ＭＯＳＦＥＴ以外のスイッチング素子を用いる場合には、外付けの素子として付加し接続する場合もある。
まず、電力変換装置の主回路から説明する。
図１において、交流電源ＡＣの交流電力を整流する整流アームは、ダイオードＤ１１とダイオードＤ１２を順極性に直列接続して形成されている。
第１のスイッチアームは、Ｎ型ＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor）からなる半導体のスイッチング素子Ｑ１、Ｑ２とダイオードＤ１、Ｄ２をそれぞれ逆並列に接続してなる第１と第２のスイッチ回路が、ダイオードＤ１、Ｄ２を互いに順極性にして直列接続して形成されている。
なお、ダイオードＤ１、Ｄ２は、Ｎ型ＭＯＳＦＥＴからなる半導体のスイッチング素子Ｑ１、Ｑ２には寄生ダイオードとして構造上、存在する。したがって、単にスイッチング素子Ｑ１、Ｑ２と表記した場合においても逆並列に接続されたダイオードＤ１、Ｄ２が含まれている場合がある。また、ＭＯＳＦＥＴ以外のスイッチング素子を用いる場合には、外付けの素子として付加し接続する場合もある。
第２のスイッチアームは、Ｎ型ＭＯＳＦＥＴからなる半導体のスイッチング素子Ｑ３とダイオードＤ３を逆並列に接続してなる第３のスイッチ回路にキャパシタＣ１が直列接続されて形成されている。
前記整流アームと第１および第２のスイッチアームは、互いに並列に接続されている。第１と第２のスイッチアームに含まれるスイッチング素子Ｑ１〜Ｑ３とダイオードＤ１〜Ｄ３とにより、主スイッチ回路部１０が形成されている。なお、スイッチング素子Ｑ１〜Ｑ３の制御の仕方については、後述する。
整流アームのダイオードＤ１１とダイオードＤ１２との接続点と、第１のスイッチアームのスイッチング素子Ｑ１、Ｑ２の接続点との間に、インダクタＬ１を介して交流電源ＡＣが接続されている。なお、インダクタＬ１は、整流アームによる整流によって生ずる正弦波形の歪みの軽減（力率改善）とスイッチング素子Ｑ１〜Ｑ３による力率改善動作の際の昇圧動作に寄与する。
前記整流アームと第１および第２のスイッチアームは、互いに並列に接続されている。第１と第２のスイッチアームに含まれるスイッチング素子Ｑ１〜Ｑ３とダイオードＤ１〜Ｄ３とにより、主スイッチ回路部１０が形成されている。なお、スイッチング素子Ｑ１〜Ｑ３の制御の仕方については、後述する。
整流アームのダイオードＤ１１とダイオードＤ１２との接続点と、第１のスイッチアームのスイッチング素子Ｑ１、Ｑ２の接続点との間に、インダクタＬ１を介して交流電源ＡＣが接続されている。なお、インダクタＬ１は、整流アームによる整流によって生ずる正弦波形の歪みの軽減（力率改善）とスイッチング素子Ｑ１〜Ｑ３による力率改善動作の際の昇圧動作に寄与する。
また、第１のスイッチアームには、インダクタＬ２とトランスＴ１の一次巻線Ｎ１とキャパシタＣ２の直列回路が並列に接続されている。
トランスＴ１には、一次巻線Ｎ１と電磁結合している二次巻線Ｎ２が設けられている。そして、二次巻線Ｎ２には、ダイオードＤ５とダイオードＤ６のアノード電極同士を接続してなる直列回路と、インダクタＬ３とインダクタＬ４の直列回路とが、並列に接続されている。
さらに、インダクタＬ３とインダクタＬ４の接続点と、ダイオードＤ５とダイオードＤ６の接続点との間に、キャパシタＣ３と負荷ＲＬがそれぞれ並列に接続されている。
このようにして、トランスＴ１の二次側において、前述したダイオードＤ５、Ｄ６、インダクタＬ３、Ｌ４、キャパシタＣ３によって、カレントダブラ回路が形成されている。
トランスＴ１には、一次巻線Ｎ１と電磁結合している二次巻線Ｎ２が設けられている。そして、二次巻線Ｎ２には、ダイオードＤ５とダイオードＤ６のアノード電極同士を接続してなる直列回路と、インダクタＬ３とインダクタＬ４の直列回路とが、並列に接続されている。
さらに、インダクタＬ３とインダクタＬ４の接続点と、ダイオードＤ５とダイオードＤ６の接続点との間に、キャパシタＣ３と負荷ＲＬがそれぞれ並列に接続されている。
このようにして、トランスＴ１の二次側において、前述したダイオードＤ５、Ｄ６、インダクタＬ３、Ｌ４、キャパシタＣ３によって、カレントダブラ回路が形成されている。
以上の構成により、交流電源ＡＣの交流電力は、インダクタＬ１と、ダイオードＤ１１とダイオードＤ１２による整流アームと、スイッチング素子Ｑ１〜Ｑ３とダイオードＤ１〜Ｄ３を含む主スイッチ回路部１０と、キャパシタＣ１によって、直流電力に変換される。なお、交流電力の周波数と電圧は、主スイッチ回路部１０によって制御される。
次に、スイッチング素子Ｑ１〜Ｑ３とダイオードＤ１〜Ｄ３を含む主スイッチ回路部１０と、キャパシタＣ１、Ｃ２、インダクタＬ２、一次巻線Ｎ１によって、前記直流電力を交流電力に再び変換する。
これにより、インダクタＬ２とキャパシタＣ２によるＬＣ直列回路（一次巻線Ｎ１のインダクタンスも含まれる）によって交流成分が抽出され、この交流成分がトランスＴ１の一次巻線Ｎ１に加えられる。
また、トランスＴ１の一次巻線Ｎ１と、電磁結合している二次巻線Ｎ２とによって、トランスＴ１の一次側の交流電力がトランスＴ１の二次側の交流電力に変換、伝達される。なお、このときの二次側と一次側の交流電圧の関係は、二次巻線Ｎ２と一次巻線Ｎ１のそれぞれの巻数比（Ｎ２／Ｎ１）に概ね比例する。
トランスＴ１の二次側の交流電力は、ダイオードＤ５、Ｄ６と、キャパシタＣ３、インダクタＬ３、Ｌ４とによる整流平滑回路によって、再度、直流電力に変換される。
以上によって、ＡＣ／ＤＣの変換を行う電力変換装置の主回路が構成されている。
次に、スイッチング素子Ｑ１〜Ｑ３とダイオードＤ１〜Ｄ３を含む主スイッチ回路部１０と、キャパシタＣ１、Ｃ２、インダクタＬ２、一次巻線Ｎ１によって、前記直流電力を交流電力に再び変換する。
これにより、インダクタＬ２とキャパシタＣ２によるＬＣ直列回路（一次巻線Ｎ１のインダクタンスも含まれる）によって交流成分が抽出され、この交流成分がトランスＴ１の一次巻線Ｎ１に加えられる。
また、トランスＴ１の一次巻線Ｎ１と、電磁結合している二次巻線Ｎ２とによって、トランスＴ１の一次側の交流電力がトランスＴ１の二次側の交流電力に変換、伝達される。なお、このときの二次側と一次側の交流電圧の関係は、二次巻線Ｎ２と一次巻線Ｎ１のそれぞれの巻数比（Ｎ２／Ｎ１）に概ね比例する。
トランスＴ１の二次側の交流電力は、ダイオードＤ５、Ｄ６と、キャパシタＣ３、インダクタＬ３、Ｌ４とによる整流平滑回路によって、再度、直流電力に変換される。
以上によって、ＡＣ／ＤＣの変換を行う電力変換装置の主回路が構成されている。
なお、スイッチング素子Ｑ１〜Ｑ３とダイオードＤ１〜Ｄ３を含む主スイッチ回路部１０とキャパシタＣ１とインダクタＬ１は、整流アームが整流を行う際に発生する高調波による交流電源ＡＣへの力率の低下を改善する力率改善コンバータの役目も果たしている。
また、スイッチング素子Ｑ１〜Ｑ３とダイオードＤ１〜Ｄ３を含む主スイッチ回路部１０は、キャパシタＣ１に蓄積した直流電力をトランスＴ１の二次側のキャパシタＣ３における直流電力を発生するまでのＤＣ／ＤＣコンバータの一部の回路でもある。
つまり、主スイッチ回路部１０は、力率改善コンバータの一部の回路であり、またＤＣ／ＤＣコンバータの一部の回路でもある。したがって、主スイッチ回路部１０は共用されているので、力率改善コンバータとＤＣ／ＤＣコンバータの明確な境界がない。よって図１の電力変換装置は、ワンコンバータ（１コンバータ）に分類される回路方式である。
以上が電力変換装置の主回路の構成であり、電力変換装置を制御する制御回路の構成については、次に述べる。
また、スイッチング素子Ｑ１〜Ｑ３とダイオードＤ１〜Ｄ３を含む主スイッチ回路部１０は、キャパシタＣ１に蓄積した直流電力をトランスＴ１の二次側のキャパシタＣ３における直流電力を発生するまでのＤＣ／ＤＣコンバータの一部の回路でもある。
つまり、主スイッチ回路部１０は、力率改善コンバータの一部の回路であり、またＤＣ／ＤＣコンバータの一部の回路でもある。したがって、主スイッチ回路部１０は共用されているので、力率改善コンバータとＤＣ／ＤＣコンバータの明確な境界がない。よって図１の電力変換装置は、ワンコンバータ（１コンバータ）に分類される回路方式である。
以上が電力変換装置の主回路の構成であり、電力変換装置を制御する制御回路の構成については、次に述べる。
＜電力変換装置の制御回路＞
主スイッチ回路部１０の各スイッチング素子Ｑ１〜Ｑ３のオンオフ（ＯＮ／ＯＦＦ）制御は、ドライブ回路７５を介して行われる。
ドライブ回路７５には、スイッチング素子Ｑ１〜Ｑ３をＰＷＭ制御（Pulse Width Modulation、パルス幅制御）するＱ１−Ｄｕｔｙ、Ｑ２−Ｄｕｔｙ、Ｑ３−Ｄｕｔｙの各信号をドライブ信号生成回路９７から入力している。
ドライブ信号生成回路９７には、正負判定回路７６と、力率改善制御回路９０のＰＷＭ信号生成回路９４と、出力電圧制御回路９５のＰＷＭ信号生成回路９６とのそれぞれの出力信号を入力している。これらの出力信号に関わる各回路について、次に順に説明する。
なお、ドライブ回路７５とドライブ信号生成回路９７と正負判定回路７６と出力電圧制御回路９５と力率改善制御回路９０と後記する中間電圧制御回路１０１をあわせて制御回路と称するものとする。
主スイッチ回路部１０の各スイッチング素子Ｑ１〜Ｑ３のオンオフ（ＯＮ／ＯＦＦ）制御は、ドライブ回路７５を介して行われる。
ドライブ回路７５には、スイッチング素子Ｑ１〜Ｑ３をＰＷＭ制御（Pulse Width Modulation、パルス幅制御）するＱ１−Ｄｕｔｙ、Ｑ２−Ｄｕｔｙ、Ｑ３−Ｄｕｔｙの各信号をドライブ信号生成回路９７から入力している。
ドライブ信号生成回路９７には、正負判定回路７６と、力率改善制御回路９０のＰＷＭ信号生成回路９４と、出力電圧制御回路９５のＰＷＭ信号生成回路９６とのそれぞれの出力信号を入力している。これらの出力信号に関わる各回路について、次に順に説明する。
なお、ドライブ回路７５とドライブ信号生成回路９７と正負判定回路７６と出力電圧制御回路９５と力率改善制御回路９０と後記する中間電圧制御回路１０１をあわせて制御回路と称するものとする。
《正負判定回路７６》
交流電源ＡＣの入力電圧を検出する入力電圧検出回路７１の出力信号に基づいて正負判定回路７６は、交流電源ＡＣの電圧極性が正の半周期のときは「Ｈ」、負の半周期のときは「Ｌ」の信号を出力する。
交流電源ＡＣの入力電圧を検出する入力電圧検出回路７１の出力信号に基づいて正負判定回路７６は、交流電源ＡＣの電圧極性が正の半周期のときは「Ｈ」、負の半周期のときは「Ｌ」の信号を出力する。
《出力電圧制御回路９５》
キャパシタＣ３の端子電圧、即ち出力電圧を検出する出力電圧検出回路７２により検出された出力電圧検出値と、所定の設定値の出力電圧指令値とが、比較増幅器７７にそれぞれ入力され比較、増幅されて、出力信号として出力電圧偏差Ｖｏｄｕｔｙが生成され、ＰＷＭ信号生成回路９６に入力する。ＰＷＭ信号生成回路９６は、出力電圧偏差ＶｏｄｕｔｙとＰＷＭ搬送波（ＰＷＭ信号生成回路９６内部で発生）とを比較してＰＷＭ信号を生成し、出力する。
以上の比較増幅器７７とＰＷＭ信号生成回路９６の構成が、出力電圧制御回路９５である。
キャパシタＣ３の端子電圧、即ち出力電圧を検出する出力電圧検出回路７２により検出された出力電圧検出値と、所定の設定値の出力電圧指令値とが、比較増幅器７７にそれぞれ入力され比較、増幅されて、出力信号として出力電圧偏差Ｖｏｄｕｔｙが生成され、ＰＷＭ信号生成回路９６に入力する。ＰＷＭ信号生成回路９６は、出力電圧偏差ＶｏｄｕｔｙとＰＷＭ搬送波（ＰＷＭ信号生成回路９６内部で発生）とを比較してＰＷＭ信号を生成し、出力する。
以上の比較増幅器７７とＰＷＭ信号生成回路９６の構成が、出力電圧制御回路９５である。
《力率改善制御回路９０・その１》
力率改善制御回路９０は、絶対値回路９２と係数回路９９と比較増幅器７９と加算器９８、および前記のＰＷＭ信号生成回路９４を備えて構成されている。なお、係数回路９９は図１において、「係数」と表記している。
ここで加算器９８には、中間電圧制御回路１０１に含まれる比較増幅器１０２の出力信号Ｖｄ＿ｂｉａｓが入力しているので、中間電圧制御回路１０１の構成を先に説明する。
力率改善制御回路９０は、絶対値回路９２と係数回路９９と比較増幅器７９と加算器９８、および前記のＰＷＭ信号生成回路９４を備えて構成されている。なお、係数回路９９は図１において、「係数」と表記している。
ここで加算器９８には、中間電圧制御回路１０１に含まれる比較増幅器１０２の出力信号Ｖｄ＿ｂｉａｓが入力しているので、中間電圧制御回路１０１の構成を先に説明する。
《中間電圧制御回路１０１》
負荷ＲＬに流れる出力（負荷）電流を検出する電流センサ８０および出力電流検出回路８１により検出された出力電流検出値は、中間電圧制御回路１０１の指令値補正回路１０４に入力する。
指令値補正回路１０４は、出力電流検出値に基づいて中間電圧指令値を補正するための補正値を生成する。
生成された補正値を、中間電圧指令値とともに加算器１０３に入力して加え、新たな中間電圧指令値Ｖｄ＿ｃｍｐを生成する。
キャパシタＣ１の端子電圧、即ち中間電圧を検出する中間電圧検出回路１００により検出された中間電圧検出値と、新たな中間電圧指令値Ｖｄ＿ｃｍｐとに基づいて中間電圧偏差Ｖｄ＿ｂｉａｓを、比較増幅器１０２が出力信号として生成する。
この指令値補正回路１０４と加算器１０３と比較増幅器１０２の構成が、中間電圧制御回路１０１である。
負荷ＲＬに流れる出力（負荷）電流を検出する電流センサ８０および出力電流検出回路８１により検出された出力電流検出値は、中間電圧制御回路１０１の指令値補正回路１０４に入力する。
指令値補正回路１０４は、出力電流検出値に基づいて中間電圧指令値を補正するための補正値を生成する。
生成された補正値を、中間電圧指令値とともに加算器１０３に入力して加え、新たな中間電圧指令値Ｖｄ＿ｃｍｐを生成する。
キャパシタＣ１の端子電圧、即ち中間電圧を検出する中間電圧検出回路１００により検出された中間電圧検出値と、新たな中間電圧指令値Ｖｄ＿ｃｍｐとに基づいて中間電圧偏差Ｖｄ＿ｂｉａｓを、比較増幅器１０２が出力信号として生成する。
この指令値補正回路１０４と加算器１０３と比較増幅器１０２の構成が、中間電圧制御回路１０１である。
《力率改善制御回路９０・その２》
ふたたび力率改善制御回路９０について説明する。
入力電流を検出する電流センサ７３および入力電流検出回路７４により検出された入力電流検出値を絶対値に変換する絶対値回路９２に入力する。
また、出力電圧制御回路９５の比較増幅器７７により生成された出力電圧偏差Ｖｏｄｕｔｙを係数回路９９に入力し、所定の係数を掛けて入力電流指令値を生成する。なお、出力電圧指令値と入力電流指令値とは密接に連携して指令を出す必要があるので、出力電圧指令値が関係して生成される出力電圧偏差Ｖｏｄｕｔｙを基に係数を掛けて入力電流指令値を生成するのである。
この入力電流指令値と、前述した絶対値に変換された入力電流検出値とを比較増幅器７９に入力する。比較増幅器７９は、それらの差を比較、増幅して、入力電流偏差Ｖｄｄｕｔｙを生成し、その信号を出力する。
ふたたび力率改善制御回路９０について説明する。
入力電流を検出する電流センサ７３および入力電流検出回路７４により検出された入力電流検出値を絶対値に変換する絶対値回路９２に入力する。
また、出力電圧制御回路９５の比較増幅器７７により生成された出力電圧偏差Ｖｏｄｕｔｙを係数回路９９に入力し、所定の係数を掛けて入力電流指令値を生成する。なお、出力電圧指令値と入力電流指令値とは密接に連携して指令を出す必要があるので、出力電圧指令値が関係して生成される出力電圧偏差Ｖｏｄｕｔｙを基に係数を掛けて入力電流指令値を生成するのである。
この入力電流指令値と、前述した絶対値に変換された入力電流検出値とを比較増幅器７９に入力する。比較増幅器７９は、それらの差を比較、増幅して、入力電流偏差Ｖｄｄｕｔｙを生成し、その信号を出力する。
また、加算器９８は、入力電流偏差Ｖｄｄｕｔｙと、前記した中間電圧制御回路１０１の比較増幅器１０２の出力である中間電圧偏差Ｖｄ＿ｂｉａｓとを、入力して加算し、新たな入力電流偏差Ｖｄｄｕｔｙ’を生成する。
また、ＰＷＭ信号生成回路９４は、新たな入力電流偏差Ｖｄｄｕｔｙ’とＰＷＭ信号生成回路９４の内部で発生するＰＷＭ搬送波とを比較してＰＷＭ信号を生成する。
なお、力率改善制御回路９０のＰＷＭ信号生成回路９４と出力電圧制御回路９５のＰＷＭ信号生成回路９６とは、同期信号によって同期がとられ、連携して動作し、それぞれの出力信号をドライブ信号生成回路９７に入力している。
以上の正負判定回路７６とＰＷＭ信号生成回路９６（第１のＰＷＭ信号生成回路）とＰＷＭ信号生成回路９４（第２のＰＷＭ信号生成回路）との各々の出力信号が、ドライブ信号生成回路９７に入力する信号である。
また、ＰＷＭ信号生成回路９４は、新たな入力電流偏差Ｖｄｄｕｔｙ’とＰＷＭ信号生成回路９４の内部で発生するＰＷＭ搬送波とを比較してＰＷＭ信号を生成する。
なお、力率改善制御回路９０のＰＷＭ信号生成回路９４と出力電圧制御回路９５のＰＷＭ信号生成回路９６とは、同期信号によって同期がとられ、連携して動作し、それぞれの出力信号をドライブ信号生成回路９７に入力している。
以上の正負判定回路７６とＰＷＭ信号生成回路９６（第１のＰＷＭ信号生成回路）とＰＷＭ信号生成回路９４（第２のＰＷＭ信号生成回路）との各々の出力信号が、ドライブ信号生成回路９７に入力する信号である。
《ドライブ信号生成回路９７》
ドライブ信号生成回路９７の構成について説明する。
ドライブ信号生成回路９７は、第１〜第４ＡＮＤ（論理積）回路と、第１、第２ＯＲ（論理和）回路と、ひとつのＮＡＮＤ（否定論理積）回路を備えている。
第１ＡＮＤ回路の第２ゲートと、第２ＡＮＤ回路の第１ゲートには、ＰＷＭ信号生成回路９４の出力信号が入力している。また、第１ＡＮＤ回路の第１ゲートと、第２ＡＮＤ回路の第２ゲートには、正負判定回路７６の出力信号が入力している。ただし、第２ＡＮＤ回路の第２ゲートは反転してから入力する。
また、第３ＡＮＤ回路の第２ゲートと、第４ＡＮＤ回路の第１ゲートには、ＰＷＭ信号生成回路９６の出力信号が入力している。また、第３ＡＮＤ回路の第１ゲートと、第４ＡＮＤ回路の第２ゲートには、正負判定回路７６の出力信号が入力している。ただし、第３ＡＮＤ回路の第１ゲートは反転してから入力する。
ドライブ信号生成回路９７の構成について説明する。
ドライブ信号生成回路９７は、第１〜第４ＡＮＤ（論理積）回路と、第１、第２ＯＲ（論理和）回路と、ひとつのＮＡＮＤ（否定論理積）回路を備えている。
第１ＡＮＤ回路の第２ゲートと、第２ＡＮＤ回路の第１ゲートには、ＰＷＭ信号生成回路９４の出力信号が入力している。また、第１ＡＮＤ回路の第１ゲートと、第２ＡＮＤ回路の第２ゲートには、正負判定回路７６の出力信号が入力している。ただし、第２ＡＮＤ回路の第２ゲートは反転してから入力する。
また、第３ＡＮＤ回路の第２ゲートと、第４ＡＮＤ回路の第１ゲートには、ＰＷＭ信号生成回路９６の出力信号が入力している。また、第３ＡＮＤ回路の第１ゲートと、第４ＡＮＤ回路の第２ゲートには、正負判定回路７６の出力信号が入力している。ただし、第３ＡＮＤ回路の第１ゲートは反転してから入力する。
第１ＯＲ回路の第１ゲートには、第１ＡＮＤ回路の出力信号が入力し、第２ゲートには、第３ＡＮＤ回路の出力信号が入力している。
また、第２ＯＲ回路の第１ゲートには、第２ＡＮＤ回路の出力信号が入力し、第２ゲートには、第４ＡＮＤ回路の出力信号が入力している。
また、ＮＡＮＤ回路の第１ゲートには、第１ＯＲ回路の出力信号が入力し、第２ゲートには、第２ＯＲ回路の出力信号が入力している。
第１ＯＲ回路からＱ１−Ｄｕｔｙの信号が出力され、第２ＯＲ回路からＱ２−Ｄｕｔｙの信号が出力され、ＮＡＮＤ回路からＱ３−Ｄｕｔｙの信号が出力される。
なお、第１ＡＮＤ回路の第１ゲートと第４ＡＮＤ回路の第２ゲートは正負判定回路７６の出力信号をそのまま入力しているのに対し、第２ＡＮＤ回路の第２ゲートと第３ＡＮＤ回路の第１ゲートは反転してから正負判定回路７６の出力信号を入力する構成となっているので、交流電源ＡＣの電圧極性が正の半周期と負の半周期に対応して、前記のＱ１−Ｄｕｔｙ、Ｑ２−Ｄｕｔｙに得られる信号は切り換る。
また、第２ＯＲ回路の第１ゲートには、第２ＡＮＤ回路の出力信号が入力し、第２ゲートには、第４ＡＮＤ回路の出力信号が入力している。
また、ＮＡＮＤ回路の第１ゲートには、第１ＯＲ回路の出力信号が入力し、第２ゲートには、第２ＯＲ回路の出力信号が入力している。
第１ＯＲ回路からＱ１−Ｄｕｔｙの信号が出力され、第２ＯＲ回路からＱ２−Ｄｕｔｙの信号が出力され、ＮＡＮＤ回路からＱ３−Ｄｕｔｙの信号が出力される。
なお、第１ＡＮＤ回路の第１ゲートと第４ＡＮＤ回路の第２ゲートは正負判定回路７６の出力信号をそのまま入力しているのに対し、第２ＡＮＤ回路の第２ゲートと第３ＡＮＤ回路の第１ゲートは反転してから正負判定回路７６の出力信号を入力する構成となっているので、交流電源ＡＣの電圧極性が正の半周期と負の半周期に対応して、前記のＱ１−Ｄｕｔｙ、Ｑ２−Ｄｕｔｙに得られる信号は切り換る。
＜スイッチング素子Ｑ１〜Ｑ３のドライブ信号波形＞
次に、スイッチング素子Ｑ１〜Ｑ３のドライブ信号波形について説明する。
図２は、スイッチング素子Ｑ１〜Ｑ３のドライブ信号波形（Ｑ１−Ｄｕｔｙ、Ｑ２−Ｄｕｔｙ、Ｑ３−Ｄｕｔｙ）を示すタイムチャートである。図２において、横方向は時間および時間の流れに対応する動作の各モードを示しており、縦方向にはＱ１−Ｄｕｔｙ、Ｑ２−Ｄｕｔｙ、Ｑ３−Ｄｕｔｙの各項目を表している。
図２の各スイッチング素子Ｑ１〜Ｑ３のドライブ信号波形は、交流電源ＡＣの電圧極性が正の「Ｈ」のときのドライブ信号波形である。第１のスイッチアームのスイッチング素子Ｑ１、Ｑ２をオンオフし、スイッチング素子Ｑ１、Ｑ２のいずれか一方のオン幅の短い方がオフのときに、第２のスイッチアームのスイッチング素子Ｑ３をオンにするドライブ信号を生成する。
次に、スイッチング素子Ｑ１〜Ｑ３のドライブ信号波形について説明する。
図２は、スイッチング素子Ｑ１〜Ｑ３のドライブ信号波形（Ｑ１−Ｄｕｔｙ、Ｑ２−Ｄｕｔｙ、Ｑ３−Ｄｕｔｙ）を示すタイムチャートである。図２において、横方向は時間および時間の流れに対応する動作の各モードを示しており、縦方向にはＱ１−Ｄｕｔｙ、Ｑ２−Ｄｕｔｙ、Ｑ３−Ｄｕｔｙの各項目を表している。
図２の各スイッチング素子Ｑ１〜Ｑ３のドライブ信号波形は、交流電源ＡＣの電圧極性が正の「Ｈ」のときのドライブ信号波形である。第１のスイッチアームのスイッチング素子Ｑ１、Ｑ２をオンオフし、スイッチング素子Ｑ１、Ｑ２のいずれか一方のオン幅の短い方がオフのときに、第２のスイッチアームのスイッチング素子Ｑ３をオンにするドライブ信号を生成する。
この動作は、主スイッチ回路部１０のスイッチング素子Ｑ１〜Ｑ３をオンオフし、力率改善コンバータとＤＣ／ＤＣコンバータの動作が両立するように、適正な間隔とタイミングで時々刻々と変化してＰＷＭ制御がなされる。
また、負の「Ｌ」のときは、図２のＱ１−ＤｕｔｙとＱ２−Ｄｕｔｙのドライブ信号波形が入れ替わる。つまり、正負判定回路７６から出力される交流電源ＡＣの電圧極性が正の半周期「Ｈ」と、負の半周期「Ｌ」にあわせて、それぞれ制御される。
なお、より詳しい動作については、後述する。
また、負の「Ｌ」のときは、図２のＱ１−ＤｕｔｙとＱ２−Ｄｕｔｙのドライブ信号波形が入れ替わる。つまり、正負判定回路７６から出力される交流電源ＡＣの電圧極性が正の半周期「Ｈ」と、負の半周期「Ｌ」にあわせて、それぞれ制御される。
なお、より詳しい動作については、後述する。
＜制御回路の制御動作＞
次に、このように構成される第１実施形態の制御動作について図３および図４を参照して説明する。
図３は、図１に対比して示した第１実施形態の制御動作を表す図である。
図３において、交流電源ＡＣの電圧をＡＣ、入力電流をＩｉｎ（Ｉｉｎ２）とした交流電源からの入力電圧と入力電流の動作波形を示した図と、比較増幅器７７が生成する制御電圧（出力電圧偏差）をＶｏｄｕｔｙ、比較増幅器７９が生成する制御電圧（入力電流偏差）をＶｄｄｕｔｙ、加算器９８が生成する制御電圧（新たな入力電流偏差）をＶｄｄｕｔｙ’で表わし、それぞれの電圧を示した図を併せて表記している。
次に、このように構成される第１実施形態の制御動作について図３および図４を参照して説明する。
図３は、図１に対比して示した第１実施形態の制御動作を表す図である。
図３において、交流電源ＡＣの電圧をＡＣ、入力電流をＩｉｎ（Ｉｉｎ２）とした交流電源からの入力電圧と入力電流の動作波形を示した図と、比較増幅器７７が生成する制御電圧（出力電圧偏差）をＶｏｄｕｔｙ、比較増幅器７９が生成する制御電圧（入力電流偏差）をＶｄｄｕｔｙ、加算器９８が生成する制御電圧（新たな入力電流偏差）をＶｄｄｕｔｙ’で表わし、それぞれの電圧を示した図を併せて表記している。
また、図３においては、交流電源の交流電圧ＡＣと入力電流Ｉｉｎ、Ｉｉｎ２のそれぞれの動作波形を同じ時間軸で表記している。また、交流電圧ＡＣと入力電流Ｉｉｎ、Ｉｉｎ２の基準点は「０」と表記し、破線で示した位置である。なお、「０」と表記し、単位を示していないのは、交流電圧と入力電流の単位が異なるためである。
なお、後述するように交流電源の電圧のピーク値付近の電流が大きく突出するときの入力電流をＩｉｎ２で表記している。
なお、後述するように交流電源の電圧のピーク値付近の電流が大きく突出するときの入力電流をＩｉｎ２で表記している。
また、制御電圧（出力電圧偏差）Ｖｏｄｕｔｙは、出力電圧制御回路９５（図１）の中の信号であって、図３において「（１）出力電圧制御」と表記している。
また、図３において実線と破線の２本で示した制御電圧（入力電流偏差）Ｖｄｄｕｔｙは、力率改善制御回路９０（図１）の中の信号であって、「（２）力率改善制御」と表記している。
また、制御電圧（新たな入力電流偏差）Ｖｄｄｕｔｙ’は、力率改善制御回路９０（図１）の中の信号ではあるが、中間電圧制御回路１０１の中の信号である中間電圧偏差Ｖｄ＿ｂｉａｓの信号分だけ制御電圧（入力電流偏差）Ｖｄｄｕｔｙから平行移動した信号であるので、「（３）中間電圧制御」と表記している。
また、図３において実線と破線の２本で示した制御電圧（入力電流偏差）Ｖｄｄｕｔｙは、力率改善制御回路９０（図１）の中の信号であって、「（２）力率改善制御」と表記している。
また、制御電圧（新たな入力電流偏差）Ｖｄｄｕｔｙ’は、力率改善制御回路９０（図１）の中の信号ではあるが、中間電圧制御回路１０１の中の信号である中間電圧偏差Ｖｄ＿ｂｉａｓの信号分だけ制御電圧（入力電流偏差）Ｖｄｄｕｔｙから平行移動した信号であるので、「（３）中間電圧制御」と表記している。
なお、入力電流偏差Ｖｄｄｕｔｙ、新たな入力電流偏差Ｖｄｄｕｔｙ’は、入力電流の偏差に関する信号であるが、電流値の比率を、電圧値に換算して電圧による制御を行っているので、制御電圧（入力電流偏差）Ｖｄｄｕｔｙ、制御電圧（新たな入力電流偏差）Ｖｄｄｕｔｙ’のように電圧で表記をしている。
また、Ｖｄｄｕｔｙ、Ｖｄｄｕｔｙ’、Ｖｏｄｕｔｙの電圧の基準点は、図３において、「０Ｖ」と表記し、破線で示した位置である。また、Ｖｄｄｕｔｙ、Ｖｄｄｕｔｙ’、Ｖｏｄｕｔｙのそれぞれの電圧は、交流電圧ＡＣと入力電流Ｉｉｎ、Ｉｉｎ２の動作波形と時間軸において対応している。
なお、図３の特性に関連するより詳しい説明は後述する。
また、Ｖｄｄｕｔｙ、Ｖｄｄｕｔｙ’、Ｖｏｄｕｔｙの電圧の基準点は、図３において、「０Ｖ」と表記し、破線で示した位置である。また、Ｖｄｄｕｔｙ、Ｖｄｄｕｔｙ’、Ｖｏｄｕｔｙのそれぞれの電圧は、交流電圧ＡＣと入力電流Ｉｉｎ、Ｉｉｎ２の動作波形と時間軸において対応している。
なお、図３の特性に関連するより詳しい説明は後述する。
また、図４は、負荷電流Ｉｏと中間電圧Ｖｄの関係を示し、「従来の制御」、「本発明の中間電圧制御なし」、および太線で示した「Ｖｄ（中間電圧制御あり）」の各特性を示す図である。
図４において、横軸は負荷電流Ｉｏであり、縦軸は中間電圧Ｖｄの電圧を示している。
また、参考に「素子耐圧レベル」と、中間電圧Ｖｄを適正値に保つための新たな中間電圧指令値である「Ｖｄ＿ｃｍｐ」を表記している。
図４の特性に関連するより詳しい説明は後述する。
図４において、横軸は負荷電流Ｉｏであり、縦軸は中間電圧Ｖｄの電圧を示している。
また、参考に「素子耐圧レベル」と、中間電圧Ｖｄを適正値に保つための新たな中間電圧指令値である「Ｖｄ＿ｃｍｐ」を表記している。
図４の特性に関連するより詳しい説明は後述する。
第１実施形態では、力率改善制御（中間電圧制御を含む）と出力電圧制御のスイッチング素子の制御を両立させるため、図３に示すように出力電圧制御における出力電圧偏差Ｖｏｄｕｔｙに対し、力率改善制御における入力電流偏差Ｖｄｄｕｔｙは等しいか、それ以上にあることが必要になる。
このような関係を保つことにより、出力電圧および中間電圧の電圧変動が小さく、入力電流波形に歪みの少ない正弦波状の波形が得られる。
これらを実現するため、図３と図４を用いて各制御系の（１）出力電圧制御、（２）力率改善制御、（３）中間電圧制御の役割について述べる。以下では、交流電源ＡＣが正の半周期であるときについて説明する。
このような関係を保つことにより、出力電圧および中間電圧の電圧変動が小さく、入力電流波形に歪みの少ない正弦波状の波形が得られる。
これらを実現するため、図３と図４を用いて各制御系の（１）出力電圧制御、（２）力率改善制御、（３）中間電圧制御の役割について述べる。以下では、交流電源ＡＣが正の半周期であるときについて説明する。
＜（１）出力電圧制御＞
出力電圧制御回路（９５、図１）による出力電圧制御（（１）、図３）においては、出力電圧の安定化を図るため、出力電圧指令値と、検出された出力電圧Ｖｏとで生成される出力電圧偏差Ｖｏｄｕｔｙ（図３の（１））に基づいてスイッチング素子Ｑ２とスイッチング素子Ｑ３を駆動するＰＷＭ信号を生成する。
このＰＷＭ信号によって、出力電圧を所望の設定値となるように制御する。この場合、Ｖｏｄｕｔｙに対応したＰＷＭ信号のオン幅（オンしている時間の幅）で、スイッチング素子Ｑ２が駆動される。
出力電圧制御回路（９５、図１）による出力電圧制御（（１）、図３）においては、出力電圧の安定化を図るため、出力電圧指令値と、検出された出力電圧Ｖｏとで生成される出力電圧偏差Ｖｏｄｕｔｙ（図３の（１））に基づいてスイッチング素子Ｑ２とスイッチング素子Ｑ３を駆動するＰＷＭ信号を生成する。
このＰＷＭ信号によって、出力電圧を所望の設定値となるように制御する。この場合、Ｖｏｄｕｔｙに対応したＰＷＭ信号のオン幅（オンしている時間の幅）で、スイッチング素子Ｑ２が駆動される。
＜（２）力率改善制御＞
力率改善制御回路（９０、図１）による力率改善制御（（２）、図３）においては、交流電源ＡＣの電圧変化に基づいて入力電流波形に正弦波状の波形を得るため、交流電源ＡＣの電圧がゼロ付近の入力電流が小電流領域は不連続モードで、大電流領域になるにつれ連続モードに移行する制御を実現する。
この入力電流の正弦波状の波形を得るためには、入力電流偏差Ｖｄｄｕｔｙと出力電圧偏差Ｖｏｄｕｔｙとの関係は、常にＶｄｄｕｔｙ≧Ｖｏｄｕｔｙが必要となる。このＶｄｄｕｔｙは、Ｖｏｄｕｔｙに係数Ｋｃを掛けた値を入力電流指令値として、この入力電流指令値と検出された入力電流Ｉｉｎに基づいて入力電流偏差Ｖｄｄｕｔｙが生成される。
力率改善制御回路（９０、図１）による力率改善制御（（２）、図３）においては、交流電源ＡＣの電圧変化に基づいて入力電流波形に正弦波状の波形を得るため、交流電源ＡＣの電圧がゼロ付近の入力電流が小電流領域は不連続モードで、大電流領域になるにつれ連続モードに移行する制御を実現する。
この入力電流の正弦波状の波形を得るためには、入力電流偏差Ｖｄｄｕｔｙと出力電圧偏差Ｖｏｄｕｔｙとの関係は、常にＶｄｄｕｔｙ≧Ｖｏｄｕｔｙが必要となる。このＶｄｄｕｔｙは、Ｖｏｄｕｔｙに係数Ｋｃを掛けた値を入力電流指令値として、この入力電流指令値と検出された入力電流Ｉｉｎに基づいて入力電流偏差Ｖｄｄｕｔｙが生成される。
このような制御をしたとき入力電流偏差Ｖｄｄｕｔｙは、図３の（２）に示す実線のように下に凸の形状となる。この場合、Ｖｄｄｕｔｙに対応したＰＷＭ信号で、スイッチング素子Ｑ１が駆動される。
なお、入力電流偏差Ｖｄｄｕｔｙが下に凸の形状となることは、入力電流Ｉｉｎが大きくなるにつれ入力電流偏差Ｖｄｄｕｔｙは小さくなり、ＰＷＭ信号のオン幅は狭くなる制御であることを意味する。
また、この下に凸の形状にすることで、逆に入力電流が小さくなる交流電源ＡＣの電圧がゼロ付近では、Ｖｄｄｕｔｙがゼロでない１未満の有限の値を持つので、ＰＷＭ信号のオン幅は広く確保される。
このＰＷＭ信号の広いオン幅でインダクタＬ１（図１）には交流電源ＡＣ（図１）の電圧が印加されるが、このとき交流電源ＡＣの電圧の値はゼロ付近にある。したがって、インダクタＬ１に流れる電流、即ち入力電流Ｉｉｎのエンベロープは、Ｖｄｄｕｔｙの値に依存せず、交流電源ＡＣの電圧の値によって決まり、その結果、図３のＩｉｎのように０（Ａ）から徐々に増加する。
なお、入力電流偏差Ｖｄｄｕｔｙが下に凸の形状となることは、入力電流Ｉｉｎが大きくなるにつれ入力電流偏差Ｖｄｄｕｔｙは小さくなり、ＰＷＭ信号のオン幅は狭くなる制御であることを意味する。
また、この下に凸の形状にすることで、逆に入力電流が小さくなる交流電源ＡＣの電圧がゼロ付近では、Ｖｄｄｕｔｙがゼロでない１未満の有限の値を持つので、ＰＷＭ信号のオン幅は広く確保される。
このＰＷＭ信号の広いオン幅でインダクタＬ１（図１）には交流電源ＡＣ（図１）の電圧が印加されるが、このとき交流電源ＡＣの電圧の値はゼロ付近にある。したがって、インダクタＬ１に流れる電流、即ち入力電流Ｉｉｎのエンベロープは、Ｖｄｄｕｔｙの値に依存せず、交流電源ＡＣの電圧の値によって決まり、その結果、図３のＩｉｎのように０（Ａ）から徐々に増加する。
また、入力電流が大きい交流電源ＡＣの電圧のピーク値付近において、入力電流偏差Ｖｄｄｕｔｙは、図３の（２）に示すように下に凸の底付近となるため、Ｖｄｄｕｔｙの値は入力電流が小さい場合よりさらに小さくなる。
このように制御すると、ＰＷＭ信号のオン幅が狭くなり、インダクタＬ１には交流電源ＡＣの電圧が印加される時間が短くなる。したがって、交流電源ＡＣの電圧の値が大きくても、インダクタＬ１に流れる電流がＰＷＭ信号のオン幅の時間で制限されるため、入力電流Ｉｉｎの三角波電流（ＰＷＭ制御に起因）の変化幅は小さく抑えられる。
このことは、結果として図３の入力電流Ｉｉｎのエンベロープのピーク値を実線で示したＩｉｎのように小さく抑えることになる。
このように、入力電流Ｉｉｎの三角波電流の変化幅を小さく抑えて，大きな電力が供給できることは、入力電流Ｉｉｎの三角波電流成分がＤＣ電流（直流電流成分）に重畳しているためである。
このことから、この制御は不連続モードではなく、連続モードである。
このように制御すると、ＰＷＭ信号のオン幅が狭くなり、インダクタＬ１には交流電源ＡＣの電圧が印加される時間が短くなる。したがって、交流電源ＡＣの電圧の値が大きくても、インダクタＬ１に流れる電流がＰＷＭ信号のオン幅の時間で制限されるため、入力電流Ｉｉｎの三角波電流（ＰＷＭ制御に起因）の変化幅は小さく抑えられる。
このことは、結果として図３の入力電流Ｉｉｎのエンベロープのピーク値を実線で示したＩｉｎのように小さく抑えることになる。
このように、入力電流Ｉｉｎの三角波電流の変化幅を小さく抑えて，大きな電力が供給できることは、入力電流Ｉｉｎの三角波電流成分がＤＣ電流（直流電流成分）に重畳しているためである。
このことから、この制御は不連続モードではなく、連続モードである。
この制御方法を、交流電源ＡＣの電圧の全領域に不連続モードを適用した場合と比較する。この不連続モードの場合、入力電流偏差Ｖｄｄｕｔｙは、図３の（２）に示す点線のように一定の値をとる。したがって、特に交流電源ＡＣの電圧のピーク値付近の電流が大きい場合には、インダクタＬ１に本発明の制御で用いるインダクタと同じものを使用するとすると、インダクタの値が小さくなるので飽和して、実線で示した入力電流Ｉｉｎが図３の点線で示したＩｉｎ２のように大きく突出する。
このようにＩｉｎ２のように大きく突出する場合、大きな電流を遮断することになるので、スイッチング素子の損失が大きくなる。この損失を低減し、高効率化するには、大電流領域（例えば、定格負荷付近）の不連続モードを連続モードに代えて入力電流Ｉｉｎの電流変化を小さくすることが得策であり、本実施形態の制御方法が好適である。
また、小電流領域が不連続モードで、大電流領域になるにつれ連続モードに移行することは、入力電流Ｉｉｎが図３の実線のエンベロープのように正弦波形に近くなり、交流電源ＡＣの電圧の全領域で力率改善できるので、高力率（９８％以上）が期待できる。
このようにＩｉｎ２のように大きく突出する場合、大きな電流を遮断することになるので、スイッチング素子の損失が大きくなる。この損失を低減し、高効率化するには、大電流領域（例えば、定格負荷付近）の不連続モードを連続モードに代えて入力電流Ｉｉｎの電流変化を小さくすることが得策であり、本実施形態の制御方法が好適である。
また、小電流領域が不連続モードで、大電流領域になるにつれ連続モードに移行することは、入力電流Ｉｉｎが図３の実線のエンベロープのように正弦波形に近くなり、交流電源ＡＣの電圧の全領域で力率改善できるので、高力率（９８％以上）が期待できる。
＜（３）中間電圧制御＞
中間電圧制御においては、全負荷領域に対して中間電圧を設定値に一定に制御する。
まず、比較例として、従来のワンコンバータの電力変換装置で中間電圧を制御しない場合を示す。この場合は、図４の「従来の制御」の特性線に示すように、軽負荷になるにつれ中間電圧が上昇し、電解コンデンサが通常の素子耐圧レベル（「素子耐圧レベル」、破線）を超えてしまう。この場合には、高耐圧の電解コンデンサが必要になってしまう。
中間電圧制御においては、全負荷領域に対して中間電圧を設定値に一定に制御する。
まず、比較例として、従来のワンコンバータの電力変換装置で中間電圧を制御しない場合を示す。この場合は、図４の「従来の制御」の特性線に示すように、軽負荷になるにつれ中間電圧が上昇し、電解コンデンサが通常の素子耐圧レベル（「素子耐圧レベル」、破線）を超えてしまう。この場合には、高耐圧の電解コンデンサが必要になってしまう。
次に、前記＜（２）力率改善制御＞で述べたように、図３の（２）力率改善制御に示した入力電流偏差Ｖｄｄｕｔｙを用いてＰＷＭ信号を生成してスイッチング素子Ｑ１を駆動する「中間電圧制御なし」の場合を説明する。
この場合は、中間電圧は図４に示す「本発明の中間電圧制御なし」の特性線のカーブのようになり、「素子耐圧レベル」に達しないものの軽負荷になるにつれ中間電圧は上昇する傾向にある。
この場合は、中間電圧は図４に示す「本発明の中間電圧制御なし」の特性線のカーブのようになり、「素子耐圧レベル」に達しないものの軽負荷になるにつれ中間電圧は上昇する傾向にある。
そこで、中間電圧を負荷に依存せず、設定値に一定に制御するためには、図４の「本発明の中間電圧制御なし」の特性線のカーブの上昇をキャンセル（相殺）する図４の「Ｖｄ＿ｃｍｐ」で示す補正カーブを生成して前記の「キャンセル」に使用する。
このため、図４のＶｄ＿ｃｍｐなる補正カーブの値は、中間電圧指令値（図１）から指令値補正回路１０４（図１）により生成された補正値を差し引いて、新たな中間電圧指令値「Ｖｄ＿ｃｍｐ」（図１）が生成される。この生成されたＶｄ＿ｃｍｐと検出された中間電圧検出値（Ｖｄ）」とに基づいて比較増幅器１０２（図１）により中間電圧偏差Ｖｄ＿ｂｉａｓが生成される。
このため、図４のＶｄ＿ｃｍｐなる補正カーブの値は、中間電圧指令値（図１）から指令値補正回路１０４（図１）により生成された補正値を差し引いて、新たな中間電圧指令値「Ｖｄ＿ｃｍｐ」（図１）が生成される。この生成されたＶｄ＿ｃｍｐと検出された中間電圧検出値（Ｖｄ）」とに基づいて比較増幅器１０２（図１）により中間電圧偏差Ｖｄ＿ｂｉａｓが生成される。
そして、このＶｄ＿ｂｉａｓを、入力電流偏差Ｖｄｄｕｔｙに加算（加算器９８、図１）して図３の（２）力率改善制御の特性線を（３）中間電圧制御の特性線にシフトし、新たな入力電流偏差Ｖｄｄｕｔｙ’（図１、図３）を生成する。さらに、このＶｄｄｕｔｙ’に基づいてスイッチング素子Ｑ１を駆動するＰＷＭ信号をＰＷＭ信号生成回路９４（図１）で生成する。
この新たな入力電流偏差Ｖｄｄｕｔｙ’の信号の生成により、中間電圧Ｖｄは図４の太線で示した出力電圧偏差Ｖｏｄｕｔｙのように負荷に依存せず、所望の設定値に一定に制御することが可能となる。
この新たな入力電流偏差Ｖｄｄｕｔｙ’の信号の生成により、中間電圧Ｖｄは図４の太線で示した出力電圧偏差Ｖｏｄｕｔｙのように負荷に依存せず、所望の設定値に一定に制御することが可能となる。
ここで、前述したように、指令値補正回路１０４（図１）は、出力電流検出値（図１）に基づき中間電圧指令値（図１）を補正する補正値を生成するためのものである。負荷電流に応じて中間電圧指令値を変更するためには、中間電圧指令値からＶｄ＿ｃｍｐの特性線（カーブ）を生成する必要がある。このために、図４の「本発明の中間電圧制御なし」の特性線の情報から図４の太線の値を差し引いた値が指令値補正回路１０４の補正値として用いられる。
この特性線のカーブは、二次関数や、三次関数で与えることができる。図１では、制御回路はアナログ制御を用いて説明しているが、二次関数、または三次関数を扱うことからディジタル制御が適する。また、ディジタル制御にすることから、関数の代わりに補正テーブルを用いることも可能である。
この特性線のカーブは、二次関数や、三次関数で与えることができる。図１では、制御回路はアナログ制御を用いて説明しているが、二次関数、または三次関数を扱うことからディジタル制御が適する。また、ディジタル制御にすることから、関数の代わりに補正テーブルを用いることも可能である。
以上が、負荷電流に依存せず、中間電圧を目標値に一定に制御する指令値補正回路の補正値の生成方法である。しかし、通常の中間電圧の目標値は許容範囲を有しているので、負荷電流に関係なく、制御によってこの範囲内に収まることができるのであれば、この場合も中間電圧を目標値に一定に制御したと見なしてもよい。この場合、指令値補正回路１０４には、少なくとも一つの補正値があればよいので、指令値補正回路１０４を簡単にできる効果がある。
以上の本実施形態の説明は、交流電源ＡＣの電圧極性が正のときであって、スイッチング素子Ｑ１を入力電流波形制御、すなわち力率改善制御の主素子とし、スイッチング素子Ｑ２を出力電圧制御の主素子として制御するようにしている。
このため、それぞれのスイッチング素子が役割分担をしているので、入力電流波形制御と出力電圧制御の機能を両立させることができる。
なお、交流電源ＡＣの電圧極性が負のときは、スイッチング素子Ｑ１とＱ２の役割を交代することで同様に性能を満足できる。
このため、それぞれのスイッチング素子が役割分担をしているので、入力電流波形制御と出力電圧制御の機能を両立させることができる。
なお、交流電源ＡＣの電圧極性が負のときは、スイッチング素子Ｑ１とＱ２の役割を交代することで同様に性能を満足できる。
また、スイッチング素子Ｑ１とＱ２の役割が交代したときにも同様な特性を得るために、実際には、インダクタＬ１に相当する図示していないインダクタが、交流電源ＡＣのインダクタＬ１に接続された端子の他方の端子とスイッチング素子Ｑ１とスイッチング素子Ｑ２の接続点の間にも、備えられている。このように交流電源ＡＣの電圧極性の正負に対して同じような特性を得るように対称的な回路構成をとっている。
また、このスイッチング素子Ｑ１とスイッチング素子Ｑ２の役割の交代は、図１の正負判定回路７６によって行われ、その信号がドライブ信号生成回路９７の論理回路を制御することにより行われる。
また、このスイッチング素子Ｑ１とスイッチング素子Ｑ２の役割の交代は、図１の正負判定回路７６によって行われ、その信号がドライブ信号生成回路９７の論理回路を制御することにより行われる。
以上の制御動作により、ＰＷＭ信号生成回路９４、９６は同期信号により各々同期してＰＷＭ信号を出力し、ドライブ信号生成回路９７は、ＰＷＭ信号生成回路９４、９６と正負判定回路７６の出力を基に、図２に示すスイッチング素子Ｑ１〜Ｑ３のドライブ信号Ｑ１−Ｄｕｔｙ、Ｑ２−Ｄｕｔｙ、Ｑ３−Ｄｕｔｙを生成する。
本実施形態では、力率改善制御回路９０よりも出力電圧制御回路９５を優先してスイッチング素子Ｑ１、Ｑ２を制御する構成となっている。このため、まず、出力電圧制御を行い、その上で、中間電圧制御を含めた力率改善制御を行う系を構築している。
本実施形態では、力率改善制御回路９０よりも出力電圧制御回路９５を優先してスイッチング素子Ｑ１、Ｑ２を制御する構成となっている。このため、まず、出力電圧制御を行い、その上で、中間電圧制御を含めた力率改善制御を行う系を構築している。
このような系を構築することで、スイッチング素子Ｑ１、Ｑ２は出力電圧制御回路９５が優先され制御されるため、出力電圧（Ｃ３の端子電圧）は安定する。そして、出力電圧が安定した結果として、入力電流Ｉｉｎの歪み（Ｉｉｎ２）も図３の実線のように抑制されたエンベロープが得られる。また、中間電圧も図４の太線で示すように負荷に依存せず、設定値に一定に制御される。
＜モード毎の主回路の動作＞
次に、図２の交流電源ＡＣの電圧極性が正のときの各スイッチング素子Ｑ１〜Ｑ３のドライブ信号波形Ｑ１−Ｄｕｔｙ、Ｑ２−Ｄｕｔｙ、Ｑ３−Ｄｕｔｙのタイミングを用いて、第１実施形態の主回路の動作をモード毎に説明する。
なお、スイッチング素子Ｑ１〜Ｑ３、交流電源ＡＣ、インダクタＬ１〜Ｌ４、トランスＴ１の一次巻線Ｎ１、二次巻線Ｎ２、ダイオードＤ１〜Ｄ３、Ｄ５、Ｄ６、Ｄ１１、Ｄ１２、キャパシタＣ１〜Ｃ３などを適宜、単にそれぞれＱ１〜Ｑ３、ＡＣ、Ｌ１〜Ｌ４、Ｎ１、Ｎ２、Ｄ１〜Ｄ３、Ｄ５、Ｄ６、Ｄ１１、Ｄ１２、Ｃ１〜Ｃ３と表記する。
次に、図２の交流電源ＡＣの電圧極性が正のときの各スイッチング素子Ｑ１〜Ｑ３のドライブ信号波形Ｑ１−Ｄｕｔｙ、Ｑ２−Ｄｕｔｙ、Ｑ３−Ｄｕｔｙのタイミングを用いて、第１実施形態の主回路の動作をモード毎に説明する。
なお、スイッチング素子Ｑ１〜Ｑ３、交流電源ＡＣ、インダクタＬ１〜Ｌ４、トランスＴ１の一次巻線Ｎ１、二次巻線Ｎ２、ダイオードＤ１〜Ｄ３、Ｄ５、Ｄ６、Ｄ１１、Ｄ１２、キャパシタＣ１〜Ｃ３などを適宜、単にそれぞれＱ１〜Ｑ３、ＡＣ、Ｌ１〜Ｌ４、Ｎ１、Ｎ２、Ｄ１〜Ｄ３、Ｄ５、Ｄ６、Ｄ１１、Ｄ１２、Ｃ１〜Ｃ３と表記する。
〈モード１、（ｔ１〜ｔ２）〉
まず、スイッチング素子Ｑ１とスイッチング素子Ｑ２とがオン状態にあると、ＡＣ−Ｌ１−Ｄ１１−Ｑ１の経路でインダクタＬ１にエネルギーを蓄積する電流が流れる。
また、キャパシタＣ２の蓄積電荷により、Ｃ２−Ｎ１−Ｌ２−Ｑ１−Ｑ２の経路でトランスＴ１の１次側にエネルギーを蓄積する電流が流れる。
トランスＴ１の１次側に電流が流れるので、２次側には、前述したトランスＴ１の蓄積エネルギーに対応する電流が、Ｎ２−Ｌ４−Ｃ３−Ｄ５の経路で流れ、出力側に電力が供給される。
まず、スイッチング素子Ｑ１とスイッチング素子Ｑ２とがオン状態にあると、ＡＣ−Ｌ１−Ｄ１１−Ｑ１の経路でインダクタＬ１にエネルギーを蓄積する電流が流れる。
また、キャパシタＣ２の蓄積電荷により、Ｃ２−Ｎ１−Ｌ２−Ｑ１−Ｑ２の経路でトランスＴ１の１次側にエネルギーを蓄積する電流が流れる。
トランスＴ１の１次側に電流が流れるので、２次側には、前述したトランスＴ１の蓄積エネルギーに対応する電流が、Ｎ２−Ｌ４−Ｃ３−Ｄ５の経路で流れ、出力側に電力が供給される。
本実施形態は、前述の通りスイッチング素子Ｑ１を入力電流波形制御の主素子とし、スイッチング素子Ｑ２を出力電圧制御の主素子として制御する。
そのため、Ｑ１がオフするタイミングの方がＱ２のオフタイミングより遅い条件において力率改善制御と出力電圧制御が成り立つ。即ち、スイッチング素子Ｑ１とスイッチング素子Ｑ２が共にオン状態のとき出力電圧が制御され、Ｑ１がオンでＱ２がオフ状態のとき入力電流波形が制御される。
そのため、Ｑ１がオフするタイミングの方がＱ２のオフタイミングより遅い条件において力率改善制御と出力電圧制御が成り立つ。即ち、スイッチング素子Ｑ１とスイッチング素子Ｑ２が共にオン状態のとき出力電圧が制御され、Ｑ１がオンでＱ２がオフ状態のとき入力電流波形が制御される。
〈モード２、（ｔ２〜ｔ３）〉
次に、Ｑ２がｔ２のタイミングでオフすると、インダクタＬ２の蓄積エネルギーによって、Ｌ２−Ｄ３−Ｃ１−Ｃ２−Ｎ１の経路で環流電流が流れる。
次に、Ｑ２がｔ２のタイミングでオフすると、インダクタＬ２の蓄積エネルギーによって、Ｌ２−Ｄ３−Ｃ１−Ｃ２−Ｎ１の経路で環流電流が流れる。
〈モード３、（ｔ３〜ｔ４）〉
この間（ｔ２がオフ）にＱ３がｔ３のタイミングでオンすると、環流電流は、Ｌ２−Ｑ３−Ｃ１−Ｃ２−Ｎ１の経路で流れるため、Ｑ３は同期整流動作となる。したがって、高耐圧でもオン抵抗の小さいスーパージャンクション構造のＭＯＳＦＥＴを用いれば、導通損失は小さくなる。なお、Ｑ３はＤ３が導通状態、即ち素子電圧がゼロボルトの状態でターンオンするため、ＺＶＳ(Zero Voltage Switching)動作となり、ターンオン損失は殆ど発生しない。
この間（ｔ２がオフ）にＱ３がｔ３のタイミングでオンすると、環流電流は、Ｌ２−Ｑ３−Ｃ１−Ｃ２−Ｎ１の経路で流れるため、Ｑ３は同期整流動作となる。したがって、高耐圧でもオン抵抗の小さいスーパージャンクション構造のＭＯＳＦＥＴを用いれば、導通損失は小さくなる。なお、Ｑ３はＤ３が導通状態、即ち素子電圧がゼロボルトの状態でターンオンするため、ＺＶＳ(Zero Voltage Switching)動作となり、ターンオン損失は殆ど発生しない。
一方、トランスＴ１の２次側は、トランスＴ１の蓄積エネルギーにより、Ｎ２−Ｌ３−Ｃ３−Ｄ６の経路で電流が流れ、出力側に電力が供給される。Ｑ１がオフする前にＬ２の蓄積エネルギーがゼロになった場合、キャパシタＣ１の蓄積電荷により、Ｃ１−Ｑ３−Ｌ２−Ｎ１−Ｃ２の経路で電流が流れる。
〈モード４、（ｔ４〜ｔ５）〉
次に、Ｑ１がｔ４のタイミングでオフすると、インダクタＬ１の蓄積エネルギーによってＬ１の電流は流れ続けようとするが、急激な電流変化のできないインダクタＬ２によって電流経路は妨げられるため、Ｌ１−Ｄ１１−Ｑ３−Ｃ１−Ｄ２−ＡＣの経路で電流が流れる。所定の時間の経過後にインダクタＬ２の電流がインダクタＬ１の電流に達すると、Ｌ１の蓄積エネルギーによって、ＡＣ−Ｌ１−Ｄ１１−Ｌ２−Ｎ１−Ｃ２−Ｄ２の経路で電流が流れ続ける。
一方、ＤＣ−ＤＣコンバータの一次側には、キャパシタＣ１の蓄積電荷によりＣ１−Ｑ３−Ｌ２−Ｎ１−Ｃ２の経路で電流が流れる。
次に、Ｑ１がｔ４のタイミングでオフすると、インダクタＬ１の蓄積エネルギーによってＬ１の電流は流れ続けようとするが、急激な電流変化のできないインダクタＬ２によって電流経路は妨げられるため、Ｌ１−Ｄ１１−Ｑ３−Ｃ１−Ｄ２−ＡＣの経路で電流が流れる。所定の時間の経過後にインダクタＬ２の電流がインダクタＬ１の電流に達すると、Ｌ１の蓄積エネルギーによって、ＡＣ−Ｌ１−Ｄ１１−Ｌ２−Ｎ１−Ｃ２−Ｄ２の経路で電流が流れ続ける。
一方、ＤＣ−ＤＣコンバータの一次側には、キャパシタＣ１の蓄積電荷によりＣ１−Ｑ３−Ｌ２−Ｎ１−Ｃ２の経路で電流が流れる。
〈モード５、（ｔ５〜ｔ１）〉
次に、Ｑ３がｔ５のタイミングでオフするとＬ２の蓄積エネルギーによってＬ２−Ｎ１−Ｃ２−Ｄ２−Ｄ１の経路で電流が流れ、この間にＱ１、Ｑ２をオンすることによりＺＶＳ動作を実現できる。その後、Ｌ２の蓄積エネルギーがゼロになると、前述のＬ１、Ｔ１にエネルギーが蓄積されモード１に戻る。
次に、Ｑ３がｔ５のタイミングでオフするとＬ２の蓄積エネルギーによってＬ２−Ｎ１−Ｃ２−Ｄ２−Ｄ１の経路で電流が流れ、この間にＱ１、Ｑ２をオンすることによりＺＶＳ動作を実現できる。その後、Ｌ２の蓄積エネルギーがゼロになると、前述のＬ１、Ｔ１にエネルギーが蓄積されモード１に戻る。
以後、交流電源ＡＣの電圧極性が正の期間、この動作を繰返す。また、交流電源ＡＣの電圧極性が負の期間は、スイッチング素子Ｑ１とＱ２が役割を交代して、同様に上述のモード１〜５を繰返す。
以上説明したように、本実施形態によれば、出力電圧の制御に加え、入力電流が小電流領域は不連続モードで、大電流領域は連続モードに移行して中間電圧を含めた力率改善の制御を行うので、全電流領域が不連続モードの場合に比べて大電流領域が連続モードであることが、電力変換に係るスイッチング損失を低減することができる。
特に、本実施形態によれば、入力電流偏差Ｖｄｄｕｔｙと出力電圧偏差Ｖｏｄｕｔｙに関して、常にＶｄｄｕｔｙ≧Ｖｏｄｕｔｙなる関係を保ち、かつ入力電流偏差Ｖｄｄｕｔｙに中間電圧偏差Ｖｄ＿ｂｉａｓを加えた新たな入力電流偏差Ｖｄｄｕｔｙ’に基づいて、スイッチング素子Ｑ１（またはＱ２）をオンオフ制御することにより、出力電圧および中間電圧が安定し、かつ入力電流波形の歪も抑制することができる。
（第２実施形態）
次に、本発明の電力変換装置の第２実施形態について説明する。
図５は、本発明の電力変換装置の第２実施形態の回路構成を示す図である。
図５において、第１実施形態と異なる点は、アクティブクランプ回路２０１を設ける点である。
アクティブクランプ回路２０１は、スイッチング素子Ｑ７、Ｑ８とダイオードＤ７、Ｄ８をそれぞれ逆並列に接続してなる２つのスイッチ回路と、キャパシタＣｃ１、Ｃｃ２を備えている。
キャパシタＣｃ１、Ｃｃ２の一方の端子は、各々ダイオードＤ７、Ｄ８のカソード電極に接続し、キャパシタＣｃ１、Ｃｃ２のもう一方の端子は共通にしてダイオードＤ５、Ｄ６の接続点に接続して形成されている。
次に、本発明の電力変換装置の第２実施形態について説明する。
図５は、本発明の電力変換装置の第２実施形態の回路構成を示す図である。
図５において、第１実施形態と異なる点は、アクティブクランプ回路２０１を設ける点である。
アクティブクランプ回路２０１は、スイッチング素子Ｑ７、Ｑ８とダイオードＤ７、Ｄ８をそれぞれ逆並列に接続してなる２つのスイッチ回路と、キャパシタＣｃ１、Ｃｃ２を備えている。
キャパシタＣｃ１、Ｃｃ２の一方の端子は、各々ダイオードＤ７、Ｄ８のカソード電極に接続し、キャパシタＣｃ１、Ｃｃ２のもう一方の端子は共通にしてダイオードＤ５、Ｄ６の接続点に接続して形成されている。
また、アクティブクランプ回路２０１の２つのスイッチ回路の直列回路は、互いに二次巻線Ｎ２に並列に接続されている。そして、交流電源ＡＣの電圧極性が正のときは、図６に示す各スイッチング素子Ｑ１〜Ｑ３、Ｑ７、Ｑ８のドライブ信号波形のタイミングを用いて、第２実施形態を動作させる。
図６は、図５で示した本発明の電力変換装置の第２実施形態の回路におけるスイッチング素子Ｑ１〜Ｑ３、Ｑ７、Ｑ８のドライブ信号波形のタイムチャートである。
図６において、横方向は時間を示しており、縦方向にはＱ１−Ｄｕｔｙ、Ｑ２−Ｄｕｔｙ、Ｑ３−Ｄｕｔｙ、Ｑ７−Ｄｕｔｙ、Ｑ８−Ｄｕｔｙの各項目を表している。
Ｑ１−Ｄｕｔｙ、Ｑ２−Ｄｕｔｙ、Ｑ３−Ｄｕｔｙの動作波形は概ね、第１実施形態のドライブ信号波形である図２と同様である。ただし、図６においては、Ｑ３−ＤｕｔｙがＨｉｇｈ、Ｑ２−ＤｕｔｙがＬｏｗのタイミングの所定の期間において、Ｑ７−ＤｕｔｙがＨｉｇｈとなるパルス状の波形を発生する。また、Ｑ２−ＤｕｔｙがＨｉｇｈ、Ｑ３−ＤｕｔｙがＬｏｗのタイミングの所定の期間において、Ｑ８−ＤｕｔｙがＨｉｇｈとなるパルス状の波形を発生する。
図６において、横方向は時間を示しており、縦方向にはＱ１−Ｄｕｔｙ、Ｑ２−Ｄｕｔｙ、Ｑ３−Ｄｕｔｙ、Ｑ７−Ｄｕｔｙ、Ｑ８−Ｄｕｔｙの各項目を表している。
Ｑ１−Ｄｕｔｙ、Ｑ２−Ｄｕｔｙ、Ｑ３−Ｄｕｔｙの動作波形は概ね、第１実施形態のドライブ信号波形である図２と同様である。ただし、図６においては、Ｑ３−ＤｕｔｙがＨｉｇｈ、Ｑ２−ＤｕｔｙがＬｏｗのタイミングの所定の期間において、Ｑ７−ＤｕｔｙがＨｉｇｈとなるパルス状の波形を発生する。また、Ｑ２−ＤｕｔｙがＨｉｇｈ、Ｑ３−ＤｕｔｙがＬｏｗのタイミングの所定の期間において、Ｑ８−ＤｕｔｙがＨｉｇｈとなるパルス状の波形を発生する。
以上の構成とスイッチング素子Ｑ１〜Ｑ３、Ｑ７、Ｑ８のドライブ信号波形による動作により、スイッチング素子Ｑ２がオンした時にトランスＴ１の二次巻線Ｎ２に発生する寄生インダクタや寄生キャパシタによるリンギングを含む電圧は、リンギング成分のみがダイオードＤ８を介してキャパシタＣｃ２に蓄積され、かつキャパシタＣｃ２の端子電圧にクランプされる。
その後、スイッチング素子Ｑ８がオンすると、キャパシタＣｃ２に蓄積されたエネルギーは、インダクタＬ４を介してキャパシタＣ３に回収される。
一方、スイッチング素子Ｑ３がオンしたときに、トランスＴ１の二次巻線Ｎ２に発生する寄生インダクタや寄生キャパシタによるリンギングを含む電圧は、ダイオードＤ７、スイッチング素子Ｑ７の振る舞いによって、同様にキャパシタＣｃ１に蓄積されたエネルギーがインダクタＬ３を介してキャパシタＣ３に回収される。
ここで、スイッチング素子Ｑ７、Ｑ８がオンするタイミングは、二次巻線Ｎ２に発生するリンギングが消失した時点以降に設定するのがよい。
その後、スイッチング素子Ｑ８がオンすると、キャパシタＣｃ２に蓄積されたエネルギーは、インダクタＬ４を介してキャパシタＣ３に回収される。
一方、スイッチング素子Ｑ３がオンしたときに、トランスＴ１の二次巻線Ｎ２に発生する寄生インダクタや寄生キャパシタによるリンギングを含む電圧は、ダイオードＤ７、スイッチング素子Ｑ７の振る舞いによって、同様にキャパシタＣｃ１に蓄積されたエネルギーがインダクタＬ３を介してキャパシタＣ３に回収される。
ここで、スイッチング素子Ｑ７、Ｑ８がオンするタイミングは、二次巻線Ｎ２に発生するリンギングが消失した時点以降に設定するのがよい。
第２実施形態によれば、アクティブクランプ回路２０１を用いることは、ダイオードＤ５、Ｄ６にかかる電圧を二次巻線に発生する正規の電圧に抑えることができるので、リンギング電圧を考慮した高耐圧のダイオードが不要となる。またキャパシタＣｃ１、Ｃｃ２に蓄積されたエネルギーがキャパシタＣ３に回収できるので、効率を向上させる効果がある。
なお、図１と同一部分については同一符号を付しており、他の回路構成および動作について同じものについては、重複する説明は省略する。
なお、図１と同一部分については同一符号を付しており、他の回路構成および動作について同じものについては、重複する説明は省略する。
（第３実施形態）
次に、本発明の電力変換装置の第３実施形態について説明する。
図７は、本発明の電力変換装置の第３実施形態の回路構成を示す図である。
図７において、第１実施形態と異なる点は、電力変換装置からキャパシタＣ３を除いた電力変換装置を並列に設けて、この２つの電力変換装置（制御回路は図示せず）をインターリーブ動作（交互に補完的動作）させる点である。
そして、交流電源ＡＣの電圧極性が正のときは、図８に示す各スイッチング素子Ｑ１〜Ｑ３、Ｑ２１〜Ｑ２３のドライブ信号波形のタイミングを用いて、第３実施形態を動作させる。
なお、図７において、制御回路（図１における７６、９０、９５、９７、１０１）、および検出回路（図１における７１〜７４、８０〜８１、１００）の図示は省略している。
次に、本発明の電力変換装置の第３実施形態について説明する。
図７は、本発明の電力変換装置の第３実施形態の回路構成を示す図である。
図７において、第１実施形態と異なる点は、電力変換装置からキャパシタＣ３を除いた電力変換装置を並列に設けて、この２つの電力変換装置（制御回路は図示せず）をインターリーブ動作（交互に補完的動作）させる点である。
そして、交流電源ＡＣの電圧極性が正のときは、図８に示す各スイッチング素子Ｑ１〜Ｑ３、Ｑ２１〜Ｑ２３のドライブ信号波形のタイミングを用いて、第３実施形態を動作させる。
なお、図７において、制御回路（図１における７６、９０、９５、９７、１０１）、および検出回路（図１における７１〜７４、８０〜８１、１００）の図示は省略している。
図８は、図７で示した本発明の電力変換装置の第３実施形態の回路におけるスイッチング素子Ｑ１〜Ｑ３、Ｑ２１〜Ｑ２３のドライブ信号波形のタイムチャートである。
図８において、横方向は時間を示しており、縦方向にはＱ１−Ｄｕｔｙ、Ｑ２−Ｄｕｔｙ、Ｑ３−Ｄｕｔｙ、Ｑ２１−Ｄｕｔｙ、Ｑ２２−Ｄｕｔｙ、Ｑ２３−Ｄｕｔｙの各項目を表している。
Ｑ１−Ｄｕｔｙ、Ｑ２−Ｄｕｔｙ、Ｑ３−Ｄｕｔｙの動作波形は概ね、第１実施形態のドライブ信号波形である図２と同様である。
図８において、横方向は時間を示しており、縦方向にはＱ１−Ｄｕｔｙ、Ｑ２−Ｄｕｔｙ、Ｑ３−Ｄｕｔｙ、Ｑ２１−Ｄｕｔｙ、Ｑ２２−Ｄｕｔｙ、Ｑ２３−Ｄｕｔｙの各項目を表している。
Ｑ１−Ｄｕｔｙ、Ｑ２−Ｄｕｔｙ、Ｑ３−Ｄｕｔｙの動作波形は概ね、第１実施形態のドライブ信号波形である図２と同様である。
ただし、Ｑ１−ＤｕｔｙがＬｏｗ、Ｑ２−ＤｕｔｙがＬｏｗ、Ｑ３−ＤｕｔｙがＨｉｇｈ、つまりスイッチング素子Ｑ１、Ｑ２がオフしているタイミングの所定の期間において、Ｑ２１−ＤｕｔｙがＨｉｇｈ、Ｑ２２−ＤｕｔｙがＨｉｇｈ、Ｑ２３−ＤｕｔｙがＬｏｗとなるドライブ信号波形を示している。この期間のＱ２１−Ｄｕｔｙ、Ｑ２２−Ｄｕｔｙ、Ｑ２３−Ｄｕｔｙのドライブ信号波形は、スイッチング素子Ｑ１〜Ｑ３がワンコンバータとしての主要動作をするときの期間のＱ１−Ｄｕｔｙ、Ｑ２−Ｄｕｔｙ、Ｑ３−Ｄｕｔｙのドライブ信号波形と同様の波形である。
したがって、スイッチング素子Ｑ１〜Ｑ３とスイッチング素子Ｑ２１〜Ｑ２３とは、タイミングをずらして、同様の交互に補完的な動作（インターリーブ動作）をするドライブ信号波形となっている。
つまり、図８では、インターリーブ動作のため、各スイッチング素子Ｑ１〜Ｑ３に対して各スイッチング素子Ｑ２１〜Ｑ２３のタイミング位相を１８０°シフトさせている。
第３実施形態によれば、扱える負荷（電力）を大きくできるほか、更なる力率改善とキャパシタＣ３の端子電圧（出力電圧）のリップル低減が期待できる。
なお、図１と同一部分については同一符号を付しており、他の回路構成および動作に関し同じものについては、重複する説明は省略する。
つまり、図８では、インターリーブ動作のため、各スイッチング素子Ｑ１〜Ｑ３に対して各スイッチング素子Ｑ２１〜Ｑ２３のタイミング位相を１８０°シフトさせている。
第３実施形態によれば、扱える負荷（電力）を大きくできるほか、更なる力率改善とキャパシタＣ３の端子電圧（出力電圧）のリップル低減が期待できる。
なお、図１と同一部分については同一符号を付しており、他の回路構成および動作に関し同じものについては、重複する説明は省略する。
（第４実施形態）
次に、本発明の電力変換装置の第４実施形態について説明する。
図９は、本発明の電力変換装置の第４実施形態の回路構成を示す図である。
図９において第４実施形態が第１実施形態と異なる点は、トランスの一次巻線Ｎ１とキャパシタＣ２の接続点と、ダイオードＤ３とキャパシタＣ１の接続点の間に、キャパシタＣ４を追加、接続し、トランスの一次側をハーフブリッジ回路とする点である。
ただし、動作は、第１実施形態と同じであり、第１実施形態と同等の効果が得られる。
なお、図１と同一部分については同一符号を付しており、他の回路構成および動作に関し同じものについては、重複する説明は省略する。
次に、本発明の電力変換装置の第４実施形態について説明する。
図９は、本発明の電力変換装置の第４実施形態の回路構成を示す図である。
図９において第４実施形態が第１実施形態と異なる点は、トランスの一次巻線Ｎ１とキャパシタＣ２の接続点と、ダイオードＤ３とキャパシタＣ１の接続点の間に、キャパシタＣ４を追加、接続し、トランスの一次側をハーフブリッジ回路とする点である。
ただし、動作は、第１実施形態と同じであり、第１実施形態と同等の効果が得られる。
なお、図１と同一部分については同一符号を付しており、他の回路構成および動作に関し同じものについては、重複する説明は省略する。
（第５実施形態）
次に、本発明の電力変換装置の第５実施形態について説明する。
図１０は、本発明の電力変換装置の第５実施形態の回路構成を示す図である。
図１０において、第１実施形態と異なる点は、トランスの二次巻線をＮ２、Ｎ３の２つに増やし、センタータップ構成とする点である。
このため、二次巻線Ｎ２はダイオードＤ５によって整流された電圧が、また二次巻線Ｎ３はダイオードＤ６によって整流された電圧がインダクタＬ３を介してキャパシタＣ３により平滑されて、負荷ＲＬに直流電圧（電力）を出力する。
次に、本発明の電力変換装置の第５実施形態について説明する。
図１０は、本発明の電力変換装置の第５実施形態の回路構成を示す図である。
図１０において、第１実施形態と異なる点は、トランスの二次巻線をＮ２、Ｎ３の２つに増やし、センタータップ構成とする点である。
このため、二次巻線Ｎ２はダイオードＤ５によって整流された電圧が、また二次巻線Ｎ３はダイオードＤ６によって整流された電圧がインダクタＬ３を介してキャパシタＣ３により平滑されて、負荷ＲＬに直流電圧（電力）を出力する。
主スイッチ回路部１０の動作は第１実施形態と同じでよい。ここでのインダクタＬ３の役割は、出力電圧（キャパシタＣ３の端子電圧）のリップルを低減し、リップルの少ない安定した出力電圧を得ることにある。
第５実施形態によれば、第１実施形態と同等の効果が得られる。
なお、図１と同一部分については同一符号を付しており、他の回路構成および動作に関し同じものについては、重複する説明は省略する。
第５実施形態によれば、第１実施形態と同等の効果が得られる。
なお、図１と同一部分については同一符号を付しており、他の回路構成および動作に関し同じものについては、重複する説明は省略する。
（第６実施形態）
次に、本発明の電力変換装置の第６実施形態について説明する。
図１１は、本発明の電力変換装置の第６実施形態の回路構成を示す図である。
図１１において、第１実施形態と異なる点は、本発明の制御系を２コンバータ（力率改善コンバータ、ＤＣ−ＤＣコンバータ）の電力変換装置に適用する点である。
ここでは、２コンバータの電力変換装置のうち、力率改善コンバータ５０１は、インダクタＬ１、ダイオードＤ１１、Ｄ１２、スイッチング素子Ｑ１、Ｑ２とダイオードＤ１、Ｄ２をそれぞれ逆並列に接続してなる２つのスイッチ回路、キャパシタＣ１からなる昇圧回路で形成される。
次に、本発明の電力変換装置の第６実施形態について説明する。
図１１は、本発明の電力変換装置の第６実施形態の回路構成を示す図である。
図１１において、第１実施形態と異なる点は、本発明の制御系を２コンバータ（力率改善コンバータ、ＤＣ−ＤＣコンバータ）の電力変換装置に適用する点である。
ここでは、２コンバータの電力変換装置のうち、力率改善コンバータ５０１は、インダクタＬ１、ダイオードＤ１１、Ｄ１２、スイッチング素子Ｑ１、Ｑ２とダイオードＤ１、Ｄ２をそれぞれ逆並列に接続してなる２つのスイッチ回路、キャパシタＣ１からなる昇圧回路で形成される。
また、絶縁型のＤＣ−ＤＣコンバータ５０２は、スイッチング素子Ｑ３、Ｑ４とダイオードＤ３、Ｄ４をそれぞれ逆並列に接続してなる２つのスイッチ回路、インダクタＬ２、トランスＴ１の一次巻線Ｎ１、キャパシタＣ２からなるハーフブリッジ回路で形成され、さらにトランスＴ１の二次巻線Ｎ２は、ダイオードＤ５、Ｄ６、インダクタＬ３、Ｌ４、キャパシタＣ３からなるカレントダブラ回路で形成される。
また、制御回路のドライブ信号生成回路９７の論理ゲートの構成を図１１に示すように変えている。
すなわち、第１ＡＮＤ回路と第２ＡＮＤ回路、および第１反転回路と第２反転回路を備え、第１ＡＮＤ回路の第２ゲートと、第２ＡＮＤ回路の第１ゲートには、ＰＷＭ信号生成回路９４の出力信号が入力している。また、第１ＡＮＤ回路の第１ゲートと、第２ＡＮＤ回路の第２ゲートには、正負判定回路７６の出力信号が入力している。ただし、第２ＡＮＤ回路の第２ゲートは反転してから入力する。
また、第１反転回路のゲートには、ＰＷＭ信号生成回路９６の出力信号が入力している。また、第１反転回路の出力信号は、第２反転回路のゲートに入力している。
そして、第１ＡＮＤ回路の出力信号がＱ１−ｄｕｔｙの信号であり、第２ＡＮＤ回路の出力信号がＱ２−ｄｕｔｙの信号であり、第１反転回路の出力信号がＱ４−ｄｕｔｙの信号であり、第２反転回路の出力信号がＱ３−ｄｕｔｙの信号である。
すなわち、第１ＡＮＤ回路と第２ＡＮＤ回路、および第１反転回路と第２反転回路を備え、第１ＡＮＤ回路の第２ゲートと、第２ＡＮＤ回路の第１ゲートには、ＰＷＭ信号生成回路９４の出力信号が入力している。また、第１ＡＮＤ回路の第１ゲートと、第２ＡＮＤ回路の第２ゲートには、正負判定回路７６の出力信号が入力している。ただし、第２ＡＮＤ回路の第２ゲートは反転してから入力する。
また、第１反転回路のゲートには、ＰＷＭ信号生成回路９６の出力信号が入力している。また、第１反転回路の出力信号は、第２反転回路のゲートに入力している。
そして、第１ＡＮＤ回路の出力信号がＱ１−ｄｕｔｙの信号であり、第２ＡＮＤ回路の出力信号がＱ２−ｄｕｔｙの信号であり、第１反転回路の出力信号がＱ４−ｄｕｔｙの信号であり、第２反転回路の出力信号がＱ３−ｄｕｔｙの信号である。
図１２は、図１１で示した本発明の電力変換装置の第６実施形態の回路におけるスイッチング素子Ｑ１〜Ｑ４のドライブ信号波形のタイムチャートである。
図１２において、横方向は時間を示しており、縦方向にはＱ１−Ｄｕｔｙ、Ｑ２−Ｄｕｔｙ、Ｑ３−Ｄｕｔｙ、Ｑ４−Ｄｕｔｙの各項目を表している。
Ｑ１−ＤｕｔｙとＱ２−Ｄｕｔｙは互いに反転した波形となっている。また、Ｑ３−Ｄｕｔｙ、Ｑ４−Ｄｕｔｙは互いに反転した波形となっている。
また、Ｑ３−ＤｕｔｙがＨｉｇｈとなるのは、Ｑ１−ＤｕｔｙがＨｉｇｈである所定の期間内である。
図１２において、横方向は時間を示しており、縦方向にはＱ１−Ｄｕｔｙ、Ｑ２−Ｄｕｔｙ、Ｑ３−Ｄｕｔｙ、Ｑ４−Ｄｕｔｙの各項目を表している。
Ｑ１−ＤｕｔｙとＱ２−Ｄｕｔｙは互いに反転した波形となっている。また、Ｑ３−Ｄｕｔｙ、Ｑ４−Ｄｕｔｙは互いに反転した波形となっている。
また、Ｑ３−ＤｕｔｙがＨｉｇｈとなるのは、Ｑ１−ＤｕｔｙがＨｉｇｈである所定の期間内である。
交流電源ＡＣの電圧極性が正のときは、図１２に示す各スイッチング素子Ｑ１〜Ｑ４のドライブ信号波形のタイミングを用いて、第６実施形態を動作させる。
また、交流電源ＡＣの電圧極性が負のときは、図１２に示すＱ１−ＤｕｔｙとＱ２−Ｄｕｔｙが互いに入れ替わって動作する。なお、このときＱ３−ＤｕｔｙとＱ４−Ｄｕｔｙについては、図１２の波形と同様である。
また、交流電源ＡＣの電圧極性が負のときは、図１２に示すＱ１−ＤｕｔｙとＱ２−Ｄｕｔｙが互いに入れ替わって動作する。なお、このときＱ３−ＤｕｔｙとＱ４−Ｄｕｔｙについては、図１２の波形と同様である。
第６実施形態によれば、第１実施形態と同等の効果が得られるほか、本発明の制御方法が２コンバータの電力変換装置においても適用可能であることを示している。換言すれば、本発明の制御方法は、ワンコンバータ（１コンバータ）の電力変換装置の制御方法から説明したが、ワンコンバータに限らず、２コンバータでも適用可能で、電力変換装置全般に亘って適用可能である。
また、２コンバータの場合には、中間電圧制御系を含めた力率改善制御系と出力電圧制御系で優先関係を持たないので、スイッチング素子Ｑ１、Ｑ２とＱ３、Ｑ４の制御を、２つの制御系でそれぞれ独立して構築でき、ワンコンバータに比べてより自由度のある制御系が構築できるメリットがある。
なお、図１と同一部分については同一符号を付しており、他の回路構成および動作について同じものについては、重複する説明は省略する。
また、２コンバータの場合には、中間電圧制御系を含めた力率改善制御系と出力電圧制御系で優先関係を持たないので、スイッチング素子Ｑ１、Ｑ２とＱ３、Ｑ４の制御を、２つの制御系でそれぞれ独立して構築でき、ワンコンバータに比べてより自由度のある制御系が構築できるメリットがある。
なお、図１と同一部分については同一符号を付しており、他の回路構成および動作について同じものについては、重複する説明は省略する。
（第７実施形態）
次に、本発明の電力変換装置を用いたＨＤＤ（Hard Disk Drive、ハードディスクドライブ、ハードディスク）装置の実施形態を第７実施形態として示す。
図１３は、本発明の電力変換装置を適用したＨＤＤ装置の構成を示す図である。
図１３において、ＨＤＤ装置における電源システムは、並列冗長構成の電源システムを構築しており、ＡＣライン（交流配電線）であるＡＣ−１やＡＣ−２からＡＣ電圧を受電して、第１実施形態〜第６実施形態に記載の電力変換装置であるＡＣ−ＤＣコンバータのＡＣ−ＤＣ１、ＡＣ−ＤＣ２を介してＤＣ電圧Ｖ１を出力している。
次に、本発明の電力変換装置を用いたＨＤＤ（Hard Disk Drive、ハードディスクドライブ、ハードディスク）装置の実施形態を第７実施形態として示す。
図１３は、本発明の電力変換装置を適用したＨＤＤ装置の構成を示す図である。
図１３において、ＨＤＤ装置における電源システムは、並列冗長構成の電源システムを構築しており、ＡＣライン（交流配電線）であるＡＣ−１やＡＣ−２からＡＣ電圧を受電して、第１実施形態〜第６実施形態に記載の電力変換装置であるＡＣ−ＤＣコンバータのＡＣ−ＤＣ１、ＡＣ−ＤＣ２を介してＤＣ電圧Ｖ１を出力している。
このＤＣ電圧Ｖ１には、電池を搭載したバックアップ電源ＢＵＰＳを接続して停電対策を行っている。また、このＤＣ電圧Ｖ１は、非絶縁型ＤＣ−ＤＣコンバータＤＣ−ＤＣ１１〜ＤＣ−ＤＣ１ｍを介してＨＤＤ装置ＨＤＤ１〜ＨＤＤｍに電力を供給している。
また、非絶縁型ＤＣ−ＤＣコンバータＤＣ−ＤＣ１〜ＤＣ−ＤＣｎを介して、ＨＤＤ装置にデータを記憶するための制御を司るプロセッサＣＰＵや、高速大容量メモリＤＲＡＭ（Dynamic Random Access Memory）、ＳＲＡＭ（Static Random Access Memory）、・・・、ＩＣ（Integrated Circuit）、またはＡＳＩＣ（Application Specific Integrated Circuit）、などで構成されるボードに対象毎に異なり、かつ適正な電圧の電力を供給している。
また、非絶縁型ＤＣ−ＤＣコンバータＤＣ−ＤＣ１〜ＤＣ−ＤＣｎを介して、ＨＤＤ装置にデータを記憶するための制御を司るプロセッサＣＰＵや、高速大容量メモリＤＲＡＭ（Dynamic Random Access Memory）、ＳＲＡＭ（Static Random Access Memory）、・・・、ＩＣ（Integrated Circuit）、またはＡＳＩＣ（Application Specific Integrated Circuit）、などで構成されるボードに対象毎に異なり、かつ適正な電圧の電力を供給している。
第７実施形態のように前述の第１実施形態〜第６実施形態で説明したような電力変換装置を用いた電源システムや装置によれば、構成部品点数の削減による低コスト化や導通損の低減による低損失化を図ることができるので、小型で、低コスト、高効率な電源システムやそれを適用したハードディスク装置などの各種の装置を得ることが可能となる。
また、本発明の電力変換装置における力率改善制御を適用することにより、ＡＣライン（交流配電線）から見て、高力率が期待できる。
また、本発明の電力変換装置における力率改善制御を適用することにより、ＡＣライン（交流配電線）から見て、高力率が期待できる。
（その他の実施形態）
以上、本発明の実施形態について図面を参照して詳述したが、本発明はこれら実施形態およびその変形に限定されるものではなく、本発明の要旨を逸脱しない範囲の設計変更等があってもよく、以下にその例をあげる。
以上、本発明の実施形態について図面を参照して詳述したが、本発明はこれら実施形態およびその変形に限定されるものではなく、本発明の要旨を逸脱しない範囲の設計変更等があってもよく、以下にその例をあげる。
例えば、第１実施形態（図１参照）において、インダクタＬ２を用いているが、インダクタＬ２は、トランスＴ１の漏れインダクタンスを利用することも可能である。なお、本変形は、第２〜第６実施形態に対しても同様に適用可能である。
また、第１実施形態（図１参照）において、トランスＴ１の二次側にカレントダブラ回路が形成され、ダイオードＤ５、Ｄ６が用いられているが、これらのダイオードＤ５、Ｄ６は、ＭＯＳＦＥＴを用いた同期整流回路に置き換えても構わない。なお、本変形は、第２〜第６実施形態に対しても同様に適用可能である。
また、第１実施形態（図１参照）において、図示していないが、比較増幅器７９と加算器９８の間に最大値回路を設けて、比較増幅器７９で生成された入力電流偏差Ｖｄｄｕｔｙと比較増幅器７７で生成された出力電圧偏差Ｖｏｄｕｔｙとを比較して、大きい方を入力電流偏差Ｖｄｄｕｔｙとして加算器９８に入力するようにしても構わない。この最大値回路を追加すると、（入力電流偏差Ｖｄｄｕｔｙ）≧（出力電圧偏差Ｖｏｄｕｔｙ）の関係が常に確定するので、電力変換装置の起動時のような制御が不確定になる場合に有用である。なお、本変形は、第２〜第６実施形態に対しても同様に適用可能である。
また、第１実施形態（図１参照）において、ドライブ信号生成回路９７の論理回路の構成例を示したが、これは一例にすぎない。同等の機能を有する論理回路は様々に構成できる。また、ドライブ信号生成回路９７にドライブ回路７５や正負判定回路７６を含めて構成してもよい。
第２実施形態（図５参照）において、アクティブクランプ回路２０１を設けることを説明したが、アクティブクランプ回路２０１は、第３〜第６実施形態においても二次巻線に発生する電圧のクランプや、効率向上に有効な手段である。
また、第３実施形態（図７参照）において、電力変換装置をキャパシタＣ３を共用して並列に設けて、２つの電力変換装置をインターリーブ動作させることを説明したが、このインターリーブ動作は、第３実施形態に限らず、第２、第４〜第６実施形態においても同様に適用可能であり有効な手段、方法である。
また、第４実施形態（図９参照）において、トランスの一次巻線Ｎ１とキャパシタＣ２の接続点と、ダイオードＤ３とキャパシタＣ１の接続点の間に、キャパシタＣ４を追加、接続し、トランスの一次側をハーフブリッジ回路としたが、このハーフブリッジ回路は、第４実施形態に限らず、第１〜第３、第５、第６実施形態においても同様に適用可能であり有効な手段、方法である。
また、第６実施形態（図１１参照）において、２コンバータの電力変換装置においては、力率改善コンバータとして、図１１の力率改善コンバータ５０１に示した回路を例にあげたが、昇圧機能を有する同様の機能の回路であり、かつ適切にＰＷＭ制御をすれば、図１１で示した回路に限定されず、適用可能である。
また、第６実施形態（図１１参照）において、２コンバータの電力変換装置における絶縁型のＤＣ‐ＤＣコンバータ５０２は、ハーフブリッジ回路を例にあげたが、ハーフブリッジ回路に限らず、フルブリッジ回路で形成してもよい。
また、第１〜第６実施形態において、スイッチング素子Ｑ１〜Ｑ３（Ｑ４）は、ＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor：金属−酸化物−半導体電界効果型トランジスタ）の場合で説明したが、ＩＧＢＴ（Insulated Gate Bipolar Transistor：絶縁ゲート型バイポーラトランジスタ）、ＢＪＴ（Bipolar Junction Transistor：バイポーラ型トランジスタ）、または、他の適切なトランジスタを用いてもよい。
また、本実施形態では、スイッチング素子Ｑ１〜Ｑ４の導通損の削減のためには、低オン抵抗のスイッチング素子を用いる必要があり、ＳｉＣ（Silicon Carbide）、ＧａＮ（Gallium Nitride）などのパワー半導体トランジスタを用いてもよい。
また、本実施形態では、スイッチング素子Ｑ１〜Ｑ４の導通損の削減のためには、低オン抵抗のスイッチング素子を用いる必要があり、ＳｉＣ（Silicon Carbide）、ＧａＮ（Gallium Nitride）などのパワー半導体トランジスタを用いてもよい。
さらに、第１〜第６実施形態において、制御回路は、アナログ制御による演算でも、ディジタル制御による演算でも、またアナログとディジタルを混載した制御で実現してもよい。
ディジタル制御の場合には、マイコン、ＤＳＰ（Digital Signal Processor）、ＡＳＩＣ等を使用することができる。
ディジタル制御の場合には、マイコン、ＤＳＰ（Digital Signal Processor）、ＡＳＩＣ等を使用することができる。
（本発明、本実施形態の補足）
以上、本発明は入力電流と出力電圧の情報を用いて小電流領域は不連続モードで、大電流領域は連続モードに移行する入力電流波形制御の力率改善制御に、中間電圧と負荷電流の情報を用いて中間電圧制御を加えて、中間電圧を設定値に一定に制御するようにすることにより、交流電源の全電圧領域に亘って入力電流波形が正弦波状に再現されるので、高い力率（９８％以上）が得られる。
また、本実施形態のワンコンバータの電力変換装置は、２コンバータの電力変換装置よりコンバータ段数と構成部品点数が少なく、定格負荷時の大電流領域で連続モードとなるため低損失化が図れるので、装置の低コスト化、高効率化が図れる利点がある。
また、前述した、出力電圧制御回路と、中間電圧制御回路と、力率改善制御回路と、による制御方法は、ワンコンバータのみならず、２コンバータの電力変換装置においても適用できる。
また、第１〜第６実施形態の電力変換装置はこの他、図示しないが、各種産業応用機器用電力変換装置や、通信情報機器用電力変換装置や、汎用の絶縁型ＡＣ−ＤＣコンバータ、などへ応用展開ができる。
以上、本発明は入力電流と出力電圧の情報を用いて小電流領域は不連続モードで、大電流領域は連続モードに移行する入力電流波形制御の力率改善制御に、中間電圧と負荷電流の情報を用いて中間電圧制御を加えて、中間電圧を設定値に一定に制御するようにすることにより、交流電源の全電圧領域に亘って入力電流波形が正弦波状に再現されるので、高い力率（９８％以上）が得られる。
また、本実施形態のワンコンバータの電力変換装置は、２コンバータの電力変換装置よりコンバータ段数と構成部品点数が少なく、定格負荷時の大電流領域で連続モードとなるため低損失化が図れるので、装置の低コスト化、高効率化が図れる利点がある。
また、前述した、出力電圧制御回路と、中間電圧制御回路と、力率改善制御回路と、による制御方法は、ワンコンバータのみならず、２コンバータの電力変換装置においても適用できる。
また、第１〜第６実施形態の電力変換装置はこの他、図示しないが、各種産業応用機器用電力変換装置や、通信情報機器用電力変換装置や、汎用の絶縁型ＡＣ−ＤＣコンバータ、などへ応用展開ができる。
ＡＣ 交流電源、交流電圧
ＡＣ−１、ＡＣ−２ ＡＣライン、交流配電線
ＡＣ−ＤＣ１、ＡＣ−ＤＣ２ ＡＣ−ＤＣコンバータ
ＢＵＰＳ バックアップ電源
Ｃ１〜Ｃ４、Ｃ２１、Ｃ２２、Ｃｃ１、Ｃｃ２ キャパシタ
ＤＣ−ＤＣ１〜ＤＣ−ＤＣｎ、ＤＣ−ＤＣ１１〜ＤＣ−ＤＣ１ｍ 非絶縁型ＤＣ−ＤＣコンバータ
Ｄ１〜Ｄ８、Ｄ１１〜Ｄ１４、Ｄ２１〜Ｄ２３、Ｄ２５、Ｄ２６ ダイオード
ＨＤＤ１〜ＨＤＤｍ ＨＤＤ装置
Ｉｉｎ、Ｉｉｎ２ 入力電流
Ｌ１〜Ｌ４、Ｌ２１〜Ｌ２４ インダクタ
Ｎ１、Ｎ２１ 一次巻線
Ｎ２、Ｎ３、Ｎ２２、Ｎ２３ 二次巻線
Ｑ１〜Ｑ４、Ｑ７〜Ｑ８、Ｑ２１〜Ｑ２３ スイッチング素子、半導体スイッチング素子
ＲＬ 負荷
Ｖｄ 中間電圧
Ｖｄ＿ｂｉａｓ 中間電圧偏差
Ｖｄ＿ｃｍｐ 新たな中間電圧指令値
Ｖｄｄｕｔｙ 入力電流偏差
Ｖｄｄｕｔｙ’ 新たな入力電流偏差
Ｖｏｄｕｔｙ 出力電圧偏差
Ｖ１ ＤＣ電圧
１０ 主スイッチ回路部
７１ 入力電圧検出回路
７２ 出力電圧検出回路
７３、８０ 電流センサ
７４ 入力電流検出回路
７５、２７５ ドライブ回路（制御回路の一部）
７６ 正負判定回路（制御回路の一部）
７７、７９、１０２ 比較増幅器
８１ 出力電流検出回路
９０ 力率改善制御回路（制御回路の一部）
９２ 絶対値回路
９４ ＰＷＭ信号生成回路（第２のＰＷＭ信号生成回路）
９６ ＰＷＭ信号生成回路（第１のＰＷＭ信号生成回路）
９５ 出力電圧制御回路（制御回路の一部）
９７ ドライブ信号生成回路（制御回路の一部）
９８、１０３ 加算器
９９ 係数回路
１００ 中間電圧検出回路
１０１ 中間電圧制御回路（制御回路の一部）
１０４ 指令値補正回路
２０１ アクティブクランプ回路
５０１ 力率改善コンバータ
５０２ ＤＣ−ＤＣコンバータ
ＡＣ−１、ＡＣ−２ ＡＣライン、交流配電線
ＡＣ−ＤＣ１、ＡＣ−ＤＣ２ ＡＣ−ＤＣコンバータ
ＢＵＰＳ バックアップ電源
Ｃ１〜Ｃ４、Ｃ２１、Ｃ２２、Ｃｃ１、Ｃｃ２ キャパシタ
ＤＣ−ＤＣ１〜ＤＣ−ＤＣｎ、ＤＣ−ＤＣ１１〜ＤＣ−ＤＣ１ｍ 非絶縁型ＤＣ−ＤＣコンバータ
Ｄ１〜Ｄ８、Ｄ１１〜Ｄ１４、Ｄ２１〜Ｄ２３、Ｄ２５、Ｄ２６ ダイオード
ＨＤＤ１〜ＨＤＤｍ ＨＤＤ装置
Ｉｉｎ、Ｉｉｎ２ 入力電流
Ｌ１〜Ｌ４、Ｌ２１〜Ｌ２４ インダクタ
Ｎ１、Ｎ２１ 一次巻線
Ｎ２、Ｎ３、Ｎ２２、Ｎ２３ 二次巻線
Ｑ１〜Ｑ４、Ｑ７〜Ｑ８、Ｑ２１〜Ｑ２３ スイッチング素子、半導体スイッチング素子
ＲＬ 負荷
Ｖｄ 中間電圧
Ｖｄ＿ｂｉａｓ 中間電圧偏差
Ｖｄ＿ｃｍｐ 新たな中間電圧指令値
Ｖｄｄｕｔｙ 入力電流偏差
Ｖｄｄｕｔｙ’ 新たな入力電流偏差
Ｖｏｄｕｔｙ 出力電圧偏差
Ｖ１ ＤＣ電圧
１０ 主スイッチ回路部
７１ 入力電圧検出回路
７２ 出力電圧検出回路
７３、８０ 電流センサ
７４ 入力電流検出回路
７５、２７５ ドライブ回路（制御回路の一部）
７６ 正負判定回路（制御回路の一部）
７７、７９、１０２ 比較増幅器
８１ 出力電流検出回路
９０ 力率改善制御回路（制御回路の一部）
９２ 絶対値回路
９４ ＰＷＭ信号生成回路（第２のＰＷＭ信号生成回路）
９６ ＰＷＭ信号生成回路（第１のＰＷＭ信号生成回路）
９５ 出力電圧制御回路（制御回路の一部）
９７ ドライブ信号生成回路（制御回路の一部）
９８、１０３ 加算器
９９ 係数回路
１００ 中間電圧検出回路
１０１ 中間電圧制御回路（制御回路の一部）
１０４ 指令値補正回路
２０１ アクティブクランプ回路
５０１ 力率改善コンバータ
５０２ ＤＣ−ＤＣコンバータ
Claims (16)
- 第１のインダクタと、
第１のダイオードと第２のダイオードを順極性に直列接続してなる整流アームと、
半導体スイッチング素子とダイオードを逆並列に接続してなる第１のスイッチ回路と第２のスイッチ回路を直列接続してなる第１のスイッチアームと、
半導体スイッチング素子とダイオードを逆並列に接続してなる第３のスイッチ回路と第１のキャパシタを直列接続してなる第２のスイッチアームと、
直列に接続された第２のインダクタと第２のキャパシタとを有するＬＣ直列回路と、
一次巻線と二次巻線とを有するトランスと、
前記トランスの二次巻線に接続された整流平滑回路と、
前記第１、第２、第３のスイッチ回路をＰＷＭ信号に基づいてオンオフ制御する制御回路と、
を備え、
前記整流アームと、前記第１のスイッチアームと、前記第２のスイッチアームと、前記ＬＣ直列回路とが互いに並列に接続され、
前記ＬＣ直列回路の第２のインダクタと第２のキャパシタと前記トランスの一次巻線とが直列に接続され、
前記整流アームの前記第１のダイオードと前記第２のダイオードの接続点と、前記第１のスイッチアームの前記第１と第２のスイッチ回路の接続点との間に前記第１のインダクタを介して交流電源が接続されてなる電力変換装置であって、
さらに、
前記制御回路は、
前記整流平滑回路の出力電圧を所定の設定値に制御するため、前記出力電圧の検出情報を用いて、前記第１と第２のスイッチ回路の少なくとも一方のスイッチ回路と前記第３のスイッチ回路をオンオフ制御する出力電圧制御回路と、
前記第１のキャパシタの端子電圧と前記整流平滑回路の出力電流の検出情報を用いて、中間電圧を所定の設定値に制御する中間電圧制御回路と、
前記交流電源の入力電流と前記整流平滑回路の出力電圧の検出情報、および前記中間電圧制御回路の出力制御信号を用いて、前記第１と第２のスイッチ回路の少なくとも残りの他方のスイッチ回路をオンオフ制御する力率改善制御回路と、
を備えることを特徴とする電力変換装置。 - 請求項１に記載の電力変換装置において、
前記整流平滑回路は、
互いに直列に接続された２つの整流回路と、
該２つの整流回路にそれぞれ直列に接続された第３と第４のインダクタと、
前記２つの整流回路と前記第３と第４のインダクタとのそれぞれの直列回路の端子間にそれぞれ接続された第３のキャパシタと、
を備えたカレントダブラ回路で構成され、
前記整流平滑回路の前記第３のキャパシタの端子電圧を電力変換装置としての出力電圧とすることを特徴とする電力変換装置。 - 請求項１に記載の電力変換装置において、
前記トランスは、２つの二次巻線を備え、
前記整流平滑回路は、前記２つの二次巻線の電圧をそれぞれ整流する２つの整流回路と、該２つの整流回路の出力電圧を平滑する第３のインダクタと第３のキャパシタとを備え、該第３のキャパシタの端子電圧を電力変換装置としての出力電圧とすることを特徴とする電力変換装置。 - 請求項１乃至請求項３のいずれか一項に記載の電力変換装置において、
さらに、
半導体スイッチング素子とダイオードを逆並列に接続してなる第７のスイッチ回路と第１のクランプコンデンサとの直列回路と、半導体スイッチング素子とダイオードを逆並列に接続してなる第８のスイッチ回路と第２のクランプコンデンサとの直列回路とを有するアクティブクランプ回路を備え、該アクティブクランプ回路の該第７、第８のスイッチ回路を前記トランスの二次巻線の両端にそれぞれ接続し、
該二次巻線の端子電圧をクランプするとともに、クランプ動作後は前記第７、第８のスイッチ回路がオンされている期間において、前記クランプコンデンサに蓄積されたエネルギーを前記第３のキャパシタに回収することを特徴とする電力変換装置。 - 請求項２または請求項３に記載の電力変換装置において、
前記２つの整流回路は、２つのダイオード、または２つのスイッチ回路を用いることを特徴とする電力変換装置。 - 請求項２または請求項３に記載の電力変換装置において、
さらに、
前記電力変換装置と同じ構成の電力変換装置を並列に備え、
前記第３のキャパシタを共有して互いに出力端子を接続し、
これら２つの電力変換装置をインターリーブ動作させることを特徴とする電力変換装置。 - 請求項１に記載の電力変換装置において、
前記第１のキャパシタと前記第２のキャパシタとの端子間に第４のキャパシタを備えたことを特徴とする電力変換装置。 - 請求項１に記載の電力変換装置において、
前記制御回路は、
出力電圧指令値と前記電力変換装置の出力回路の出力電圧検出値との出力電圧偏差に基づいて第１のＰＷＭ信号を生成し、前記第１のスイッチ回路と第２のスイッチ回路の少なくとも一方のスイッチ回路と前記第３のスイッチ回路をオンオフ制御する出力電圧制御回路と、
中間電圧指令値を前記電力変換装置の出力回路の出力電流検出値に基づいて補正して新たな中間電圧指令値とし、該新たな中間電圧指令値と前記第１のキャパシタの端子電圧から検出された中間電圧検出値とに基づいて中間電圧偏差を生成する中間電圧制御回路と、
前記出力電圧偏差に係数を乗じて生成された入力電流指令値と前記交流電源の入力電流から検出された入力電流検出値の絶対値とに基づいて入力電流偏差を生成し、該入力電流偏差に前記中間電圧偏差を加えて生成された新たな入力電流偏差に基づいて第２のＰＷＭ信号を生成し、前記第１と第２のスイッチ回路の少なくとも残りの他方をオンオフ制御する力率改善制御回路とを備え、
前記第１と第２のスイッチ回路のうち、前記出力電圧制御回路でオンオフ制御するスイッチ回路がオフされている期間に前記第３のスイッチ回路をオンすることを特徴とする電力変換装置。 - 請求項１に記載の電力変換装置において、
前記制御回路は、
前記電力変換装置の出力回路の出力電圧を検出する出力電圧検出回路と、該出力電圧検出回路により検出された出力電圧検出値と出力電圧指令値とに基づいて出力電圧偏差を生成する第１の比較手段と、前記出力電圧偏差とＰＷＭ搬送波とを比較してＰＷＭ信号を生成する第１のＰＷＭ信号生成回路と、
前記交流電源の入力電圧を検出する入力電圧検出回路と、入力電流を検出する入力電流検出回路と、検出された入力電流の絶対値をとる絶対値回路と、中間電圧を検出する中間電圧検出回路と、出力電流を検出する出力電流検出回路と、前記出力電圧偏差に係数を掛けて、入力電流指令値を生成する係数回路と、該入力電流指令値と前記絶対値回路により生成された入力電流検出値とに基づいて入力電流偏差を生成する第２の比較手段と、前記出力電流検出回路により検出された出力電流検出値に基づいて中間電圧指令値の補正値を生成する指令値補正回路と、該指令値補正回路により生成された補正値と中間電圧指令値の差をとって、新たな中間電圧指令値を生成する第１の加算手段と、前記中間電圧検出回路により検出された中間電圧検出値と前記新たな中間電圧指令値とに基づいて中間電圧補正偏差を生成する第３の比較手段と、該中間電圧補正偏差と前記入力電流偏差との和をとって新たな入力電流偏差を生成する第２の加算手段と、該新たな入力電流偏差とＰＷＭ搬送波とを比較してＰＷＭ信号を生成する第２のＰＷＭ信号生成回路と、
を備え、
さらに、
前記交流電源の電圧極性が正の半周期は、
前記第１のＰＷＭ信号生成回路から出力されるＰＷＭ信号に基づいて前記第２のスイッチ回路をオンオフするドライブ信号を生成し、
前記第２のＰＷＭ信号生成回路から出力されるＰＷＭ信号に基づいて前記第１のスイッチ回路をオンオフするドライブ信号を生成し、
前記第２のスイッチ回路がオフされている期間に前記第３のスイッチ回路をオンするドライブ信号を生成し、
また、前記交流電源の電圧極性が負の半周期は、
前記第１のＰＷＭ信号生成回路から出力されるＰＷＭ信号に基づいて前記第１のスイッチ回路をオンオフするドライブ信号を生成し、
前記第２のＰＷＭ信号生成回路から出力されるＰＷＭ信号に基づいて前記第２のスイッチ回路をオンオフするドライブ信号を生成し、
前記第１のスイッチ回路がオフされている期間に前記第３のスイッチ回路をオンするドライブ信号を生成する
ドライブ信号生成回路と、を備えてなることを特徴とする電力変換装置。 - 請求項９に記載の電力変換装置において、
前記第３の比較手段と前記第２の加算手段の間に最大値回路を備え、
該最大値回路で前記入力電流偏差と前記出力電圧偏差を比較し、両者の偏差のうち大きい方の偏差を入力電流偏差として前記最大値回路から出力する
ことを特徴とする電力変換装置。 - 請求項１に記載の電力変換装置において、
前記制御回路の出力電圧制御回路と、中間電圧制御回路と、力率改善制御回路とが、ディジタル制御回路を備えたことを特徴とする電力変換装置。 - 第１のインダクタと、
第１のダイオードと第２のダイオードを順極性に直列接続してなる整流アームと、
第１のスイッチ回路と第２のスイッチ回路を直列接続してなる第１のスイッチアームと、
第３のスイッチ回路と第４のスイッチ回路を直列接続してなる第２のスイッチアームと、
第１のキャパシタと、
直列に接続された第２のインダクタと第２のキャパシタとを有するＬＣ直列回路と、
一次巻線と二次巻線とを有するトランスと、
前記トランスの二次巻線に接続された整流平滑回路と、
前記第１、第２、第３、第４のスイッチ回路をＰＷＭ信号に基づいてオンオフ制御する制御回路と、
を備え、
前記整流アームと、前記第１のスイッチアームと、前記第２のスイッチアームと、前記第１のキャパシタと、前記ＬＣ直列回路とが互いに並列に接続され、
前記ＬＣ直列回路の前記第２のインダクタと前記第２のキャパシタと前記トランスの一次巻線とが直列に接続され、
前記整流アームの前記第１のダイオードと前記第２のダイオードの接続点と、前記第１のスイッチアームの前記第１と第２のスイッチ回路の接続点との間に前記第１のインダクタを介して交流電源が接続されてなる電力変換装置であって、
さらに、
前記制御回路に、
出力電圧の情報を用いて、前記第３と前記第４のスイッチ回路を相補的にオンオフ制御し、前記出力回路の出力電圧を所定の設定値に制御する出力電圧制御回路と、
前記第１のキャパシタの端子電圧である中間電圧と出力電流の検出情報を用いて、中間電圧を所定の設定値に制御する中間電圧制御回路と、
入力電流と出力電圧の検出情報、および前記中間電圧制御の結果を用いて、前記第１と第２のスイッチ回路の少なくとも一方をオンオフ制御する力率改善制御回路と、
を備えたことを特徴とする電力変換装置。 - 第１のインダクタと、
第１のダイオードと第２のダイオードを順極性に直列接続してなる整流アームと、
半導体スイッチング素子とダイオードを逆並列に接続してなる第１のスイッチ回路と第２のスイッチ回路を直列接続してなる第１のスイッチアームと、
半導体スイッチング素子とダイオードを逆並列に接続してなる第３のスイッチ回路と第１のキャパシタを直列接続してなる第２のスイッチアームと、
直列に接続された第２のインダクタと第２のキャパシタとを有するＬＣ直列回路と、
一次巻線と二次巻線とを有するトランスと、
前記トランスの二次巻線に接続された整流平滑回路と、
前記第１、第２、第３のスイッチ回路をＰＷＭ信号に基づいてオンオフ制御する制御回路と、
を備え、
前記整流アームと、前記第１のスイッチアームと、前記第２のスイッチアームと、前記ＬＣ直列回路とが互いに並列に接続され、
前記ＬＣ直列回路の前記第２のインダクタと前記第２のキャパシタと前記トランスの一次巻線とが直列に接続され、
前記整流アームの前記第１のダイオードと前記第２のダイオードの接続点と、前記第１のスイッチアームの前記第１と第２のスイッチ回路の接続点との間に前記第１のインダクタを介して交流電源が接続されてなる電力変換装置の制御方法であって、
前記制御回路の制御に、出力電圧の情報を用いて、前記第１と第２のスイッチ回路の少なくとも一方のスイッチ回路と前記第３のスイッチ回路をオンオフ制御し、前記出力回路の出力電圧を所定の設定値に制御する出力電圧制御と、
前記第１のキャパシタの端子電圧である中間電圧と出力電流の検出情報を用いて、中間電圧を所定の設定値に制御する中間電圧制御と、
入力電流と出力電圧の検出情報、および前記中間電圧制御の結果を用いて、前記第１と第２のスイッチ回路の少なくとも一方をオンオフ制御する力率改善制御と、
を備えたことを特徴とする電力変換装置の制御方法。 - 第１のインダクタと、
第１のダイオードと第２のダイオードを順極性に直列接続してなる整流アームと、
半導体スイッチング素子とダイオードを逆並列に接続してなる第１のスイッチ回路と第２のスイッチ回路を直列接続してなる第１のスイッチアームと、
半導体スイッチング素子とダイオードを逆並列に接続してなる第３のスイッチ回路と半導体スイッチング素子とダイオードを逆並列に接続してなる第４のスイッチ回路を直列接続してなる第２のスイッチアームと、
第１のキャパシタと、
直列に接続された第２のインダクタと第２のキャパシタとを有するＬＣ直列回路と、
一次巻線と二次巻線とを有するトランスと、
前記トランスの二次巻線に接続された整流平滑回路と、
前記第１、第２、第３、第４のスイッチ回路をＰＷＭ信号に基づいてオンオフ制御する制御回路と、
を備え、
前記整流アームと、前記第１のスイッチアームと、前記第２のスイッチアームと、前記第１のキャパシタと、前記ＬＣ直列回路とが互いに並列に接続され、
前記ＬＣ直列回路の前記第２のインダクタと前記第２のキャパシタと前記トランスの一次巻線とが直列に接続され、
前記整流アームの前記第１のダイオードと前記第２のダイオードの接続点と、前記第１のスイッチアームの前記第１と第２のスイッチ回路の接続点との間に前記第１のインダクタを介して交流電源が接続されてなる電力変換装置の制御方法であって、
前記制御回路の制御に、
出力電圧の情報を用いて、前記第３と前記第４のスイッチ回路を相補的にオンオフ制御し、前記出力回路の出力電圧を所定の設定値に制御する出力電圧制御と、
前記第１のキャパシタの端子電圧である中間電圧と出力電流の検出情報を用いて、中間電圧を所定の設定値に制御する中間電圧制御と、
入力電流と出力電圧の検出情報、および前記中間電圧制御の結果を用いて、前記第１と第２のスイッチ回路の少なくとも一方をオンオフ制御する力率改善制御と、
を備えたことを特徴とする電力変換装置の制御方法。 - 電力を供給する電力変換装置を備えたハードディスク装置であって、
前記電力変換装置は請求項１に記載の電力変換装置であることを特徴とするハードディスク装置。 - 前記ハードディスク装置は、
さらに、
磁気記録ディスクと、磁気ヘッドと、磁気ディスク回転駆動装置と、磁気ヘッド駆動装置と、磁気ヘッド位置制御装置と、入出力信号制御装置と、
を備えたことを特徴とする請求項１５に記載のハードディスク装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2012016153A JP5476400B2 (ja) | 2012-01-30 | 2012-01-30 | 電力変換装置、電力変換装置の制御方法、およびハードディスク装置 |
| US13/591,264 US8605464B2 (en) | 2012-01-30 | 2012-08-22 | Power converter, control method of power converter, and hard disk drive |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2012016153A JP5476400B2 (ja) | 2012-01-30 | 2012-01-30 | 電力変換装置、電力変換装置の制御方法、およびハードディスク装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2013158122A true JP2013158122A (ja) | 2013-08-15 |
| JP5476400B2 JP5476400B2 (ja) | 2014-04-23 |
Family
ID=48870008
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2012016153A Expired - Fee Related JP5476400B2 (ja) | 2012-01-30 | 2012-01-30 | 電力変換装置、電力変換装置の制御方法、およびハードディスク装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US8605464B2 (ja) |
| JP (1) | JP5476400B2 (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JP2016039705A (ja) * | 2014-08-07 | 2016-03-22 | 東芝テック株式会社 | 電力変換装置 |
| WO2017131096A1 (ja) * | 2016-01-29 | 2017-08-03 | 三菱電機株式会社 | 電力変換装置 |
| JP2017221101A (ja) * | 2016-06-10 | 2017-12-14 | パワー・インテグレーションズ・インコーポレーテッド | 力率補正付き電源および出力参照型エネルギー蓄積器 |
| WO2020027290A1 (ja) * | 2018-08-03 | 2020-02-06 | Ntn株式会社 | ワンコンバータ方式の絶縁型スイッチング電源 |
| JP2020025431A (ja) * | 2018-08-03 | 2020-02-13 | Ntn株式会社 | ワンコンバータ方式の絶縁型スイッチング電源 |
| JP7351281B2 (ja) | 2020-10-08 | 2023-09-27 | 株式会社豊田自動織機 | 電力変換装置 |
| WO2023243115A1 (ja) * | 2022-06-16 | 2023-12-21 | 株式会社日立産機システム | 電力変換装置 |
Families Citing this family (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9088222B2 (en) * | 2011-11-17 | 2015-07-21 | Qualcomm Incorporated | Systems, methods, and apparatus for a high power factor single phase rectifier |
| TW201411997A (zh) * | 2012-09-04 | 2014-03-16 | Hon Hai Prec Ind Co Ltd | 整流電路 |
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| RU2635364C2 (ru) * | 2016-02-25 | 2017-11-13 | Закрытое акционерное общество "Связь инжиниринг" | Двухтактный dc/dc-преобразователь |
| CN107017697B (zh) * | 2017-03-31 | 2023-04-07 | 深圳市拓革科技有限公司 | 三臂整流逆变器串接负载式ups电路及其控制方法 |
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| JP4961258B2 (ja) | 2007-05-15 | 2012-06-27 | 日立アプライアンス株式会社 | 電力変換装置 |
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-
2012
- 2012-01-30 JP JP2012016153A patent/JP5476400B2/ja not_active Expired - Fee Related
- 2012-08-22 US US13/591,264 patent/US8605464B2/en not_active Expired - Fee Related
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| JP7160719B2 (ja) | 2018-08-03 | 2022-10-25 | Ntn株式会社 | ワンコンバータ方式の絶縁型スイッチング電源 |
| JP7351281B2 (ja) | 2020-10-08 | 2023-09-27 | 株式会社豊田自動織機 | 電力変換装置 |
| WO2023243115A1 (ja) * | 2022-06-16 | 2023-12-21 | 株式会社日立産機システム | 電力変換装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP5476400B2 (ja) | 2014-04-23 |
| US8605464B2 (en) | 2013-12-10 |
| US20130194698A1 (en) | 2013-08-01 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20130826 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20131211 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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|
| A61 | First payment of annual fees (during grant procedure) |
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|
| R150 | Certificate of patent or registration of utility model |
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|
| LAPS | Cancellation because of no payment of annual fees |