JP2013145824A - 配線板、電子ユニット及び配線板の製造方法 - Google Patents

Abstract

【課題】電子部品を傾き無く配線板に実装することで、電子部品の端子と配線板の端子パッドとの接続不良の発生を抑制する。
【解決手段】電子部品の底面電極が半田付けされるフットプリント５１を、当該フットプリント５１に形成されるスリット５１ｘ，５１ｙと、フットプリント５１上に形成される絶縁パターン５３，５４によって小領域Ａ１〜Ａ４に分割する。これによって、配線板をリフロー炉で加熱する際に、各小領域Ａ１〜Ａ４に塗布されたクリーム半田５５が、小領域Ａ１〜Ａ４の境界を越えて移動することを阻止する。その結果、配線板に形成されたフットプリント５１と、電子部品の底面電極との間のクリーム半田５５の厚みが均一になり、電子部品は、配線板に対して傾くことなく、当該配線板に実装される。
【選択図】図４

Description

本発明は、配線板、電子ユニット及び配線板の製造方法に関し、更に詳しくは、電子部品が実装される配線板、電子部品が実装された配線板を有する電子ユニット、及び電子部品が実装されるプリント配線板の製造方法に関する。

パーソナルコンピュータ等に代表される電子機器は、年々小型化が進み、電子回路を構成する部品の実装スペースが限られてきている。このため、電子機器の制御回路は、回路パターンが積層形成された配線板と、この配線板に実装される電子部品によって構成されるのが一般的になっている。

配線板へ実装される電子部品としては、例えばＱＦＮパッケージ（Quad Flat Non-leaded Package）や、ＳＯＮパッケージ（Small Outline Non-leaded Package）に代表されるＣＳＰ（Chip Size Package）が考えられる。

ＱＦＮパッケージやＳＯＮパッケージは、パッケージの底面に設けられた底面電極と、その周囲に配置された複数のリード端子を有するペリフェラルタイプのパッケージである。これらのパッケージは、底面電極やリード端子が、配線板のフットプリントに半田付けされることで、配線板に実装される。

パッケージの実装工程では、まず、リフロー炉でパッケージが搭載された配線板を加熱する。これにより、配線板のフットプリントに塗布されたクリーム半田が融解する。次に、加熱された配線板を冷却する。これにより、パッケージの底面電極及びリジッド端子になじんだ液状のクリーム半田が硬化し、底面電極及びリジッド端子が、配線板のフットプリントに固定される。

上述の実装工程では、液化したクリーム半田の表面張力や濡れ性が原因で半田の分布が不均一となり、実装されたパッケージが配線板に対して傾いてしまうことがある。パッケージが傾いた状態で実装されてしまうと、パッケージの外縁部に配置されたリジッド端子と、配線板に形成された端子パッドとの間隔が不均一になる。この場合、リジッド端子と端子パッドとの距離が長い箇所で、接続不良が生じることがある。

そこで、電子部品の実装不良を改善するための技術が種々提案されている（例えば特許文献１乃至４参照）。

特許文献１に開示された電子部品は、中央に形成されたパッドの露出面が複数の領域に分割されている。このため、電子部品が配線板に実装される際には、パッドとフットプリントとの間のクリーム半田が均等に分散される。これにより、電子部品を配線板に対して水平に実装することが可能となる。

また、特許文献２乃至３に開示された配線板は、当該配線板の表面に形成されたフットプリントに、半田層が分散して形成されている。このため、電子部品が当該回路基板に実装される際には、半田層でのボイドの発生が抑制される。これにより、半導体装置を配線板に対して水平に実装することが可能となる。

特開２０００−２２３６２２号公報 特開２０１０−２８３０３９号公報 特開２００６−１４７７２３号公報 特開２００８−３１１４１７号公報

特許文献１乃至４に開示された技術を用いることで、実装不良の発生を抑制することができる。しかしながら、特許文献１に開示された技術では、汎用の電子部品を用いることができない。このため、製品の製造コストが増加する。

また、特許文献２乃至４に開示された技術では、電子部品の実装の際に、分散して形成された半田層を形成する半田がフットプリント上を移動すると、半田の分布が不均一になり、場合によっては、電子部品が配線板に対して傾斜してしまうことがある。

本発明は、上述の事情の下になされたもので、装置の製造コストの増加を抑制しつつ、配線板に電子部品を精度よく実装することを目的とする。

上述の目的を達成するために、本発明に係る配線板は、
底面に電極を有する電子部品が実装される配線板であって、
スリットが形成され、前記電極が半田付けされるフットプリントと、
表面に前記フットプリントが形成されるベース基板と、
前記スリットの一端と、前記フットプリントの外縁に渡って形成された絶縁パターンと、
を備える。

本発明によれば、スリットと絶縁パターンとによって、フットプリント表面上での半田の移動が規制される。したがって、電子部品の実装工程では、底面電極とフットプリントの間にある半田の厚みに偏りがなくなり、電子部品を配線板に対して傾けることなく実装することができる。これにより、電子部品の実装不良を低減させることができる。

また、電子部品として汎用部品を用いることができる。このため、配線板と電部品からなるユニットを低コストで製造することができる。

本実施形態に係る電子ユニットの斜視図である。 電子ユニットの断面図である。 電子ユニットの展開斜視図である。 実装領域を示す平面図である。 フットプリントと端子パッドを示す平面図である。 電子部品の斜視図である。 ベース基板の断面図である。 配線板の製造方法を説明するための図である。 配線板の製造方法を説明するための図である。 配線板の製造方法を説明するための図である。 配線板の製造方法を説明するための図である。 配線板の製造方法を説明するための図である。 配線板の製造方法を説明するための図である。 配線板の製造方法を説明するための図である。 配線板の製造方法を説明するための図である。 フットプリントの変形例を示す図である。 フットプリントの変形例を示す図である。

以下、本発明の一実施形態を、図面を参照しつつ説明する。なお、説明にあたっては、相互に直行するＸ軸、Ｙ軸、及びＺ軸からなる座標系を用いる。

図１は本実施形態に係る電子ユニット１の斜視図である。図１に示されるように、電子ユニット１は、長手方向をＹ軸方向とする長方形の配線板１０と、この配線板１０の上面（＋Ｚ側の面）に実装された正方形の電子部品１００とを有している。

図２は、図１の矢印に示される位置における電子ユニット１の断面図である。図２に示されるように、配線板１０は、コア基板２０、導体パターン３１〜３４、絶縁層２１〜２４を有している。

コア基板２０は、例えばグラスファイバ或いはアラミドファイバに、エポキシ樹脂を含浸させることにより形成されている。

導体パターン３１，３２それぞれは、銅からなるパターンである。そして、導体パターン３１は、コア基板２０の上面に形成されている。また、導体パターン３２は、コア基板２０の下面（−Ｚ側の面）に形成されている。導体パターン３１，３２それぞれは、配線板１０の電子回路の一部を構成し、所定の形状にパターニングされている。これらの導体パターン３１，３２は、導体４０によって電気的に接続されている。

絶縁層２１は、コア基板２０の上面を覆うように形成されている。また、絶縁層２２は、コア基板２０の下面を覆うように形成されている。絶縁層２１，２２は、プリプレグからなる。絶縁層２１は、導体パターン３１と導体パターン３３とを絶縁し、絶縁層２２は、導体パターン３２と導体パターン３４とを絶縁している。

導体パターン３３，３４それぞれは、銅から成るパターンである。そして、導体パターン３３は、絶縁層２１の上面に形成されている。また、導体パターン３４は、絶縁層２２の下面に形成されている。導体パターン３３，３４それぞれは、配線板１０の電子回路の一部を構成し、所定の形状にパターニングされている。

導体パターン３３は、絶縁層２１に形成されたビア導体３３ａによって、導体パターン３１と電気的に接続されている。また、導体パターン３４は、絶縁層２２に形成されたビア導体３４ａによって、導体パターン３２と電気的に接続されている。

絶縁層２３は、絶縁層２１の上面を覆うように形成されている。また、絶縁層２４は、絶縁層２２の下面を覆うように形成されている。絶縁層２３，２４も、絶縁層２１，２２と同様に、プリプレグからなる。これらの絶縁層２３，２４は、導体パターン３３，３４を外部から電気的に絶縁する。

図３は、電子ユニット１の展開斜視図である。図３に示されるように、配線板１０を構成する絶縁層２３の上面には、電子部品１００を実装するための実装領域５０が規定されている。

図４は、実装領域５０を拡大して示す平面図である。図４に示されるように、実装領域５０は、フットプリント５１、当該フットプリント５１の周囲に形成された複数の端子パッド５２、フットプリント５１の中央に形成された絶縁パターン５４、フットプリント５１の外縁部に形成された４つの絶縁パターン５３から構成されている。

図５は、上述のフットプリント５１と端子パッド５２を示す平面図である。図５に示されるように、フットプリント５１は、正方形の導体パターンであり、絶縁層２３の上面に印刷されている。このフットプリント５１には、長手方向をＸ軸方向とする１組のスリット５１ｘと、長手方向をＹ軸方向とする１組のスリット５１ｙが形成されている。

スリット５１ｘ，５１ｙの大きさは相互に等しく、１組のスリット５１ｘは、フットプリント５１の中心を挟み、Ｘ軸に平行な直線Ｌｘ上に形成されている。また、１組のスリット５１ｙは、フットプリント５１の中心を挟み、Ｙ軸に平行な直線Ｌｙ上に形成されている。

端子パッド５２それぞれは、長方形の導体パターンであり、絶縁層２３の上面に印刷されている。これらの端子パッド５２は、フットプリント５１の周りに、等間隔に形成されている。

図４に戻り、絶縁パターン５３は、長方形に整形されたソルダレジストからなるパターンである。絶縁パターン５３は、スリット５１ｘ或いはスリット５１ｙの一端からフットプリント５１の外縁に渡って形成されている。

絶縁パターン５４は、正方形に整形されたソルダレジストからなるパターンである。絶縁パターン５４は、フットプリント５１の中心から４つのスリット５１ｘ，５１ｙの一端に渡って形成されている。

絶縁パターン５３，５４がフットプリント５１に形成されることで、図４に示されるように、スリット５１ｘ，５１ｙ、及び絶縁パターン５３，５４によって、フットプリント５１の上面が、大きさが等価な４つの小領域Ａ１〜Ａ４に区画される。

そして、本実施形態に係る配線板１０では、フットプリント５１表面に形成された各小領域Ａ１〜Ａ４それぞれの表面の円形領域にクリーム半田５５が塗布されている。小領域Ａ１〜Ａ４それぞれに塗布されたクリーム半田５５の量は相互に等しい。

図６は、配線板１０に実装される電子部品１００の斜視図である。電子部品１００は、例えば、ＱＦＮパッケージや、ＳＯＮパッケージに代表される汎用のセラミックパッケージである。電子部品１００の下面（−Ｚ側の面）には、中央部に正方形の底面電極１０１が形成されている。そして、外縁部に底面電極１０１を囲むように端子１０２が形成されている。

電子部品１００に形成された底面電極１０１は、配線板１０に形成されたフットプリント５１と同等の大きさであり、端子１０２は、配線板１０に形成された端子パッド５２と同等の大きさである。そして、電子部品１００が、実装領域５０に配置されたときには、底面電極１０１がフットプリント５１に対向し、端子１０２が端子パッド５２に対向する。

この電子部品１００は、図２に示されるように、クリーム半田５５によって、底面電極１０１がフットプリント５１に接着され、端子１０２が端子パッド５２に接着されることで、配線板１０に実装される。

図７は、ベース基板９０を示す図である。図７に示されるように、ベース基板９０は、コア基板２０、コア基板２０に積層された導体パターン３１〜３４、及び絶縁層２１〜２４から構成され、上面には銅箔６０が貼り付けられている。配線板１０は、このベース基板９０に実装領域５０を形成することにより製造することができる。以下、配線板１０の製造方法について説明する。

まず、図７に示されるベース基板９０を用意する。そして、銅箔６０の表面に黒化処理を施す。次に、このベース基板９０の上面にレーザ光を照射して、図８に示されるように、銅箔６０及び絶縁層２３を貫通するビアホール２３ａを形成する。

次に、例えばパラジウムを含む触媒を、銅箔６０の表面と、ビアホール２３ａの内壁面に塗布した後、ベース基板９０に無電解めっき処理を施す。これにより、図９に示されるように、絶縁層２３の上面に導体層６１が形成される。また、導体層６１と導体パターン３３を電気的に接続するビア導体３４ａが形成される。

次に、導体層６１にエッチング処理を施してパターニングする。これにより、図１０及び図５に示されるように、絶縁層２３の上面に、スリット５１ｘ，５１ｙが形成されたフットプリント５１、及び端子パッド５２が形成される。

次に、図１１に示されるように、絶縁層２３の上面に感光性を有するフィルム６２を圧着する。これにより、絶縁層２３の上面にフットプリント５１及び端子パッド５２を覆うソルダレジスト層が形成される。

次に、図１２に示されるように、フィルム６２の上面に、フォトマスク１２０を配置する。このフォトマスク１２０は、フィルム６２のうち、フットプリント５１の上面に形成される絶縁パターン５３，５４に相当する部分を被覆するものである。フォトマスク１２０を配置した後、フィルム６２に紫外線を照射する。これにより、フォトマスク１２０から露出したフィルム６２が露光される。

次に、フォトマスク１２０を除去し、フィルム６２の現像を行う。これにより、図１３及び図４に示されるように、フットプリント５１上に、長方形に整形された絶縁パターン５３と、正方形に整形された絶縁パターン５４が形成される。

絶縁パターン５３，５４が形成されることによって、図４に示されるように、フットプリント５１の上面は、スリット５１ｘ，５１ｙと絶縁パターン５３，５４によって、４つの小領域Ａ１〜Ａ４に区画される。

次に、図１４及び図４に示されるように、端子パッド５２の表面と、フットプリント５１に形成された小領域Ａ１〜Ａ４の円形領域それぞれにクリーム半田５５を所定量ずつ塗布する。これにより、配線板１０が完成する。

上述のように製造された配線板１０に電子部品１００を実装するには、まず、図１５に示されるように、フットプリント５１上に電子部品１００の底面電極１０１が位置し、端子パッド５２上に電子部品１００の端子１０２が位置するように、電子部品１００を配線板１０の上面に配置する。そして、電子部品１００が配置された配線板１０をリフロー炉で加熱する。

リフロー炉内では、フットプリント５１の小領域Ａ１〜Ａ４それぞれに塗布されたクリーム半田５５が融解する。そして、融解し液化したクリーム半田５５は、フットプリント５１の表面を移動して広がる。しかしながら、液化したクリーム半田５５の移動は、スリット５１ｘ，５１ｙ及び絶縁パターン５３，５４によって規制される。このため、クリーム半田５５は、小領域Ａ１〜Ａ４の境界を越えて、いずれかの領域に凝集することがない。

上述したように、各小領域Ａ１〜Ａ４に塗布されたクリーム半田５５の量は相互に等しいため、リフロー炉内では、クリーム半田５５は、フットプリント５１の表面に均一に広がった状態となる。その結果、電子部品１００は配線板１０に対して水平に維持された状態となる。

リフロー炉内で加熱された配線板１０を冷却することでクリーム半田５５が硬化し、図２に示されるように、クリーム半田５５によって、底面電極１０１がフットプリント５１に固定され、端子１０２が端子パッド５２に固定される。これにより電子部品１００が配線板１０に実装される。

以上説明したように、本実施形態では、電子部品１００の底面電極１０１が固定されるフットプリント５１が、当該フットプリント５１に形成されたスリット５１ｘ，５１ｙと、フットプリント５１上に形成された絶縁パターン５３，５４とによって、４つの小領域Ａ１〜Ａ４に分割される。このため、電子部品１００が配置された配線板１０をリフロー炉で加熱する際に、各小領域Ａ１〜Ａ４に塗布されたクリーム半田５５が、小領域Ａ１〜Ａ４の境界を越えて移動することがなくなる。これにより、配線板１０に形成されたフットプリント５１と、電子部品１００の底面電極１０１との間のクリーム半田５５の厚みが均一になる。その結果、電子部品１００は、配線板１０に対して傾斜することなく、配線板１０に実装される。

したがって、電子部品１００の外縁部に設けられた端子１０２それぞれと、配線板１０に形成されたフットプリント５１の周囲に設けられた端子パッド５２との距離にばらつきがなくなり、結果的に端子１０２と端子パッド５２との接続不良の発生が抑制される。これにより、品質の高い電子ユニット１を提供することが可能となる。

本実施形態では、特許文献１に記載された技術のように、電子部品１００の底面電極１０１を加工する必要がない。このため、市場に多く流通する汎用部品を電子部品１００として用いることができる。したがって、電子部品１００が実装された配線板１０からなる電子ユニット１を低コストで製造することができる。

本実施形態では、フットプリント５１には、スリット５１ｘ，５１ｙが形成されているが、フットプリント５１が複数に分離されているわけではない。このため、１つのビア導体で、フットプリント５１と配線板１０の導体パターンとを接続することができる。また、フットプリント５１が分離されず一体となっていることから、当該フットプリント５１を接地端子として用いた場合には、接地抵抗が小さくなる。このため、電子部品１００のクロック信号の周波数が高い場合であっても、電子部品１００を安定して動作させることができる。

以上、本発明の実施形態について説明したが、本発明は上記実施形態によって限定されるものではない。例えば、上記実施形態では、図４に示されるように、長手方向をＸ軸方向とするスリット５１ｘと、長手方向をＹ軸方向とするスリット５１ｙが形成されている場合について説明した。スリットの向きは特に限定されるものではなく、例えば図１６に示されるように、フットプリント５１に、Ｘ軸或いはＹ軸に対して４５度の角度をなすスリット５１ａを形成することとしてもよい。

本実施形態では、図４に示されるように、フットプリント５１に４つのスリット５１ｘ，５１ｙが形成されている場合について説明した。これに限らず、例えば図１７に示されるように、フットプリント５１に複数の小領域を規定する１つのスリット５１ｂを形成することとしてもよい。また、フットプリント５１に形成されるスリットの数は、５つ以上であってもよく、３つ以下であってもよい。

本実施形態では、図４に示されるように、スリット５１ｘ，５１ｙによって、フットプリント５１の表面が４つの小領域Ａ１〜Ａ４に分割されている場合について説明した。これに限らず、フットプリント５１の表面を、スリット等で、５つ以上の小領域に分割してもよい。

本実施形態では、配線板１０が、コア基板２０、このコア基板２０に積層された４層の絶縁層２１〜２４、及び４層の導体パターン３１〜３４を有している場合について説明した。しかしながら、配線板１０の構造はこれに限られるものではなく、例えば、５層以上の絶縁層と５層以上の導体パターンを有していてもよい。また、絶縁層及び導体パターンを有していなくてもよい。

本実施形態では、配線板１０の上面に実装領域５０が形成されている場合について説明した。これに限らず、配線板１０の下面にも実装領域５０が形成されていてもよい。また、配線板１０の上面或いは下面に複数の実装領域５０が形成されていてもよい。

本発明は、本発明の広義の精神と範囲を逸脱することなく、様々な実施形態及び変形が可能とされるものである。また、上述した実施形態は、本発明を説明するためのものであり、本発明の範囲を限定するものではない。つまり、本発明の範囲は、実施形態ではなく、特許請求の範囲によって示される。そして、特許請求の範囲内及びそれと同等の発明の意義の範囲内で施される様々な変形が、本発明の範囲内とみなされる。

本発明の配線板及び電子ユニット、は電子機器の回路基板に適している。また、本発明に係る配線板の製造方法は、電子機器に用いられる回路基板の製造方法に適している。

１ 電子ユニット
１０ 配線板
２０ コア基板
２１〜２４ 絶縁層
２３ａ ビアホール
３１〜３４ 導体パターン
３３ａ，３４ａ ビア導体
４０ 導体
５０ 実装領域
５１ フットプリント
５１ｘ，５１ｙ，５１ａ，５１ｂ スリット
５２ 端子パッド
５３，５４ 絶縁パターン
５５ クリーム半田
６０ 銅箔
６１ 導体層
６２ フィルム
９０ ベース基板
１００ 電子部品
１０１ 底面電極
１０２ 端子
１２０ フォトマスク
Ａ１〜Ａ４ 小領域

Claims (9)

1. 底面に電極を有する電子部品が実装される配線板であって、
   スリットが形成され、前記電極が半田付けされるフットプリントと、
   表面に前記フットプリントが形成されるベース基板と、
   前記スリットの一端と、前記フットプリントの外縁に渡って形成された絶縁パターンと、
   を備える配線板。
2. 前記フットプリントの表面は、前記スリットと前記絶縁パターンによって、複数に区画される請求項１に記載の配線板。
3. 前記スリットと前記絶縁パターンによって区画される領域の一部に半田が塗布される請求項１又は２に記載の配線板。
4. 前記絶縁パターンはソルダレジストからなる請求項１乃至３のいずれか一項に記載の配線板。
5. 前記フットプリントには複数の前記スリットが形成されている請求項１乃至４のいずれか一項に記載の配線板。
6. 請求項１乃至５のいずれか一項に記載の配線板と、
   前記配線板に実装された前記電子部品と、
   を有する電子ユニット。
7. 前記電子部品は、ＣＳＰである請求項６に記載の電子ユニット。
8. 底面に電極を有する電子部品が実装される配線板の製造方法であって、
   ベース基板の表面に導体層を形成する工程と、
   前記導体層をエッチングして、スリットが形成されたフットプリントを形成する工程と、
   前記ベース基板の表面と、前記フットプリントの表面に絶縁層を形成する工程と、
   前記絶縁層をエッチングして、前記スリットの一端と前記フットプリントの外縁に渡る絶縁パターンを形成する工程と、
   を含む配線板の製造方法。
9. 前記スリットと前記絶縁パターンによって区画される領域の一部に半田を塗布する工程を含む請求項８に記載の配線板の製造方法。

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