JP2013073053A - 液晶表示装置 - Google Patents

Abstract

【課題】表示品位の劣化を抑制することが可能な液晶表示装置を提供する。
【解決手段】第１方向に沿って延出した第１ゲート配線及び第２ゲート配線と、第２方向に沿って延出した第１ソース配線及び第２ソース配線と、第１ソース配線のエッジの直上に位置し第２方向に沿って延出した帯状の第１主画素電極、第２ソース配線のエッジの直上に位置し第２方向に沿って延出した帯状の第２主画素電極、及び、第１主画素電極及び第２主画素電極を繋ぎ第１方向に沿って延出した帯状の第１副画素電極を備えた画素電極と、を備えた第１基板と、第１主画素電極と第２主画素電極との間に位置し第２方向に沿って延出した帯状の第１主共通電極、第１ソース配線の上方に位置し第２方向に沿って延出した帯状の第２主共通電極、及び、第２ソース配線の上方に位置し第２方向に沿って延出した帯状の第３主共通電極を備えた共通電極を備えた第２基板と、を備えた液晶表示装置。
【選択図】 図３

Description

本発明の実施形態は、液晶表示装置に関する。

近年、平面表示装置が盛んに開発されており、中でも液晶表示装置は、軽量、薄型、低消費電力等の利点から特に注目を集めている。特に、各画素にスイッチング素子を組み込んだアクティブマトリクス型液晶表示装置においては、ＩＰＳ（Ｉｎ−Ｐｌａｎｅ Ｓｗｉｔｃｈｉｎｇ）モードやＦＦＳ（Ｆｒｉｎｇｅ Ｆｉｅｌｄ Ｓｗｉｔｃｈｉｎｇ）モードなどの横電界（フリンジ電界も含む）を利用した構造が注目されている。このような横電界モードの液晶表示装置は、アレイ基板に形成された画素電極と対向電極とを備え、アレイ基板の主面に対してほぼ平行な横電界で液晶分子をスイッチングする。

一方で、アレイ基板に形成された画素電極と、対向基板に形成された対向電極との間に、横電界あるいは斜め電界を形成し、液晶分子をスイッチングする技術も提案されている。

特開２００９−１９２８２２号公報

本実施形態の目的は、表示品位の劣化を抑制することが可能な液晶表示装置を提供することにある。

本実施形態によれば、
第１方向に沿ってそれぞれ延出した第１ゲート配線及び第２ゲート配線と、前記第１ゲート配線と前記第２ゲート配線との間に位置し第１方向に沿って延出した補助容量線と、第１方向に交差する第２方向に沿ってそれぞれ延出した第１ソース配線及び第２ソース配線と、前記第１ゲート配線及び前記第１ソース配線と電気的に接続されたスイッチング素子と、前記第１ソース配線のエッジの直上に位置し第２方向に沿って延出した帯状の第１主画素電極、前記第２ソース配線のエッジの直上に位置し第２方向に沿って延出した帯状の第２主画素電極、及び、前記補助容量線の直上に位置し前記スイッチング素子と接続されるとともに前記第１主画素電極及び前記第２主画素電極を繋ぎ第１方向に沿って延出した帯状の第１副画素電極を備えた画素電極と、を備えた第１基板と、前記第１主画素電極と前記第２主画素電極との間に位置し第２方向に沿って延出した帯状の第１主共通電極、前記第１ソース配線の上方に位置し第２方向に沿って延出した帯状の第２主共通電極、及び、前記第２ソース配線の上方に位置し第２方向に沿って延出した帯状の第３主共通電極を備えた共通電極を備えた第２基板と、前記第１基板と前記第２基板との間に保持された液晶分子を含む液晶層と、を備えたことを特徴とする液晶表示装置が提供される。

本実施形態によれば、
第１方向に沿ってそれぞれ延出した第１ゲート配線及び第２ゲート配線と、第１方向に交差する第２方向に沿ってそれぞれ延出した第１ソース配線及び第２ソース配線と、前記第１ソース配線のエッジの直上に位置し第２方向に沿って延出した帯状の第１主画素電極及び前記第２ソース配線のエッジの直上に位置し第２方向に沿って延出した帯状の第２主画素電極を備えた画素電極と、を備えた第１基板と、前記第１主画素電極と前記第２主画素電極との間に位置し第２方向に沿って延出した帯状の第１主共通電極を備えた共通電極を備えた第２基板と、前記第１基板と前記第２基板との間に保持された液晶分子を含む液晶層と、を備えたことを特徴とする液晶表示装置が提供される。

本実施形態によれば、
第１方向に沿って延出したゲート配線と、第１方向に交差する第２方向に沿って延出したソース配線と、前記ソース配線の一方のエッジの直上に位置し第２方向に沿って延出した帯状の第１主画素電極を備えた第１画素電極と、前記第１画素電極の第１方向に隣接し且つ互いに離間し前記ソース配線の他方のエッジの直上に位置し第２方向に沿って延出した帯状の第２主画素電極を備えた第２画素電極と、を備えた第１基板と、前記第１主画素電極及び前記第２主画素電極を挟んだ両側に位置しそれぞれ第２方向に沿って延出した帯状の第１主共通電極及び第２主共通電極、及び、前記ソース配線の上方に位置し第２方向に沿って延出した帯状の第３主共通電極を備えた共通電極を備えた第２基板と、前記第１基板と前記第２基板との間に保持された液晶分子を含む液晶層と、を備えたことを特徴とする液晶表示装置が提供される。

図１は、本実施形態における液晶表示装置の構成及び等価回路を概略的に示す図である。 図２は、図１に示したアレイ基板を対向基板側から見たときの一画素の構造例を概略的に示す平面図である。 図３は、図１に示した対向基板における一画素の構造例を概略的に示す平面図である。 図４は、図３のＡ−Ｂ線で切断した液晶表示パネルをゲート配線Ｇ１側から見た断面構造を概略的に示す断面図である。 図５は、図３のＣ−Ｄ線で切断した液晶表示パネルをソース配線Ｓ１側から見た断面構造を概略的に示す断面図である。 図６は、図１に示したアレイ基板ＡＲを対向基板側から見たときの一画素ＰＸの他の構造例を概略的に示す平面図である。 図７は、図１に示したアレイ基板ＡＲを対向基板側から見たときの一画素ＰＸの他の構造例を概略的に示す平面図である。 図８は、図１に示したアレイ基板ＡＲを対向基板側から見たときの一画素ＰＸの他の構造例を概略的に示す平面図である。 図９は、図１に示したアレイ基板ＡＲを対向基板側から見たときの一画素ＰＸの他の構造例を概略的に示す平面図である。

以下、本実施形態について、図面を参照しながら詳細に説明する。なお、各図において、同一又は類似した機能を発揮する構成要素には同一の参照符号を付し、重複する説明は省略する。

図１は、本実施形態における液晶表示装置の構成及び等価回路を概略的に示す図である。

すなわち、液晶表示装置は、アクティブマトリクスタイプの液晶表示パネルＬＰＮを備えている。液晶表示パネルＬＰＮは、第１基板であるアレイ基板ＡＲと、アレイ基板ＡＲに対向して配置された第２基板である対向基板ＣＴと、これらのアレイ基板ＡＲと対向基板ＣＴとの間に保持された液晶層ＬＱと、を備えている。このような液晶表示パネルＬＰＮは、画像を表示するアクティブエリアＡＣＴを備えている。このアクティブエリアＡＣＴは、ｍ×ｎ個のマトリクス状に配置された複数の画素ＰＸによって構成されている（但し、ｍ及びｎは正の整数である）。

液晶表示パネルＬＰＮは、アクティブエリアＡＣＴにおいて、ｎ本のゲート配線Ｇ（Ｇ１〜Ｇｎ）、ｎ本の補助容量線Ｃ（Ｃ１〜Ｃｎ）、ｍ本のソース配線Ｓ（Ｓ１〜Ｓｍ）などを備えている。ゲート配線Ｇ及び補助容量線Ｃは、例えば、第１方向Ｘに沿って略直線的に延出した信号配線に相当する。これらのゲート配線Ｇ及び補助容量線Ｃは、第１方向Ｘに交差する第２方向Ｙに沿って間隔をおいて隣接し、交互に並列配置されている。ここでは、第１方向Ｘと第２方向Ｙとは互いに略直交している。ソース配線Ｓは、ゲート配線Ｇ及び補助容量線Ｃと交差している。ソース配線Ｓは、第２方向Ｙに沿って略直線的に延出した信号配線に相当する。なお、ゲート配線Ｇ、補助容量線Ｃ、及び、ソース配線Ｓは、必ずしも直線的に延出していなくても良く、それらの一部が屈曲していてもよい。

各ゲート配線Ｇは、アクティブエリアＡＣＴの外側に引き出され、ゲートドライバＧＤに接続されている。各ソース配線Ｓは、アクティブエリアＡＣＴの外側に引き出され、ソースドライバＳＤに接続されている。これらのゲートドライバＧＤ及びソースドライバＳＤの少なくとも一部は、例えば、アレイ基板ＡＲに形成され、コントローラを内蔵した駆動ＩＣチップ２と接続されている。

各画素ＰＸは、スイッチング素子ＳＷ、画素電極ＰＥ、共通電極ＣＥなどを備えている。保持容量Ｃｓは、例えば補助容量線Ｃと画素電極ＰＥとの間に形成される。補助容量線Ｃは、補助容量電圧が印加される電圧印加部ＶＣＳと電気的に接続されている。

なお、本実施形態においては、液晶表示パネルＬＰＮは、画素電極ＰＥがアレイ基板ＡＲに形成される一方で共通電極ＣＥの少なくとも一部が対向基板ＣＴに形成された構成であり、これらの画素電極ＰＥと共通電極ＣＥとの間に形成される電界を主に利用して液晶層ＬＱの液晶分子をスイッチングする。画素電極ＰＥと共通電極ＣＥとの間に形成される電界は、第１方向Ｘと第２方向Ｙとで規定されるＸ−Ｙ平面あるいは基板主面に対してわずかに傾いた斜め電界（あるいは、基板主面にほぼ平行な横電界）である。

スイッチング素子ＳＷは、例えば、ｎチャネル薄膜トランジスタ（ＴＦＴ）によって構成されている。このスイッチング素子ＳＷは、ゲート配線Ｇ及びソース配線Ｓと電気的に接続されている。このようなスイッチング素子ＳＷは、トップゲート型あるいはボトムゲート型のいずれであっても良い。また、スイッチング素子ＳＷの半導体層は、例えば、ポリシリコンによって形成されているが、アモルファスシリコンによって形成されていても良い。

画素電極ＰＥは、各画素ＰＸに配置され、スイッチング素子ＳＷに電気的に接続されている。共通電極ＣＥは、液晶層ＬＱを介して複数の画素ＰＸの画素電極ＰＥに対して共通に配置されている。このような画素電極ＰＥ及び共通電極ＣＥは、例えば、インジウム・ティン・オキサイド（ＩＴＯ）やインジウム・ジンク・オキサイド（ＩＺＯ）などの光透過性を有する導電材料によって形成されているが、アルミニウムなどの他の金属材料によって形成されても良い。

アレイ基板ＡＲは、共通電極ＣＥに電圧を印加するための給電部ＶＳを備えている。この給電部ＶＳは、例えば、アクティブエリアＡＣＴの外側に形成されている。対向基板ＣＴの共通電極ＣＥは、アクティブエリアＡＣＴの外側に引き出され、図示しない導電部材を介して、給電部ＶＳと電気的に接続されている。

図２は、図１に示したアレイ基板ＡＲを対向基板側から見たときの一画素ＰＸの構造例を概略的に示す平面図である。ここでは、Ｘ−Ｙ平面における平面図を示している。

アレイ基板ＡＲは、ゲート配線Ｇ１、ゲート配線Ｇ２、補助容量線Ｃ１、ソース配線Ｓ１、ソース配線Ｓ２、スイッチング素子ＳＷ、画素電極ＰＥ、第１配向膜ＡＬ１などを備えている。

図示した例では、画素ＰＸは、破線で示したように、第１方向Ｘに沿った長さが第２方向Ｙに沿った長さよりも短い縦長の長方形状である。ゲート配線Ｇ１及びゲート配線Ｇ２は、第２方向Ｙに沿って第１ピッチで配置され、それぞれ第１方向Ｘに沿って延出している。補助容量線Ｃ１は、ゲート配線Ｇ１とゲート配線Ｇ２との間に位置し、第１方向Ｘに沿って延出している。ソース配線Ｓ１及びソース配線Ｓ２は、第１方向Ｘに沿って第２ピッチで配置され、それぞれ第２方向Ｙに沿って延出している。

図示した画素ＰＸにおいて、ソース配線Ｓ１は左側端部に配置され、ソース配線Ｓ２は右側端部に配置されている。厳密には、ソース配線Ｓ１は当該画素ＰＸとその左側に隣接する画素との境界に跨って配置され、ソース配線Ｓ２は当該画素ＰＸとその右側に隣接する画素との境界に跨って配置されている。つまり、画素ＰＸの第１方向Ｘに沿った長さは、ソース配線間の第２ピッチに相当する。

また、画素ＰＸにおいて、ゲート配線Ｇ１は上側端部に配置され、ゲート配線Ｇ２は下側端部に配置されている。厳密には、ゲート配線Ｇ１は当該画素ＰＸとその上側に隣接する画素との境界に跨って配置され、ゲート配線Ｇ２は当該画素ＰＸとその下側に隣接する画素との境界に跨って配置されている。つまり、画素ＰＸの第２方向Ｙに沿った長さは、ゲート配線間の第１ピッチに相当する。第１ピッチは、第２ピッチよりも大きい。

また、図示した画素ＰＸにおいては、補助容量線Ｃ１は、ゲート配線Ｇ１の側よりもゲート配線Ｇ２の側に偏在している。つまり、補助容量線Ｃ１とゲート配線Ｇ２との第２方向Ｙに沿った間隔は、補助容量線Ｃ１とゲート配線Ｇ１との第２方向Ｙに沿った間隔よりも小さい。

スイッチング素子ＳＷは、図示した例では、ゲート配線Ｇ１及びソース配線Ｓ１に電気的に接続されている。このスイッチング素子ＳＷは、ゲート配線Ｇ１とソース配線Ｓ１の交点に設けられている。スイッチング素子ＳＷのゲート電極ＷＧはゲート配線Ｇ１と電気的に接続され、ソース電極ＷＳはソース配線Ｓ１と電気的に接続され、ソース配線Ｓ１及び補助容量線Ｃ１に沿って延長されたドレイン配線に接続されたドレイン電極ＷＤは補助容量線Ｃ１と重なる領域に形成されたコンタクトホールＣＨを介して画素電極ＰＥと電気的に接続されている。このようなスイッチング素子ＳＷは、ソース配線Ｓ１及び補助容量線Ｃ１と重なる領域に設けられ、ソース配線Ｓ１及び補助容量線Ｃ１と重なる領域からほとんどはみ出すことはなく、表示に寄与する開口部の面積の低減を抑制している。

画素電極ＰＥは、互いに電気的に接続された主画素電極ＰＡ及び副画素電極ＰＢを備えている。ここに示した例では、画素電極ＰＥは、２本の主画素電極ＰＡすなわち主画素電極ＰＡ１及び主画素電極ＰＡ２と、２本の副画素電極ＰＢすなわち副画素電極ＰＢ１及び副画素電極ＰＢ２を備えている。これらの主画素電極ＰＡ１、主画素電極ＰＡ２、副画素電極ＰＢ１、及び、副画素電極ＰＢ２は、一体的あるいは連続的に形成され、互いに電気的に接続されている。

すなわち、主画素電極ＰＡ１及び主画素電極ＰＡ２は、それぞれ第２方向Ｙに沿って延出している。図示した例では、主画素電極ＰＡ１は、画素ＰＸの左側端部付近に位置しており、ソース配線Ｓ１の内側のエッジＳ１Ａの直上に位置している。また、主画素電極ＰＡ１は、ゲート配線Ｇ１とソース配線Ｓ１との交差部からゲート配線Ｇ２とソース配線Ｓ１との交差部に亘って直線的に延出している。このような主画素電極ＰＡ１は、第１方向Ｘに沿って略同一の幅を有する帯状に形成されている。主画素電極ＰＡ２は、画素ＰＸの右側端部付近に位置しており、ソース配線Ｓ２の内側のエッジＳ２Ａの直上に位置している。また、主画素電極ＰＡ２は、ゲート配線Ｇ１とソース配線Ｓ２との交差部からゲート配線Ｇ２とソース配線Ｓ２との交差部に亘って直線的に延出している。このような主画素電極ＰＡ２は、第１方向Ｘに沿って略同一の幅を有する帯状に形成されている。これらの主画素電極ＰＡ１及び主画素電極ＰＡ２のそれぞれの幅は、略同等であり、しかも、ソース配線間の第２ピッチあるいは画素ＰＸの第１方向Ｘに沿った長さよりも小さい。

なお、コンタクトホールＣＨは、これらの主画素電極ＰＡ１と主画素電極ＰＡ２との略中間に位置している。換言すると、コンタクトホールＣＨから主画素電極ＰＡ１までの第１方向Ｘに沿った間隔は、コンタクトホールＣＨから主画素電極ＰＡ２までの第１方向Ｘに沿った間隔と略同一である。

副画素電極ＰＢ１及び副画素電極ＰＢ２は、それぞれ第１方向Ｘに沿って延出している。図示した例では、副画素電極ＰＢ１は、画素ＰＸの上側端部付近に位置しており、ゲート配線Ｇ１の内側のエッジＧ１Ａの直上に位置している。また、副画素電極ＰＢ１は、ゲート配線Ｇ１とソース配線Ｓ１との交差部からゲート配線Ｇ１とソース配線Ｓ２との交差部に亘って直線的に延出しており、主画素電極ＰＡ１の一端部と主画素電極ＰＡ２の一端部とを繋いでいる。このような副画素電極ＰＢ１は、第２方向Ｙに沿って略同一の幅を有する帯状に形成されている。副画素電極ＰＢ２は、画素ＰＸの下側端部付近に位置しており、ゲート配線Ｇ２の内側のエッジＧ２Ａの直上に位置している。また、副画素電極ＰＢ２は、ゲート配線Ｇ２とソース配線Ｓ１との交差部からゲート配線Ｇ２とソース配線Ｓ２との交差部に亘って直線的に延出しており、主画素電極ＰＡ１の他端部と主画素電極ＰＡ２の他端部とを繋いでいる。このような副画素電極ＰＢ２は、第２方向Ｙに沿って略同一の幅を有する帯状に形成されている。この副画素電極ＰＢ２の幅は、副画素電極ＰＢ１の幅よりも大きい。図示した例では、副画素電極ＰＢ２は、補助容量線Ｃ１の直上にも位置している。つまり、副画素電極ＰＢ２は、ゲート配線Ｇ２及び補助容量線Ｃ１に跨って位置している。このような副画素電極ＰＢ２においては、コンタクトホールＣＨを介してドレイン電極ＷＤにコンタクトしている。これらの副画素電極ＰＢ１及び副画素電極ＰＢ２のそれぞれの幅は、ゲート配線間の第１ピッチあるいは画素ＰＸの第２方向Ｙに沿った長さよりも小さい。

上記のような構成の画素電極ＰＥは、ロの字形に形成されている。

ここで、ソース配線Ｓ１のエッジＳ１Ａ及びソース配線Ｓ２のエッジＳ２Ａは第２方向Ｙに沿って延出しており、ゲート配線Ｇ１のエッジＧ１Ａ及びゲート配線Ｇ２のエッジＧ２Ａは第１方向Ｘに沿って延出している。これらのエッジＳ１Ａ、エッジＳ２Ａ、エッジＧ１Ａ、及び、エッジＧ２Ａは、当該画素ＰＸの内側に位置し、当該画素ＰＸのスイッチング素子ＳＷと画素電極ＰＥとが電気的に接続されるコンタクトホールＣＨに面する側のエッジである。

当該画素ＰＸの画素電極ＰＥと、当該画素ＰＸに隣接する画素の画素電極との位置関係について説明する。

当然のことながら、当該画素ＰＸの画素電極ＰＥに対して第１方向Ｘに隣接する画素の画素電極は互いに離間し、電気的に絶縁されている。例えば、ソース配線Ｓ２を挟んで第１方向Ｘに隣接する画素間に着目すると、当該画素ＰＸの画素電極ＰＥの主画素電極ＰＡ２はソース配線Ｓ２の一方のエッジＳ２Ａの直上に位置し、この画素電極ＰＥに隣接する画素電極ＰＥ２の主画素電極ＰＡ３はソース配線Ｓ２の他方のエッジＳ２Ｂの直上に位置している。このソース配線Ｓ２の上方において画素電極ＰＥと画素電極ＰＥ２との間には、いずれの導電層や画素電極によっても覆われない隙間が形成されている。

同様に、当該画素ＰＸの画素電極ＰＥに対して第２方向Ｙに隣接する画素の画素電極は互いに離間し、電気的に絶縁されている。例えば、ゲート配線Ｇ２を挟んで第２方向Ｙに隣接する画素間に着目すると、当該画素ＰＸの画素電極ＰＥの副画素電極ＰＢ２はゲート配線Ｇ２の一方のエッジＧ２Ａの直上に位置し、この画素電極ＰＥに隣接する画素電極ＰＥ３の副画素電極ＰＢ３はゲート配線Ｇ２の他方のエッジＧ２Ｂの直上に位置している。このゲート配線Ｇ２の上方において画素電極ＰＥと画素電極ＰＥ３との間には、いずれの導電層や画素電極によっても覆われない隙間が形成されている。

このように、アクティブエリアにおいては、いずれのソース配線Ｓもゲート配線Ｇとの交差部を除いて、それらのエッジにはいずれかの画素電極ＰＥの主画素電極ＰＡが対向している。このため、ソース配線Ｓのエッジから画素電極ＰＥまでの間に隙間が形成されることはない。同様に、いずれのゲート配線Ｇもソース配線Ｓとの交差部を除いて、それらのエッジにはいずれかの画素電極ＰＥの副画素電極ＰＢが対向している。このため、ゲート配線Ｇのエッジから画素電極ＰＥまでの間に隙間が形成されることはない。

このようなアレイ基板ＡＲにおいては、画素電極ＰＥは、第１配向膜ＡＬ１によって覆われている。この第１配向膜ＡＬ１には、液晶層ＬＱの液晶分子を初期配向させるために、第１配向処理方向ＰＤ１に沿って配向処理（例えば、ラビング処理や光配向処理）がなされている。第１配向膜ＡＬ１が液晶分子を初期配向させる第１配向処理方向ＰＤ１は、主画素電極ＰＡの延出方向である第２方向Ｙと略平行である。

図３は、図１に示した対向基板ＣＴにおける一画素ＰＸの構造例を概略的に示す平面図である。ここでは、Ｘ−Ｙ平面における平面図を示している。なお、ここでは、説明に必要な構成のみを図示し、また、アレイ基板の主要部である画素電極ＰＥ、ソース配線Ｓ、ゲート配線Ｇ、補助容量線Ｃなどを破線で示している。

共通電極ＣＥは、対向基板ＣＴに主共通電極ＣＡを備えている。図示した例では、共通電極ＣＥは、さらに、対向基板ＣＴに副共通電極ＣＢを備えている。これらの主共通電極ＣＡ及び副共通電極ＣＢは、一体的あるいは連続的に形成され、互いに電気的に接続されている。但し、副共通電極ＣＢは省略しても良い。

主共通電極ＣＡは、主画素電極ＰＡの延出方向と略平行な第２方向Ｙに沿って直線的に延出している。あるいは、主共通電極ＣＡは、ソース配線Ｓの上方、及び、主画素電極ＰＡ間にそれぞれ１本ずつ配置されるとともに主画素電極ＰＡの延出方向と略平行な第２方向Ｙに沿って延出している。このような主共通電極ＣＡは、第１方向Ｘに沿って略同一の幅を有する帯状に形成されている。

図示した例では、主共通電極ＣＡは、第１方向Ｘに間隔をおいて３本平行に並んでいる。すなわち、一画素あたり、３本の主共通電極ＣＡが第１方向Ｘに沿って等ピッチで配置されている。画素ＰＸにおいて、主共通電極ＣＡＬは左側端部に配置され、主共通電極ＣＡＲは右側端部に配置され、主共通電極ＣＡＣは画素中央部に配置されている。厳密には、主共通電極ＣＡＬは当該画素ＰＸとその左側に隣接する画素との境界に跨って配置され、主共通電極ＣＡＲは当該画素ＰＸとその右側に隣接する画素との境界に跨って配置されている。主共通電極ＣＡＬはソース配線Ｓ１の上方に位置し、主共通電極ＣＡＲはソース配線Ｓ２の上方に位置し、主共通電極ＣＡＣはコンタクトホールＣＨの上方を通り主画素電極ＰＡ１と主画素電極ＰＡ２との間に位置している。

換言すると、主共通電極ＣＡＬは、当該画素ＰＸとその左側に隣接する画素とのそれぞれの画素電極ＰＥに跨って配置されるとともに、双方の画素電極間の隙間でソース配線Ｓ１と対向している。また、主共通電極ＣＡＲは、当該画素ＰＸとその右側に隣接する画素とのそれぞれの画素電極ＰＥに跨って配置されるとともに、双方の画素電極間の隙間でソース配線Ｓ２と対向している。画素中央部に配置された主共通電極ＣＡＣは、主画素電極ＰＡ１と主画素電極ＰＡ２との略中間に位置している。つまり、Ｘ−Ｙ平面において、主画素電極ＰＡ１と主共通電極ＣＡＣとの第１方向Ｘに沿った電極間隔は、主画素電極ＰＡ２と主共通電極ＣＡＣとの第１方向Ｘに沿った電極間隔と略同等である。

副共通電極ＣＢは、ゲート配線Ｇの上方にそれぞれ位置するとともに主共通電極ＣＡと繋がり第１方向Ｘに沿って直線的に延出している。このような副共通電極ＣＢは、第２方向Ｙに沿って略同一の幅を有する帯状に形成されている。また、このような副共通電極ＣＢは、主共通電極ＣＡと一体的あるいは連続的に形成され、主共通電極ＣＡと電気的に接続されている。つまり、対向基板ＣＴにおいては、共通電極ＣＥは格子状に形成されている。

図示した例では、副共通電極ＣＢは、第２方向Ｙに間隔をおいて２本平行に並んでおり、画素ＰＸの上下両端部にそれぞれ配置されている。すなわち、一画素あたり、２本の副共通電極ＣＢが配置されている。図示した画素ＰＸにおいて、副共通電極ＣＢＵは上側端部に配置され、副共通電極ＣＢＢは下側端部に配置されている。厳密には、副共通電極ＣＢＵは当該画素ＰＸとその上側に隣接する画素との境界に跨って配置され、副共通電極ＣＢＢは当該画素ＰＸとその下側に隣接する画素との境界に跨って配置されている。副共通電極ＣＢＵはゲート配線Ｇ１の上方に位置し、副共通電極ＣＢＢはゲート配線Ｇ２の上方に位置している。

換言すると、副共通電極ＣＢＵは、当該画素ＰＸとその上側に隣接する画素とのそれぞれの画素電極ＰＥに跨って配置されるとともに、双方の画素電極間の隙間でゲート配線Ｇ１と対向している。また、副共通電極ＣＢＢは、当該画素ＰＸとその下側に隣接する画素とのそれぞれの画素電極ＰＥに跨って配置されるとともに、双方の画素電極間の隙間でゲート配線Ｇ２と対向している。

このような構成において、実質的に表示に寄与する領域で液晶分子ＬＭを駆動するための主たる電界は、主画素電極ＰＡと主共通電極ＣＡＣとの間に形成される。但し、ソース配線Ｓ上の主共通電極ＣＡＬ及び主共通電極ＣＡＲやゲート配線Ｇ上の副共通電極ＣＢと画素電極ＰＥとの間に形成される電界も液晶分子ＬＭに作用する。図示した主共通電極ＣＡＬ及び主共通電極ＣＡＲの第２方向Ｙに沿ったエッジは、それぞれ主画素電極ＰＡの直上に位置しており、主画素電極ＰＡよりも当該画素ＰＸの内側までは延在していない。また、図示した副共通電極ＣＢの第１方向Ｘに沿ったエッジは、それぞれ副画素電極ＰＢの直上に位置しており、副画素電極ＰＢよりも当該画素ＰＸの内側までは延在していない。これらの主共通電極ＣＡのエッジや副共通電極ＣＢのエッジと画素電極ＰＥとの相対的な位置関係は、液晶分子ＬＭを駆動するのに必要な画素電極ＰＥと共通電極ＣＥとの間の主たる電界に影響を及ぼすため、液晶層ＬＱに所望の配向状態を形成するように設定される。このため、場合によっては、主共通電極ＣＡＬ及び主共通電極ＣＡＲのエッジが主画素電極ＰＡよりも当該画素ＰＸの内側まで延在していても良いし、副共通電極ＣＢのエッジが副画素電極ＰＢよりも当該画素ＰＸの内側まで延在していても良い。

このような対向基板ＣＴにおいては、共通電極ＣＥは、第２配向膜ＡＬ２によって覆われている。この第２配向膜ＡＬ２には、液晶層ＬＱの液晶分子を初期配向させるために、第２配向処理方向ＰＤ２に沿って配向処理（例えば、ラビング処理や光配向処理）がなされている。第２配向膜ＡＬ２が液晶分子を初期配向させる第２配向処理方向ＰＤ２は、第１配向処理方向ＰＤ１とは互いに平行であって、互いに同じ向きあるいは逆向きである。図示した例では、第２配向処理方向ＰＤ２は、第２方向Ｙと平行であり、Ｘ−Ｙ平面内において、第１配向処理方向ＰＤ１とは互いに平行であって、互いに同じ向きである。

図４は、図３のＡ−Ｂ線で切断した液晶表示パネルＬＰＮの断面構造を概略的に示す断面図である。図５は、図３のＣ−Ｄ線で切断した液晶表示パネルＬＰＮの断面構造を概略的に示す断面図である。なお、ここでは、説明に必要な箇所のみを図示している。

液晶表示パネルＬＰＮを構成するアレイ基板ＡＲの背面側には、バックライト４が配置されている。バックライト４としては、種々の形態が適用可能であり、また、光源として発光ダイオード（ＬＥＤ）を利用したものや冷陰極管（ＣＣＦＬ）を利用したものなどのいずれでも適用可能であり、詳細な構造については説明を省略する。

アレイ基板ＡＲは、光透過性を有する第１絶縁基板１０を用いて形成されている。このアレイ基板ＡＲは、第１絶縁基板１０の内側、つまり、対向基板ＣＴと対向する側においてゲート配線Ｇ１、ゲート配線Ｇ２、補助容量線Ｃ１、ソース配線Ｓ１、ソース配線Ｓ２、画素電極ＰＥ、第１絶縁膜１１、第２絶縁膜１２、第３絶縁膜１３、第１配向膜ＡＬ１などを備えている。

ゲート配線Ｇ１、ゲート配線Ｇ２、及び、補助容量線Ｃ１は、第１絶縁膜１１の上に形成され、第２絶縁膜１２によって覆われている。ソース配線Ｓ１及びソース配線Ｓ２は、第２絶縁膜１２の上に形成され、第３絶縁膜１３によって覆われている。つまり、第２絶縁膜１２は、ゲート配線Ｇ１、ゲート配線Ｇ２、補助容量線Ｃ１と、ソース配線Ｓ１、ソース配線Ｓ２との間の層間絶縁膜に相当する。

画素電極ＰＥの主画素電極ＰＡ及び副画素電極ＰＢは、同一絶縁膜の上面、すなわち、第３絶縁膜１３の上面に形成されている。主画素電極ＰＡ１はソース配線Ｓ１のエッジＳ１Ａの直上に位置し、主画素電極ＰＡ２はソース配線Ｓ２のエッジＳ２Ａの直上に位置している。副画素電極ＰＢ１はゲート配線Ｇ１のエッジＧ１Ａの直上に位置し、副画素電極ＰＢ２はゲート配線Ｇ２のエッジＧ２Ａの直上に位置している。また、副画素電極ＰＢ２は、ゲート配線Ｇ２から補助容量線Ｃ１に跨って配置され、その一部は補助容量線Ｃ１の直上に位置している。隣接する画素の画素電極ＰＥＮは、当該画素ＰＸの画素電極ＰＥと同様に第３絶縁膜１３の上面に形成されているが、画素電極ＰＥから離間している。

第１配向膜ＡＬ１は、アレイ基板ＡＲの対向基板ＣＴと対向する面に配置され、アクティブエリアＡＣＴの略全体に亘って延在している。この第１配向膜ＡＬ１は、画素電極ＰＥなどを覆っており、第３絶縁膜１３の上にも配置されている。このような第１配向膜ＡＬ１は、水平配向性を示す材料によって形成されている。

対向基板ＣＴは、光透過性を有する第２絶縁基板２０を用いて形成されている。この対向基板ＣＴは、第２絶縁基板２０の内側、つまり、アレイ基板ＡＲと対向する側においてブラックマトリクスＢＭ、カラーフィルタＣＦ、オーバーコート層ＯＣ、共通電極ＣＥ、第２配向膜ＡＬ２などを備えている。

ブラックマトリクスＢＭは、各画素ＰＸを区画し、開口部ＡＰを形成する。すなわち、ブラックマトリクスＢＭは、ソース配線Ｓ、ゲート配線Ｇ、補助容量線Ｃ、スイッチング素子ＳＷなどの配線部に対向するように配置されている。ここに示した例では、ブラックマトリクスＢＭは、ソース配線Ｓ１及びソース配線Ｓ２の上方に位置し第２方向Ｙに沿って延出した部分と、ゲート配線Ｇ１及びゲート配線Ｇ２の上方に位置し第１方向Ｘに沿って延出した部分を備えており、格子状に形成されている。このブラックマトリクスＢＭは、第２絶縁基板２０のアレイ基板ＡＲに対向する内面２０Ａに配置されている。なお、このようなブラックマトリクスＢＭは省略しても良い。

カラーフィルタＣＦは、各画素ＰＸに対応して配置されている。すなわち、カラーフィルタＣＦは、第２絶縁基板２０の内面２０ＡにおいてブラックマトリクスＢＭによって区画された内側に配置されるとともに、その一部がブラックマトリクスＢＭに乗り上げている。第１方向Ｘに隣接する画素ＰＸにそれぞれ配置されたカラーフィルタＣＦは、互いに色が異なる。例えば、赤色に着色された樹脂材料からなる赤色カラーフィルタは赤色画素に対応して配置され、青色に着色された樹脂材料からなる青色カラーフィルタは青色画素に対応して配置され、緑色に着色された樹脂材料からなる緑色カラーフィルタは緑色画素に対応して配置されている。これらのカラーフィルタＣＦ同士の境界は、ソース配線Ｓ１の上方に位置するブラックマトリクスＢＭと重なる位置にある。

オーバーコート層ＯＣは、カラーフィルタＣＦを覆っている。このオーバーコート層ＯＣは、カラーフィルタＣＦの表面の凹凸の影響を緩和する。

共通電極ＣＥの主共通電極ＣＡＬ、主共通電極ＣＡＣ、主共通電極ＣＡＲ、副共通電極ＣＢＵ、副共通電極ＣＢＢなどは、オーバーコート層ＯＣのアレイ基板ＡＲと対向する側に形成されている。

主共通電極ＣＡＬは、ブラックマトリクスＢＭの直下に位置し、しかも、ソース配線Ｓ１の直上に位置している。この主共通電極ＣＡＬは、画素電極ＰＥの主画素電極ＰＡ１と隣接する画素電極ＰＥＮとに跨って対向している。主共通電極ＣＡＲは、ブラックマトリクスＢＭの直下に位置し、しかも、ソース配線Ｓ２の直上に位置している。この主共通電極ＣＡＲは、画素電極ＰＥの主画素電極ＰＡ２と隣接する画素電極ＰＥＮとに跨って対向している。副共通電極ＣＢＵは、ブラックマトリクスＢＭの直下に位置し、しかも、ゲート配線Ｇ１の直上に位置している。この副共通電極ＣＢＵは、画素電極ＰＥの副画素電極ＰＢ１と隣接する画素電極ＰＥＮとに跨って対向している。副共通電極ＣＢＢは、ブラックマトリクスＢＭの直下に位置し、しかも、ゲート配線Ｇ２の直上に位置している。この副共通電極ＣＢＢは、画素電極ＰＥの副画素電極ＰＢ２と隣接する画素電極ＰＥＮとに跨って対向している。

上記の開口部ＡＰにおいて、画素電極ＰＥと共通電極ＣＥとの間の領域、つまり、主共通電極ＣＡＣと主画素電極ＰＡ１との間の領域、及び、主共通電極ＣＡＣと主画素電極ＰＡ２との間の領域は、いずれもバックライト光が透過可能な透過領域に相当する。

第２配向膜ＡＬ２は、対向基板ＣＴのアレイ基板ＡＲと対向する面に配置され、アクティブエリアＡＣＴの略全体に亘って延在している。この第２配向膜ＡＬ２は、共通電極ＣＥやオーバーコート層ＯＣなどを覆っている。このような第２配向膜ＡＬ２は、水平配向性を示す材料によって形成されている。

上述したようなアレイ基板ＡＲと対向基板ＣＴとは、それぞれの第１配向膜ＡＬ１及び第２配向膜ＡＬ２が対向するように配置されている。このとき、アレイ基板ＡＲの第１配向膜ＡＬ１と対向基板ＣＴの第２配向膜ＡＬ２との間には、例えば、樹脂材料によって一方の基板に一体的に形成された柱状スペーサにより、所定のセルギャップ、例えば２〜７μｍのセルギャップが形成される。アレイ基板ＡＲと対向基板ＣＴとは、所定のセルギャップが形成された状態で、アクティブエリアＡＣＴの外側のシール材によって貼り合わせられている。

液晶層ＬＱは、アレイ基板ＡＲと対向基板ＣＴとの間に形成されたセルギャップに保持され、第１配向膜ＡＬ１と第２配向膜ＡＬ２との間に配置されている。このような液晶層ＬＱは、例えば、誘電率異方性が正（ポジ型）の液晶材料によって構成されている。

なお、主画素電極ＰＡと主共通電極ＣＡとの第１方向Ｘに沿った間隔は、液晶層ＬＱの厚みよりも大きく、主画素電極ＰＡと主共通電極ＣＡとの間隔は、液晶層ＬＱの厚みの２倍以上の大きさを持つ。

アレイ基板ＡＲの外面、つまり、アレイ基板ＡＲを構成する第１絶縁基板１０の外面１０Ｂには、第１光学素子ＯＤ１が接着剤などにより貼付されている。この第１光学素子ＯＤ１は、液晶表示パネルＬＰＮのバックライト４と対向する側に位置しており、バックライト４から液晶表示パネルＬＰＮに入射する入射光の偏光状態を制御する。この第１光学素子ＯＤ１は、第１偏光軸（あるいは第１吸収軸）ＡＸ１を有する第１偏光板ＰＬ１を含んでいる。なお、第１偏光板ＰＬ１と第１絶縁基板１０との間に位相差板などの他の光学素子が配置されても良い。

対向基板ＣＴの外面、つまり、対向基板ＣＴを構成する第２絶縁基板２０の外面２０Ｂには、第２光学素子ＯＤ２が接着剤などにより貼付されている。この第２光学素子ＯＤ２は、液晶表示パネルＬＰＮの表示面側に位置しており、液晶表示パネルＬＰＮから出射した出射光の偏光状態を制御する。この第２光学素子ＯＤ２は、第２偏光軸（あるいは第２吸収軸）ＡＸ２を有する第２偏光板ＰＬ２を含んでいる。なお、第２偏光板ＰＬ２と第２絶縁基板２０との間に位相差板などの他の光学素子が配置されていても良い。

第１偏光板ＰＬ１の第１偏光軸ＡＸ１と、第２偏光板ＰＬ２の第２偏光軸ＡＸ２とは、略直交する位置関係（クロスニコル）にある。このとき、一方の偏光板は、例えば、その偏光軸が主画素電極ＰＡあるいは主共通電極ＣＡの延出方向と略平行または略直交するように配置されている。つまり、主画素電極ＰＡあるいは主共通電極ＣＡの延出方向が第２方向Ｙである場合、一方の偏光板の偏光軸は、第２方向Ｙと略平行である（つまり、第１方向Ｘと略直交する）、あるいは、第２方向Ｙと略直交する（つまり、第１方向Ｘと略平行である）。

あるいは、一方の偏光板は、例えば、その偏光軸が液晶分子の初期配向方向つまり第１配向処理方向ＰＤ１あるいは第２配向処理方向ＰＤ２と平行または直交するように配置されている。初期配向方向が第２方向Ｙと平行である場合、一方の偏光板の偏光軸は、第１方向Ｘと平行、あるいは、第２方向Ｙと平行である。

図３において、（ａ）で示した例では、第１偏光板ＰＬ１は、その第１偏光軸ＡＸ１が主画素電極ＰＡの延出方向あるいは液晶分子ＬＭの初期配向方向（第２方向Ｙ）に対して直交する（つまり、第１方向Ｘに平行となる）ように配置され、また、第２偏光板ＰＬ２は、その第２偏光軸ＡＸ２が主画素電極ＰＡの延出方向あるいは液晶分子ＬＭの初期配向方向に対して平行となる（つまり、第２方向Ｙと平行となる）ように配置されている。

また、図３において、（ｂ）で示した例では、第２偏光板ＰＬ２は、その第２偏光軸ＡＸ２が主画素電極ＰＡの延出方向あるいは液晶分子ＬＭの初期配向方向（第２方向Ｙ）に対して直交する（つまり、第１方向Ｘに平行となる）ように配置され、また、第１偏光板ＰＬ１は、その第１偏光軸ＡＸ１が主画素電極ＰＡの延出方向あるいは液晶分子ＬＭの初期配向方向に対して平行となる（つまり、第２方向Ｙと平行となる）ように配置されている。

次に、上記構成の液晶表示パネルＬＰＮの動作について説明する。

すなわち、液晶層ＬＱに電圧が印加されていない状態、つまり、画素電極ＰＥと共通電極ＣＥとの間に電界が形成されていない状態（ＯＦＦ時）には、液晶層ＬＱの液晶分子ＬＭは、その長軸が第１配向膜ＡＬ１の第１配向処理方向ＰＤ１及び第２配向膜ＡＬ２の第２配向処理方向ＰＤ２を向くように配向している。このようなＯＦＦ時が初期配向状態に相当し、ＯＦＦ時の液晶分子ＬＭの配向方向が初期配向方向に相当する。

なお、厳密には、液晶分子ＬＭは、Ｘ−Ｙ平面に平行に配向しているとは限らず、プレチルトしている場合が多い。このため、ここでの液晶分子ＬＭの初期配向方向とは、ＯＦＦ時の液晶分子ＬＭの長軸をＸ−Ｙ平面に正射影した方向である。以下では、説明を簡略にするために、液晶分子ＬＭは、Ｘ−Ｙ平面に平行に配向しているものとし、Ｘ−Ｙ平面と平行な面内で回転するものとして説明する。

ここでは、第１配向処理方向ＰＤ１及び第２配向処理方向ＰＤ２は、ともに第２方向Ｙと略平行な方向である。ＯＦＦ時においては、液晶分子ＬＭは、Ｘ−Ｙ平面内において、図３に破線で示したように、その長軸が第２方向Ｙと略平行な方向に初期配向する。

図示した例のように、第１配向処理方向ＰＤ１及び第２配向処理方向ＰＤ２が平行且つ同じ向きである場合、液晶層ＬＱの断面において、液晶分子ＬＭは、液晶層ＬＱの中間部付近で略水平（プレチルト角が略ゼロ）に配向し、ここを境界として第１配向膜ＡＬ１の近傍及び第２配向膜ＡＬ２の近傍において対称となるようなプレチルト角を持って配向する（スプレイ配向）。このように液晶分子ＬＭがスプレイ配向している状態では、基板の法線方向から傾いた方向においても第１配向膜ＡＬ１の近傍の液晶分子ＬＭと第２配向膜ＡＬ２の近傍の液晶分子ＬＭとにより光学的に補償される。したがって、第１配向処理方向ＰＤ１及び第２配向処理方向ＰＤ２が互いに平行、且つ、同じ向きである場合には、黒表示の場合に光漏れが少なく、高コントラスト比を実現することができ、表示品位を向上することが可能となる。

なお、第１配向処理方向ＰＤ１及び第２配向処理方向ＰＤ２が互いに平行且つ逆向きである場合、液晶層ＬＱの断面において、液晶分子ＬＭは、第１配向膜ＡＬ１の近傍、第２配向膜ＡＬ２の近傍、及び、液晶層ＬＱの中間部において略均一なプレチルト角を持って配向する（ホモジニアス配向）。

このようなＯＦＦ時において、バックライト４からのバックライト光の一部は、第１偏光板ＰＬ１を透過し、第１偏光軸ＡＸ１と直交する直線偏光となって、液晶表示パネルＬＰＮに入射する。このような直線偏光の偏光状態は、液晶層ＬＱを通過する際に液晶分子ＬＭの配向状態によって変化するが、ＯＦＦ時においては、液晶層ＬＱを通過した直線偏光の偏光状態はほとんど変化しない。このため、液晶表示パネルＬＰＮを透過した直線偏光は、第１偏光板ＰＬ１に対してクロスニコルの位置関係にある第２偏光板ＰＬ２によって吸収される（黒表示）。

一方、液晶層ＬＱに電圧が印加された状態、つまり、画素電極ＰＥと共通電極ＣＥとの間に電界が形成された状態（ＯＮ時）では、画素電極ＰＥと共通電極ＣＥとの間に基板と略平行な横電界（あるいは斜め電界）が形成される。液晶分子ＬＭは、画素電極ＰＥと共通電極ＣＥとの間の電界の影響を受け、その長軸が図中の実線で示したようにＸ−Ｙ平面と略平行な平面内で回転する。

図３に示した例では、画素ＰＸの左側半分の領域、つまり、主画素電極ＰＡ１と主共通電極ＣＡＣとの間の透過領域内では、液晶分子ＬＭは、主に第２方向Ｙに対して反時計回りに回転し図中の右下を向くように配向する。また、画素ＰＸの右側半分の領域、つまり、主画素電極ＰＡ２と主共通電極ＣＡＣとの間の透過領域内では、液晶分子ＬＭは、主に第２方向Ｙに対して時計回りに回転し図中の左下を向くように配向する。

このように、各画素ＰＸにおいて、画素電極ＰＥと共通電極ＣＥとの間に電界が形成された状態では、液晶分子ＬＭの配向方向は、画素電極ＰＥと重なる位置あるいは共通電極ＣＥと重なる位置を境界として複数の方向に分かれ、それぞれの配向方向でドメインを形成する。つまり、一画素ＰＸには、複数のドメインが形成される。

このようなＯＮ時には、バックライト４から液晶表示パネルＬＰＮに入射したバックライト光の一部は、第１偏光板ＰＬ１を透過し、第１偏光軸ＡＸ１と直交する直線偏光となって、液晶表示パネルＬＰＮに入射する。このような直線偏光の偏光状態は、液晶層ＬＱを通過する際に液晶分子ＬＭの配向状態に応じて変化する。例えば、第１方向Ｘに平行な直線偏光が液晶表示パネルＬＰＮに入射すると、Ｘ−Ｙ平面内において、液晶層ＬＱを通過する際に第１方向Ｘに対して４５°−２２５°方位あるいは１３５°−３１５°方位に配向した液晶分子ＬＭによりλ／２の位相差の影響を受ける（但し、λは液晶層ＬＱを透過する光の波長である）。これにより、液晶層ＬＱを通過した光の偏光状態は、第２方向Ｙに平行な直線偏光となる。このため、ＯＮ時においては、液晶層ＬＱを通過した少なくとも一部の光は、第２偏光板ＰＬ２を透過する（白表示）。但し、画素電極あるいは共通電極と重なる位置では、液晶分子が初期配向状態を維持しているため、ＯＦＦ時と同様に黒表示となる。

本実施形態によれば、画素電極ＰＥは主画素電極ＰＡ１及び主画素電極ＰＡ２を備え、共通電極ＣＥは主画素電極ＰＡ１と主画素電極ＰＡ２との間に位置する主共通電極ＣＡＣを備えている。そして、主共通電極ＣＡＣと主画素電極ＰＡ１及び主画素電極ＰＡ２との間の電界を主として利用して、液晶分子を駆動することによって画像を表示する。

一方で、主画素電極ＰＡは、ソース配線Ｓのエッジの直上に位置している。つまり、ソース配線Ｓのエッジから画素電極ＰＥまでの間に透過領域となり得る隙間が形成されない。また、ソース配線Ｓは不透明な導電材料に形成されており、また、画素電極ＰＥは上記の通り例え透明な導電材料で形成されていたとしても画素電極ＰＥと重なる領域の液晶分子ＬＭはＯＮ時及びＯＦＦ時を問わず初期配向状態を維持しており透過領域とはなりえない。このため、例えソース配線Ｓと画素電極ＰＥとの間に不所望な電界が形成されたとしても、液晶分子ＬＭが不所望な方向に配向したことに起因した透過領域での光漏れを抑制することが可能となる。つまり、ソース配線Ｓから液晶層ＬＱに対して不所望なバイアスが印加されたとしても、クロストーク（例えば、当該画素ＰＸが黒を表示する画素電位に設定されている状態で、当該画素ＰＸに接続されたソース配線に白を表示する画素電位が供給されたときに、当該画素ＰＸの一部から光漏れが生じて輝度の上昇を招く現象）などの表示不良の発生を抑制することが可能となる。また、ソース配線Ｓからの不所望な電界を遮蔽するための他のシールド電極を配置する必要がなく、また、画素電極ＰＥとシールド電極とのショートに対するリスクも解消される。

また、画素電極ＰＥは、ゲート配線Ｇのエッジの直上に位置する副画素電極ＰＢを備えている。つまり、ゲート配線Ｇのエッジから画素電極ＰＥまでの間に透過領域となり得る隙間が形成されない。また、ゲート配線Ｇは不透明な導電材料に形成されており、また、画素電極ＰＥと重なる領域は透過領域とはなりえない。このため、例えゲート配線Ｇと画素電極ＰＥとの間に不所望な電界が形成されたとしても、液晶分子ＬＭが不所望な方向に配向したことに起因した透過領域での光漏れを抑制することが可能となる。つまり、ゲート配線Ｇから液晶層ＬＱに対して不所望なバイアスが印加されたとしても、焼きツキなどの表示不良の発生、さらには、液晶分子の配向不良に起因した光漏れの発生を抑制することが可能となる。また、ゲート配線Ｇからの不所望な電界を遮蔽するための他のシールド電極を配置する必要がなく、また、画素電極ＰＥとシールド電極とのショートに対するリスクも解消される。

また、本実施形態によれば、共通電極ＣＥは、ソース配線Ｓの上方に位置する主共通電極ＣＡを備えている。このため、第１方向Ｘに隣接する画素電極間においてはソース配線Ｓと主共通電極ＣＡとの間、及び、第２方向Ｙに隣接する画素電極間においてはゲート配線Ｇと副共通電極ＣＢとの間で、Ｘ−Ｙ平面に垂直な法線方向Ｚに沿った縦電界が形成される。画素の境界付近の液晶分子ＬＭは、このような縦電界によって法線方向Ｚに沿って配向するが、上記の通り、ソース配線Ｓ上、ゲート配線Ｇ上、及び、画素電極ＰＥ上は透過領域とはならないため、このような縦電界に起因した光漏れを抑制することが可能である。

また、このような縦電界が形成されることにより、ソース配線Ｓ及びゲート配線Ｇの直上に位置する共通電極ＣＥの位置よりも当該画素ＰＸの外側に電界の漏れが発生せず、また、隣接する画素間で不所望な横電界が生じない。したがって、隣接する画素間でカラーフィルタＣＦの色が異なる場合であっても、混色の発生を抑制することが可能となり、色再現性の低下やコントラスト比の低下を抑制することが可能となる。

また、本実施形態によれば、画素電極ＰＥと共通電極ＣＥとの間の電極間隙において高い透過率を得ることが可能となる。また、一画素あたりの透過率を十分に高くするためには、主画素電極ＰＡと主共通電極ＣＡとの間の電極間距離を拡大することで対応することが可能となる。また、画素ピッチが異なる製品仕様に対しては、主画素電極ＰＡと主共通電極ＣＡとの間の電極間距離を変更することで、透過率分布のピーク条件を利用することが可能となる。つまり、本実施形態の表示モードにおいては、比較的画素ピッチが大きな低解像度の製品仕様から比較的画素ピッチが小さい高解像度の製品仕様まで、微細な電極加工を必ずしも必要とせず、電極間距離の設定により種々の画素ピッチの製品を提供することが可能となる。

また、アレイ基板ＡＲと対向基板ＣＴとの合わせずれが生じた際に、主画素電極ＰＡを挟んだ両側の主共通電極ＣＡとの電極間距離に差が生じることがある。しかしながら、このような合わせずれは、全ての画素ＰＸに共通に生じるため、画素ＰＸ間での電界分布に相違はなく、画像の表示に及ぼす影響はきわめて小さい。また、例えアレイ基板ＡＲと対向基板ＣＴとの間で合わせズレが生じたとしても、隣接する画素への不所望な電界の漏れを抑制することが可能となる。このため、隣接する画素間でカラーフィルタＣＦの色が異なる場合であっても、混色の発生を抑制することが可能となり、色再現性の低下やコントラスト比の低下を抑制することが可能となる。

なお、上記の例では、画素電極ＰＥは、主画素電極ＰＡ１及び主画素電極ＰＡ２に加えて、副画素電極ＰＢ１及び副画素電極ＰＢ２を備えたロの字形に形成されたが、副画素電極ＰＢ２がゲート配線Ｇ２の双方のエッジＧ２Ａ及びエッジＧ２Ｂを覆うように配置されても良く、この場合には、副画素電極ＰＢ１は省略され、Ｕの字形の画素電極となる。

また、上記の例では、液晶分子ＬＭの初期配向方向が第２方向Ｙと平行である場合について説明したが、液晶分子ＬＭの初期配向方向は、第１方向Ｘ及び第２方向Ｙを斜めに交差する斜め方向であっても良い。

また、上記の例では、液晶層ＬＱが正（ポジ型）の誘電率異方性を有する液晶材料によって構成された場合について説明したが、液晶層ＬＱは、誘電率異方性が負（ネガ型）の液晶材料によって構成されていても良い。

なお、ＯＮ時においても、画素電極ＰＥ上あるいは共通電極ＣＥ上では、横電界がほとんど形成されない（あるいは、液晶分子ＬＭを駆動するのに十分な電界が形成されない）ため、液晶分子ＬＭは、ＯＦＦ時と同様に初期配向方向からほとんど動かない。このため、画素電極ＰＥ及び共通電極ＣＥがＩＴＯなどの光透過性の導電材料によって形成されていても、これらの領域ではバックライト光がほとんど透過せず、ＯＮ時において表示にほとんど寄与しない。したがって、画素電極ＰＥ及び共通電極ＣＥは、必ずしも透明な導電材料によって形成される必要はなく、アルミニウム（Ａｌ）、チタン（Ｔｉ）、銀（Ａｇ）、モリブデン（Ｍｏ）、タングステン（Ｗ）、クロム（Ｃｒ）などの不透明な導電材料を用いて形成しても良い。

画素電極ＰＥ及び共通電極ＣＥの少なくとも一方が上記の不透明な導電材料によって形成された場合、液晶表示パネルＬＰＮに入射した直線偏光は、画素電極ＰＥや共通電極ＣＥのエッジの延出方向と略平行であるあるいは略直交する。また、上記のような不透明な導電材料によって形成されているゲート配線Ｇ、補助容量線Ｃ、及び、ソース配線Ｓの延出方向は、液晶表示パネルＬＰＮに入射した直線偏光と略平行であるあるいは略直交する。このため、画素電極ＰＥや共通電極ＣＥ、ゲート配線Ｇ、補助容量線Ｃ、及び、ソース配線Ｓのエッジで反射された直線偏光は、その偏光面が乱れにくく、偏光子である第１偏光板ＰＬ１を透過した際の偏光面を維持することができる。したがって、ＯＦＦ時において、液晶表示パネルＬＰＮを透過した直線偏光は、検光子である第２偏光板ＰＬ２で十分に吸収されるため、光漏れを抑制することが可能となる。つまり、黒表示の際に十分に透過率を低減することができ、コントラスト比の低下を抑制することが可能となる。また、画素電極ＰＥや共通電極ＣＥの周辺での光漏れ対策のためにブラックマトリクスの幅を拡張する必要がなく、透過領域の面積の低減、ＯＮ時の透過率の低減を抑制することが可能となる。

次に、本実施形態の他の構造例について説明する。

図６は、図１に示したアレイ基板ＡＲを対向基板側から見たときの一画素ＰＸの他の構造例を概略的に示す平面図である。

ここに示した構造例は、図２に示した構造例と比較して、補助容量線Ｃ１がゲート配線Ｇ１とゲート配線Ｇ２との略中間に位置している点、及び、画素電極ＰＥが主画素電極ＰＡ１及び主画素電極ＰＡ２に加えて、副画素電極ＰＢ１、副画素電極ＰＢ２、及び、副画素電極ＰＢ３を備えている点で相違している。

すなわち、補助容量線Ｃ１とゲート配線Ｇ２との第２方向Ｙに沿った間隔は、補助容量線Ｃ１とゲート配線Ｇ１との第２方向Ｙに沿った間隔と略同等である。

画素電極ＰＥにおいて、主画素電極ＰＡ１、主画素電極ＰＡ２、副画素電極ＰＢ１、副画素電極ＰＢ２、及び、副画素電極ＰＢ３は、一体的あるいは連続的に形成され、互いに電気的に接続されている。副画素電極ＰＢ１、副画素電極ＰＢ２、及び、副画素電極ＰＢ３は、それぞれ第１方向Ｘに沿って延出し、帯状に形成されている。副画素電極ＰＢ１は、ゲート配線Ｇ１のエッジＧ１Ａの直上に位置し、主画素電極ＰＡ１と主画素電極ＰＡ２のそれぞれの一端部を繋いでいる。副画素電極ＰＢ２は、ゲート配線Ｇ２のエッジＧ２Ａの直上に位置し、主画素電極ＰＡ１と主画素電極ＰＡ２のそれぞれの他端部を繋いでいる。副画素電極ＰＢ３は、画素ＰＸの略中央部、すなわち、副画素電極ＰＢ１と副画素電極ＰＢ２との略中間に位置している。また、この副画素電極ＰＢ３は、補助容量線Ｃ１の直上に位置している。このような構成の画素電極ＰＥは、８の字形である。

スイッチング素子ＳＷは、ソース配線Ｓ１及び補助容量線Ｃ１と重なる領域に形成され、補助容量線Ｃ１の直上に位置するドレイン電極ＷＤがコンタクトホールＣＨを介して副画素電極ＰＢ３と電気的に接続されている。

このような画素電極ＰＥを備えたアレイ基板ＡＲに対しては、図３に示した共通電極ＣＥを備えた対向基板ＣＴを組み合わせることが可能である。この場合、例えば、画素電極ＰＥとの間で電界を形成する主共通電極ＣＡＣは、コンタクトホールＣＨの直上を通り、主画素電極ＰＡ１と主画素電極ＰＡ２との略中間に位置する。

このような構造例においては、上記の構造例と同様の効果が得られる。さらに、画素電極ＰＥと主共通電極ＣＡＣとの間に電界が形成されたＯＮ時には、一画素ＰＸ内において、画素電極ＰＥと主共通電極ＣＡＣとで区切られた４つの領域で液晶分子ＬＭの主要な配向方向が異なり、４つのドメインが形成される。そして、法線方向から傾いた視角方向においては、これらの４つのドメインのうちの２つのドメインによって光学的に補償されるため、さらなる広視野角化が可能となる。

図７は、図１に示したアレイ基板ＡＲを対向基板側から見たときの一画素ＰＸの他の構造例を概略的に示す平面図である。

ここに示した構造例は、図２に示した構造例と比較して、ゲート配線Ｇ１及びゲート配線Ｇ２とそれぞれ対向し図示を省略した共通電極ＣＥと同電位のゲートシールド電極ＧＳを備えた点で相違している。

画素電極ＰＥにおいて、主画素電極ＰＡ１、主画素電極ＰＡ２、副画素電極ＰＢ１、及び、副画素電極ＰＢ２は、一体的あるいは連続的に形成され、互いに電気的に接続されている。副画素電極ＰＢ１は、図示した画素ＰＸの上側に位置するが、ゲート配線Ｇ１と重なることはなく、ゲート配線Ｇ１とゲート配線Ｇ２との間に位置しており、主画素電極ＰＡ１と主画素電極ＰＡ２のそれぞれの一端部を繋いでいる。副画素電極ＰＢ２は、図示した画素ＰＸの下側に位置するが、ゲート配線Ｇ２と重なることはなく、ゲート配線Ｇ１とゲート配線Ｇ２との間に位置しており、主画素電極ＰＡ１と主画素電極ＰＡ２のそれぞれの他端部を繋いでいる。この副画素電極ＰＢ２は、補助容量線Ｃ１の直上に位置し、スイッチング素子と電気的に接続されている。このような構成の画素電極ＰＥは、ロの字形である。なお、このような画素電極ＰＥにおいて、副画素電極ＰＢ１を省略し、Ｕの字形に形成しても良い。

ゲートシールド電極ＧＳは、画素電極ＰＥから離間している。ゲートシールド電極ＧＳ１は、ゲート配線Ｇ１の直上に位置しており、副画素電極ＰＢ１との間に隙間を形成している。つまり、このゲートシールド電極ＧＳ１は、ゲート配線Ｇ１のエッジＧ１Ａの直上にも位置している。ゲートシールド電極ＧＳ２は、ゲート配線Ｇ２の直上に位置しており、副画素電極ＰＢ２との間に隙間を形成している。つまり、このゲートシールド電極ＧＳ２は、ゲート配線Ｇ２のエッジＧ２Ａの直上にも位置している。これらのゲートシールド電極ＧＳ１及びゲートシールド電極ＧＳ２は、ともに第１方向Ｘに沿って直線的に延出しており、帯状に形成されている。なお、このようなゲートシールド電極ＧＳの第２方向Ｙに沿った幅については、必ずしも一定でなくても良い。このゲートシールド電極ＧＳは、共通電極ＣＥと電気的に接続されている。また、ゲートシールド電極ＧＳは、画素電極ＰＥと同一層である第３絶縁膜１３の上面に形成されるため、画素電極ＰＥと同一材料（例えば、ＩＴＯなど）を用いて形成することが可能である。

このような構造例のアレイ基板ＡＲは、図３に示した対向基板ＣＴと組み合わせた際に、ゲートシールド電極ＧＳ１が副共通電極ＣＢＵと対向し、ゲートシールド電極ＧＳ２が副共通電極ＣＢＢと対向する。

このような構造例によれば、画素電極ＰＥの形状によらず、ゲートシールド電極ＧＳがゲート配線Ｇと対向するため、ゲート配線Ｇからの不所望な電界を遮蔽することが可能となる。

図８は、図１に示したアレイ基板ＡＲを対向基板側から見たときの一画素ＰＸの他の構造例を概略的に示す平面図である。

ここに示した構造例は、図６に示した構造例と比較して、ゲート配線Ｇ１及びゲート配線Ｇ２とそれぞれ対向し図示を省略した共通電極ＣＥと同電位のゲートシールド電極ＧＳを備えた点で相違している。

画素電極ＰＥにおいて、主画素電極ＰＡ１、主画素電極ＰＡ２、副画素電極ＰＢ１、副画素電極ＰＢ２、及び、副画素電極ＰＢ３は、一体的あるいは連続的に形成され、互いに電気的に接続されている。副画素電極ＰＢ１は、図示した画素ＰＸの上側に位置するが、ゲート配線Ｇ１と重なることはなく、ゲート配線Ｇ１とゲート配線Ｇ２との間に位置しており、主画素電極ＰＡ１と主画素電極ＰＡ２のそれぞれの一端部を繋いでいる。副画素電極ＰＢ２は、図示した画素ＰＸの下側に位置するが、ゲート配線Ｇ２と重なることはなく、ゲート配線Ｇ１とゲート配線Ｇ２との間に位置しており、主画素電極ＰＡ１と主画素電極ＰＡ２のそれぞれの他端部を繋いでいる。副画素電極ＰＢ３は、補助容量線Ｃ１の直上に位置し、スイッチング素子と電気的に接続されている。このような構成の画素電極ＰＥは、８の字形である。なお、このような画素電極ＰＥにおいて、副画素電極ＰＢ１及び副画素電極ＰＢ２を省略し、Ｈの字形に形成しても良い。

ゲートシールド電極ＧＳは、図７に示した例と同様に、画素電極ＰＥから離間している。ゲートシールド電極ＧＳ１は、ゲート配線Ｇ１の直上に位置しており、副画素電極ＰＢ１との間に隙間を形成している。つまり、このゲートシールド電極ＧＳ１は、ゲート配線Ｇ１のエッジＧ１Ａの直上にも位置している。ゲートシールド電極ＧＳ２は、ゲート配線Ｇ２の直上に位置しており、副画素電極ＰＢ２との間に隙間を形成している。つまり、このゲートシールド電極ＧＳ２は、ゲート配線Ｇ２のエッジＧ２Ａの直上にも位置している。このゲートシールド電極ＧＳは、共通電極ＣＥと電気的に接続されている。

このような構造例によれば、画素電極ＰＥの形状によらず、ゲートシールド電極ＧＳがゲート配線Ｇと対向するため、ゲート配線Ｇからの不所望な電界を遮蔽することが可能となる。

上記の各構造例では、１個の画素電極ＰＥが２本の主画素電極ＰＡを備える構成について説明したが、この例に限らない。１画素あたりに必須の主共通電極ＣＡは、主画素電極ＰＡの間に位置するものである。このため、１画素あたり１個の画素電極ＰＥが備える主画素電極ＰＡの本数をａ本とした場合、１画素あたりに配置すべき主共通電極ＣＡは（ａ−１）本となり、隣接する主画素電極ＰＡの間に１本の主共通電極ＣＡが配置される（但し、ａは正数である）。なお、各画素ＰＸの両端部に位置する（あるいは、ソース配線Ｓの上方に位置する）主共通電極ＣＡの本数を含めると、１画素あたりに配置すべき主共通電極ＣＡは（ａ＋１）本となる。

図９は、図１に示したアレイ基板ＡＲを対向基板側から見たときの一画素ＰＸの他の構造例を概略的に示す平面図である。

ここに示した画素電極ＰＥは、３本の主画素電極ＰＡを備えている。すなわち、画素電極ＰＥは、ソース配線Ｓ１のエッジＳ１Ａの直上に位置する主画素電極ＰＡ１、ソース配線Ｓ２のエッジＳ２Ａの直上に位置する主画素電極ＰＡ２、及び、主画素電極ＰＡ１と主画素電極ＰＡ２との間の略中間に位置する主画素電極ＰＡ３を備えている。主画素電極ＰＡ１と主画素電極ＰＡ３との第１方向Ｘに沿った距離と、主画素電極ＰＡ２と主画素電極ＰＡ３との第１方向Ｘに沿った距離とは略同等である。これらの３本の主画素電極ＰＡは、副画素電極ＰＢに繋がっている。

このような画素電極ＰＥに対して、必須の主共通電極ＣＡは２本である。すなわち、主共通電極ＣＡＣ１は主画素電極ＰＡ１と主画素電極ＰＡ３との間に配置され、主共通電極ＣＡＣ２は主画素電極ＰＡ２と主画素電極ＰＡ３との間に配置されている。なお、ソース配線Ｓ１の上方に位置する主共通電極ＣＡＬ及びソース配線Ｓ２の上方に位置する主共通電極ＣＡＲを含めると、一画素ＰＸあたり４本の主共通電極ＣＡが必要となる。

なお、４本以上の主画素電極ＰＡを備えた画素電極ＰＥを適用することも可能であり、この場合の一画素あたりの主共通電極ＣＡの本数については上記の通りである。

以上説明したように、本実施形態によれば、表示品位の劣化を抑制することが可能な液晶表示装置を提供することが可能となる。

なお、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これらの新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これらの実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

ＬＰＮ…液晶表示パネル
ＡＲ…アレイ基板 ＣＴ…対向基板 ＬＱ…液晶層
ＰＥ…画素電極 ＰＡ…主画素電極 ＰＢ…副画素電極
ＣＥ…共通電極 ＣＡ…主共通電極 ＣＢ…副共通電極
ＧＳ…ゲートシールド電極

Claims (17)

1. 第１方向に沿ってそれぞれ延出した第１ゲート配線及び第２ゲート配線と、前記第１ゲート配線と前記第２ゲート配線との間に位置し第１方向に沿って延出した補助容量線と、第１方向に交差する第２方向に沿ってそれぞれ延出した第１ソース配線及び第２ソース配線と、前記第１ゲート配線及び前記第１ソース配線と電気的に接続されたスイッチング素子と、前記第１ソース配線のエッジの直上に位置し第２方向に沿って延出した帯状の第１主画素電極、前記第２ソース配線のエッジの直上に位置し第２方向に沿って延出した帯状の第２主画素電極、及び、前記補助容量線の直上に位置し前記スイッチング素子と接続されるとともに前記第１主画素電極及び前記第２主画素電極を繋ぎ第１方向に沿って延出した帯状の第１副画素電極を備えた画素電極と、を備えた第１基板と、
   前記第１主画素電極と前記第２主画素電極との間に位置し第２方向に沿って延出した帯状の第１主共通電極、前記第１ソース配線の上方に位置し第２方向に沿って延出した帯状の第２主共通電極、及び、前記第２ソース配線の上方に位置し第２方向に沿って延出した帯状の第３主共通電極を備えた共通電極を備えた第２基板と、
   前記第１基板と前記第２基板との間に保持された液晶分子を含む液晶層と、
   を備えたことを特徴とする液晶表示装置。
2. 前記第１副画素電極は、前記第１ゲート配線のエッジの直上に位置することを特徴とする請求項１に記載の液晶表示装置。
3. 前記画素電極は、さらに、前記第２ゲート配線のエッジの直上に位置し前記第１主画素電極及び前記第２主画素電極を繋ぎ第１方向に沿って延出した帯状の第２副画素電極を備えたことを特徴とする請求項１または２に記載の液晶表示装置。
4. 前記画素電極は、さらに、前記第１ゲート配線のエッジの直上に位置し前記第１主画素電極及び前記第２主画素電極を繋ぎ第１方向に沿って延出した帯状の第２副画素電極、及び、前記第２ゲート配線のエッジの直上に位置し前記第１主画素電極及び前記第２主画素電極を繋ぎ第１方向に沿って延出した帯状の第３副画素電極を備えたことを特徴とする請求項１に記載の液晶表示装置。
5. 第１方向に沿ってそれぞれ延出した第１ゲート配線及び第２ゲート配線と、第１方向に交差する第２方向に沿ってそれぞれ延出した第１ソース配線及び第２ソース配線と、前記第１ソース配線のエッジの直上に位置し第２方向に沿って延出した帯状の第１主画素電極及び前記第２ソース配線のエッジの直上に位置し第２方向に沿って延出した帯状の第２主画素電極を備えた画素電極と、を備えた第１基板と、
   前記第１主画素電極と前記第２主画素電極との間に位置し第２方向に沿って延出した帯状の第１主共通電極を備えた共通電極を備えた第２基板と、
   前記第１基板と前記第２基板との間に保持された液晶分子を含む液晶層と、
   を備えたことを特徴とする液晶表示装置。
6. 前記画素電極は、さらに、前記第１ゲート配線のエッジの直上に位置し前記第１主画素電極及び前記第２主画素電極を繋ぐとともに第１方向に沿って延出した帯状の第１副画素電極、及び、前記第２ゲート配線のエッジの直上に位置し前記第１主画素電極及び前記第２主画素電極を繋ぎ第１方向に沿って延出した帯状の第２副画素電極を備えたことを特徴とする請求項５に記載の液晶表示装置。
7. 前記第１基板は、さらに、前記第１ゲート配線と前記第２ゲート配線との間に位置し第１方向に沿って延出した補助容量線と、前記第１ゲート配線及び前記第１ソース配線と電気的に接続されたスイッチング素子と、を備え、前記第１副画素電極は、前記第１ゲート配線及び前記補助容量線に跨って位置し前記スイッチング素子と接続されたことを特徴とする請求項６に記載の液晶表示装置。
8. 前記画素電極は、さらに、前記第１ゲート配線のエッジの直上に位置し前記第１主画素電極及び前記第２主画素電極を繋ぐとともに第１方向に沿って延出した帯状の第１副画素電極、前記第２ゲート配線のエッジの直上に位置し前記第１主画素電極及び前記第２主画素電極を繋ぎ第１方向に沿って延出した帯状の第２副画素電極、及び、前記第１副画素電極と前記第２副画素電極との間に位置し前記第１主画素電極及び前記第２主画素電極を繋ぎ第１方向に沿って延出した帯状の第３副画素電極を備えたことを特徴とする請求項５に記載の液晶表示装置。
9. 前記第１基板は、さらに、前記第１ゲート配線と前記第２ゲート配線との間の略中間に位置し第１方向に沿って延出した補助容量線と、前記第１ゲート配線及び前記第１ソース配線と電気的に接続されたスイッチング素子と、を備え、前記第３副画素電極は、前記補助容量線の直上に位置し前記スイッチング素子と接続されたことを特徴とする請求項８に記載の液晶表示装置。
10. 前記第１基板は、さらに、前記第１ゲート配線及び前記第２ゲート配線とそれぞれ対向し前記共通電極と同電位のゲートシールド電極を備えたことを特徴とする請求項５に記載の液晶表示装置。
11. 前記画素電極は、さらに、前記第１ゲート配線と前記第２ゲート配線との間に位置し前記第１主画素電極及び前記第２主画素電極を繋ぎ第１方向に沿って延出した帯状の副画素電極を備えたことを特徴とする請求項１０に記載の液晶表示装置。
12. 前記第１基板は、さらに、前記第１ゲート配線と前記第２ゲート配線との間に位置し第１方向に沿って延出した補助容量線と、前記第１ゲート配線及び前記第１ソース配線と電気的に接続されたスイッチング素子と、を備え、前記副画素電極は、前記補助容量線の直上に位置し前記スイッチング素子と接続されたことを特徴とする請求項１０に記載の液晶表示装置。
13. 前記第２基板は、さらに、前記第１ソース配線の上方に位置し第２方向に沿って延出した帯状の第２主共通電極、及び、前記第２ソース配線の上方に位置し第２方向に沿って延出した帯状の第３主共通電極を備えたことを特徴とする請求項５乃至１２のいずれか１項に記載の液晶表示装置。
14. 前記第２基板は、さらに、前記第１ゲート配線の上方に位置し第１方向に沿って延出した帯状の第１副共通電極、及び、前記第２ゲート配線の上方に位置し第１方向に沿って延出した帯状の第２副共通電極を備えたことを特徴とする請求項１３に記載の液晶表示装置。
15. 前記画素電極と前記共通電極との間に電界が形成されていない状態で、前記液晶層の液晶分子の初期配向方向は、第２方向と略平行であることを特徴とする請求項１乃至１４のいずれか１項に記載の液晶表示装置。
16. 第１方向に沿って延出したゲート配線と、第１方向に交差する第２方向に沿って延出したソース配線と、前記ソース配線の一方のエッジの直上に位置し第２方向に沿って延出した帯状の第１主画素電極を備えた第１画素電極と、前記第１画素電極の第１方向に隣接し且つ互いに離間し前記ソース配線の他方のエッジの直上に位置し第２方向に沿って延出した帯状の第２主画素電極を備えた第２画素電極と、を備えた第１基板と、
    前記第１主画素電極及び前記第２主画素電極を挟んだ両側に位置しそれぞれ第２方向に沿って延出した帯状の第１主共通電極及び第２主共通電極、及び、前記ソース配線の上方に位置し第２方向に沿って延出した帯状の第３主共通電極を備えた共通電極を備えた第２基板と、
    前記第１基板と前記第２基板との間に保持された液晶分子を含む液晶層と、
    を備えたことを特徴とする液晶表示装置。
17. 前記第１画素電極は、さらに、前記ゲート配線の一方のエッジの直上に位置し前記第１主画素電極に繋がり第１方向に沿って延出した帯状の第１副画素電極を備え、
    前記第２画素電極は、さらに、前記ゲート配線の一方のエッジの直上に位置し前記第２主画素電極に繋がり第１方向に沿って延出した帯状の第２副画素電極を備えたことを特徴とする請求項１６に記載の液晶表示装置。

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