JP2013058570A - 配線基板及びその製造方法、半導体パッケージ - Google Patents

配線基板及びその製造方法、半導体パッケージ Download PDF

Info

Publication number
JP2013058570A
JP2013058570A JP2011195456A JP2011195456A JP2013058570A JP 2013058570 A JP2013058570 A JP 2013058570A JP 2011195456 A JP2011195456 A JP 2011195456A JP 2011195456 A JP2011195456 A JP 2011195456A JP 2013058570 A JP2013058570 A JP 2013058570A
Authority
JP
Japan
Prior art keywords
wiring
layer
substrate
stress relaxation
relaxation layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2011195456A
Other languages
English (en)
Other versions
JP5877673B2 (ja
Inventor
Takeshi Miyairi
健 宮入
Akihito Takano
昭仁 高野
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Shinko Electric Industries Co Ltd
Original Assignee
Shinko Electric Industries Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Shinko Electric Industries Co Ltd filed Critical Shinko Electric Industries Co Ltd
Priority to JP2011195456A priority Critical patent/JP5877673B2/ja
Priority to US13/571,580 priority patent/US8766101B2/en
Publication of JP2013058570A publication Critical patent/JP2013058570A/ja
Application granted granted Critical
Publication of JP5877673B2 publication Critical patent/JP5877673B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/40—Forming printed elements for providing electric connections to or between printed circuits
    • H05K3/4007—Surface contacts, e.g. bumps
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/6835—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/10—Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/46—Manufacturing multilayer circuits
    • H05K3/4602—Manufacturing multilayer circuits characterized by a special circuit board as base or central core whereon additional circuit layers are built or additional circuit boards are laminated
    • H05K3/4605—Manufacturing multilayer circuits characterized by a special circuit board as base or central core whereon additional circuit layers are built or additional circuit boards are laminated made from inorganic insulating material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68345—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used as a support during the manufacture of self supporting substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68377—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support with parts of the auxiliary support remaining in the finished device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/0401—Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/05568—Disposition the whole external layer protruding from the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05617—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/05624—Aluminium [Al] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16238—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bonding area protruding from the surface of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8119—Arrangement of the bump connectors prior to mounting
    • H01L2224/81192—Arrangement of the bump connectors prior to mounting wherein the bump connectors are disposed only on another item or body to be connected to the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8138—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/81399—Material
    • H01L2224/814—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1204—Optical Diode
    • H01L2924/12042—LASER
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
    • H05K3/32—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
    • H05K3/34—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by soldering
    • H05K3/341—Surface mounted components
    • H05K3/3431—Leadless components
    • H05K3/3436—Leadless components having an array of bottom contacts, e.g. pad grid array or ball grid array components
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/46—Manufacturing multilayer circuits
    • H05K3/4644—Manufacturing multilayer circuits by building the multilayer layer by layer, i.e. build-up multilayer circuits
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00—Metal working
    • Y10T29/49—Method of mechanical manufacture
    • Y10T29/49002—Electrical device making
    • Y10T29/49117—Conductor or circuit manufacturing
    • Y10T29/49124—On flat or curved insulated base, e.g., printed circuit, etc.
    • Y10T29/49155—Manufacturing circuit on or in base

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)

Abstract

【課題】接続信頼性が高く、狭ピッチの接続端子を形成可能な配線基板を提供する。
【解決手段】配線基板１は、無機材料からなる基板本体１１に形成された配線パターン１２と、前記配線パターンと電気的に接続され、半導体チップが搭載される外部接続端子１５と、を備えた無機基板１０と、絶縁層３１、３３、３５と配線層３２、３４、３６が積層された有機基板３０と、熱膨張係数が前記無機基板よりも大きく前記有機基板よりも小さい材料からなる応力緩和層２１と、前記応力緩和層を貫通する貫通配線２２と、を備えた接合層２０と、を有し、前記無機基板は、前記有機基板上に前記接合層を介して積層され、前記無機基板の配線パターンと前記有機基板の配線層とは、前記貫通配線を介して電気的に接続されている。
【選択図】図１

Description

本発明は、半導体チップを搭載するための配線基板及びその製造方法、前記配線基板に半導体チップを搭載した半導体パッケージに関する。
従来より、半導体チップを搭載するための配線基板として種々の形態が提案されている。
例えば、複数の配線層等を含む第１配線部上に、第１配線部の熱膨張率よりも小さく、かつ、半導体チップの熱膨張率と同等である第２配線部を設け、第２配線部上に半導体チップを搭載する配線基板が提案されている。又、シリコン基板上に配線パターンを形成した配線基板が提案されている。
特開２００６−２７００３７号公報 国際公開第０５／１１４７２８号パンフレット
半導体チップを搭載するための配線基板においては、熱膨張係数の違いにより発生する応力に耐える接続信頼性や、半導体チップの電極端子に対応した狭ピッチの外部接続端子（はんだバンプ等）を形成できることが要求される。
本発明は、上記の点に鑑みてなされたものであり、接続信頼性が高く、狭ピッチの接続端子を形成可能な配線基板を提供することを課題とする。
本配線基板の一形態は、無機材料からなる基板本体に形成された配線パターンと、前記配線パターンと電気的に接続され、半導体チップが搭載される外部接続端子と、を備えた無機基板と、絶縁層と配線層が積層された有機基板と、熱膨張係数が前記無機基板よりも大きく前記有機基板よりも小さい材料からなる応力緩和層と、前記応力緩和層を貫通する貫通配線と、を備えた接合層と、を有し、前記無機基板は、前記有機基板上に前記接合層を介して積層され、前記無機基板の配線パターンと前記有機基板の配線層とは、前記貫通配線を介して電気的に接続されていることを要件とする。
開示の技術によれば、接続信頼性が高く、狭ピッチの接続端子を形成可能な配線基板を提供できる。
第１の実施の形態に係る配線基板を例示する断面図である。 第１の実施の形態に係る配線基板の製造工程を例示する図（その１）である。 第１の実施の形態に係る配線基板の製造工程を例示する図（その２）である。 第１の実施の形態に係る配線基板の製造工程を例示する図（その３）である。 第１の実施の形態に係る配線基板の製造工程を例示する図（その４）である。 第１の実施の形態に係る配線基板の製造工程を例示する図（その５）である。 第１の実施の形態に係る配線基板の製造工程を例示する図（その６）である。 第１の実施の形態に係る配線基板の製造工程を例示する図（その７）である。 第１の実施の形態に係る配線基板の製造工程を例示する図（その８）である。 第１の実施の形態に係る配線基板の製造工程を例示する図（その９）である。 第１の実施の形態に係る配線基板の製造工程を例示する図（その１０）である。 第１の実施の形態に係る配線基板の製造工程を例示する図（その１１）である。 第１の実施の形態に係る配線基板の製造工程を例示する図（その１２）である。 第１の実施の形態の変形例に係る配線基板の製造工程を例示する図（その１）である。 第１の実施の形態の変形例に係る配線基板の製造工程を例示する図（その２）である。 第１の実施の形態の変形例に係る配線基板の製造工程を例示する図（その３）である。 第２の実施の形態に係る半導体パッケージを例示する断面図である。
以下、図面を参照して発明を実施するための形態について説明する。なお、各図面において、同一構成部分には同一符号を付し、重複した説明を省略する場合がある。
〈第１の実施の形態〉
［第１の実施の形態に係る配線基板の構造］
まず、第１の実施の形態に係る配線基板の構造について説明する。図１は、第１の実施の形態に係る配線基板を例示する断面図である。図１を参照するに、第１の実施の形態に係る配線基板１は、大略すると、無機基板１０と、接合層２０と、有機基板３０とを有し、無機基板１０と有機基板３０とが接合層２０の応力緩和層２１を介して接合されている。なお、図１において、絶縁層３７が形成される側の面（実装基板搭載側）を一方の面、金属層１５が形成される側の面（半導体チップ搭載側）を他方の面と称する場合がある。
無機基板１０は、大略すると、基板本体１１と、配線パターン１２と、絶縁層１３と、金属柱１４と、金属層１５とを有する。無機基板１０の一方の面は、接合層２０と接している。
基板本体１１は、配線パターン１２等を形成する基体となる部分であり、シリコンやガラス等の無機材料から構成されている。基板本体１１として無機材料を用いることにより、基板本体１１の熱膨張係数を低くすることができる。例えば、シリコンの熱膨張係数は３ｐｐｍ／℃程度、ガラスとして硼珪酸ガラスを用いた場合の熱膨張係数は３ｐｐｍ／℃程度である。
基板本体１１の厚さは、例えば、２０〜３００μｍ程度とすることができる。基板本体１１には、ビアホール１１ｘが形成されている。ビアホール１１ｘの平面形状は、例えば円形とすることができ、その直径は、例えば２０〜２００μｍ程度とすることができる。なお、本実施の形態では、基板本体１１の材料としてシリコンを用いる場合を一例として以下の説明をする。
配線パターン１２は、基板本体１１を貫通するビアホール１１ｘ内に充填されたビア配線、及び基板本体１１の他方の面に形成された平面配線を含んで構成されている。配線パターン１２は、ビアホール１１ｘ内に露出している後述する貫通配線２２と電気的に接続されている。配線パターン１２の材料としては、例えば銅（Ｃｕ）を主成分として含む金属材料等を用いることができる。配線パターン１２は、例えば、ライン／スペース＝１μｍ／１μｍ程度とすることができる。
なお、シリコンは絶縁体ではないため、基板本体１１の一方の面には熱酸化膜（ＳｉＯ２）等の絶縁膜１１ａが形成されている。又、基板本体１１の他方の面及びビアホール１１ｘの内壁面には熱酸化膜（ＳｉＯ２）等の絶縁膜１１ｂが形成されており、絶縁膜１１ｂを介して配線パターン１２が形成されている。基板本体１１としてガラス等の絶縁体を用いる場合には、基板本体１１の一方の面に絶縁膜１１ａを形成する必要はない。又、基板本体１１の他方の面及びビアホール１１ｘの内壁面に絶縁膜１１ｂを形成する必要はない。
絶縁層１３は、基板本体１１の他方の面に配線パターン１２を覆うように形成されている。絶縁層１３は、所謂ソルダーレジスト層である。絶縁層１３は開口部１３ｘを有し、開口部１３ｘ内には配線パターン１２の一部が露出している。絶縁層１３の材料としては、例えば、エポキシ系やアクリル系等の感光性樹脂組成物を用いることができる。
必要に応じ、開口部１３ｘ内に露出する配線パターン１２上に、例えば無電解めっき法等により金属層を形成してもよい。金属層の例としては、Ａｕ層や、Ｎｉ／Ａｕ層（Ｎｉ層とＡｕ層をこの順番で積層した金属層）、Ｎｉ／Ｐｄ／Ａｕ層（Ｎｉ層とＰｄ層とＡｕ層をこの順番で積層した金属層）等を挙げることができる。
金属柱１４は、開口部１３ｘ内に露出する配線パターン１２上に設けられている。金属柱１４の一部は、絶縁層１３の他方の面から突出している。金属柱１４としては、例えば円柱状の銅ピラー等を用いることができる。金属柱１４の直径は、例えば、２０μｍ程度とすることができる。金属柱１４の高さは、例えば、１０〜５０μｍ程度とすることができる。金属柱１４のピッチは、例えば、４０μｍ程度とすることができる。但し、金属柱１４の形状は円柱状には限定されず、角柱状等であってもよい。
金属層１５は、金属柱１４の他方の面を覆うように形成されている。金属層１５の形状は、例えば、ドーム状とすることができる。ここで、ドーム状とは、中央部近傍の高さが高く、周縁部に行くに従って低くなる形状を指す。金属柱１４の高さ（中央部近傍の高さ）は、例えば、１０μｍ程度とすることができる。
金属層１５の材料としては、例えば、Ｐｂを含む合金、ＳｎとＣｕの合金、ＳｎとＡｇの合金、ＳｎとＡｇとＣｕの合金等のはんだ材料を用いることができる。金属層１５の材料として、Ｃｕ／Ｎｉ／Ａｕ層（Ｃｕ層とＮｉ層とＡｕ層をこの順番で積層した金属層）や、Ｃｕ／Ｎｉ／Ｐｄ／Ａｕ層（Ｃｕ層とＮｉ層とＰｄ層とＡｕ層をこの順番で積層した金属層）等を用いても構わない。金属層１５は、配線基板１に半導体チップが実装される際に、半導体チップのパッドと電気的に接続される部分である。
接合層２０は、応力緩和層２１と、応力緩和層２１を貫通する貫通配線２２とを有する。応力緩和層２１は、弾性材料又は低熱膨張係数材料からなる層である。ここで、弾性材料とは、ヤング率が５０〜１０００ＭＰａ程度の材料を指す。応力緩和層２１に弾性材料を用いることにより、無機基板１０と有機基板３０との接合部で発生する応力を応力緩和層２１が伸縮して吸収するため、無機基板１０と有機基板３０との間の接続信頼性を向上できる。
又、低熱膨張係数材料は、熱膨張係数が無機基板１０よりも大きく有機基板３０よりも小さい材料を指す。応力緩和層２１の好ましい熱膨張係数は、７〜１３ｐｐｍ／℃程度である。応力緩和層２１に低熱膨張係数材料を用いることにより、無機基板１０と有機基板３０との間が強固に固定される。そのため、無機基板１０と有機基板３０との接合部に応力が発生しても接合部が動き難くなり、無機基板１０と有機基板３０との間の接続信頼性を向上できる。
応力緩和層２１の具体的な材料の一例としては、エポキシ系、ポリイミド系、フェノール系、アクリル系等の絶縁性樹脂を挙げることができる。応力緩和層２１は、シリカ（ＳｉＯ２）等のフィラーを含有してもよい。応力緩和層２１の厚さは、例えば、５〜３０μｍ程度とすることができる。
応力緩和層２１として弾性材料を用いる場合には、ヤング率が５０〜１０００ＭＰａの材料を選定すればよい。又、エポキシ系、ポリイミド系、フェノール系、アクリル系等の絶縁性樹脂の分子構造の設計によりヤング率を調整することも可能である。
応力緩和層２１として低熱膨張係数材料を用いる場合には、エポキシ系、ポリイミド系、フェノール系、アクリル系等の絶縁性樹脂にシリカ（ＳｉＯ２）等のフィラーを含有させ、その含有量により熱膨張係数を調整できる。フィラーの含有量が多いほど、熱膨張係数は小さくなる。但し、含有するフィラーはシリカ（ＳｉＯ２）には限定されず、例えば、アルミナ（Ａｌ２Ｏ３）等であってもよい。
貫通配線２２は、応力緩和層２１の一方の面から他方の面に貫通する配線であり、例えば銅（Ｃｕ）を主成分として含む金属材料等から構成されている。貫通配線２２は、無機基板１０の配線パターン１２と後述の有機基板３０の配線層３２とを電気的に接続している。応力緩和層２１の一方の面と貫通配線２２の一端面とは、略面一とすることができる。又、応力緩和層２１の他方の面と貫通配線２２の他端面とは、略面一とすることができる。貫通配線２２の平面形状は、例えば円形とすることができ、その直径は、例えば２０〜２００μｍ程度とすることができる。
有機基板３０は、熱可塑性や熱硬化性の絶縁性樹脂等の有機材料を主成分として含む基板であり、絶縁層３１と、配線層３２と、絶縁層３３と、配線層３４と、絶縁層３５と、配線層３６と、絶縁層３７とを有する。なお、有機基板３０全体の熱膨張係数は、応力緩和層２１よりも大きく、実装基板（マザーボード等）よりも小さくなるような値（例えば、１３〜２０ｐｐｍ／℃程度）に調整される。
又、無機基板１０全体の熱膨張係数は、応力緩和層２１よりも小さくなるような値（例えば、３〜７ｐｐｍ／℃程度）に調整される。又、有機基板３０全体のヤング率は、応力緩和層２１より大きく、例えば２〜５ＧＰａ程度である。ちなみに、実装基板（マザーボード等）全体の熱膨張係数は、約２０〜５０ｐｐｍ／℃程度である。
絶縁層３１の一方の面には、配線層３２が形成されている。絶縁層３１の他方の面は、応力緩和層２１の一方の面及び貫通配線２２の一端面と接している。絶縁層３１は、例えばエポキシ系樹脂等を主成分とする絶縁性樹脂により構成されている。絶縁層３１は、シリカ（ＳｉＯ２）等のフィラーを含有してもよい。絶縁層３１の厚さは、例えば２０〜５０μｍ程度とすることができる。
配線層３２は、絶縁層３１を貫通し接合層２０の貫通配線２２の一端面を露出するビアホール３１ｘ内に充填されたビア配線、及び絶縁層３１の一方の面に形成された配線パターンを含んで構成されている。ビアホール３１ｘは、絶縁層３３側の開口面積が貫通配線２２側の開口面積よりも大となる形状とされている。配線層３２は、ビアホール３１ｘ内に露出した貫通配線２２と電気的に接続されている。配線層３２の材料としては、例えば銅（Ｃｕ）を主成分として含む金属材料等を用いることができる。配線層３２を構成する配線パターンの厚さは、例えば１０〜２０μｍ程度とすることができる。
絶縁層３３は、絶縁層３１の一方の面に、配線層３２を覆うように形成されている。絶縁層３３の材料や厚さは、絶縁層３１と同様とすることができる。配線層３４は、絶縁層３３を貫通し配線層３２の一方の面を露出するビアホール３３ｘ内に充填されたビア配線、及び絶縁層３３の一方の面に形成された配線パターンを含んで構成されている。ビアホール３３ｘは、絶縁層３５側の開口面積が配線層３２側の開口面積よりも大となる形状とされている。配線層３４は、ビアホール３３ｘ内に露出した配線層３２と電気的に接続されている。配線層３４の材料や配線層３４を構成する配線パターンの厚さは、配線層３２と同様とすることができる。
絶縁層３５は、絶縁層３３の一方の面に、配線層３４を覆うように形成されている。絶縁層３５の材料や厚さは、絶縁層３１と同様とすることができる。配線層３６は、絶縁層３５を貫通し配線層３４の一方の面を露出するビアホール３５ｘ内に充填されたビア配線、及び絶縁層３５の一方の面に形成された配線パターンを含んで構成されている。ビアホール３５ｘは、絶縁層３７側の開口面積が配線層３４側の開口面積よりも大となる形状とされている。配線層３６は、ビアホール３５ｘ内に露出した配線層３４と電気的に接続されている。配線層３６の材料や配線層３６を構成する配線パターンの厚さは、配線層３２と同様とすることができる。
絶縁層３７は、絶縁層３５の一方の面に配線層３６を覆うように形成されている。絶縁層３７は、所謂ソルダーレジスト層である。絶縁層３７の材料としては、例えば、エポキシ系やアクリル系等の感光性樹脂組成物を用いることができる。絶縁層３７の厚さは、絶縁層３１と同様とすることができる。絶縁層３７は開口部３７ｘを有し、開口部３７ｘ内には配線層３６の一部が露出している。開口部３７ｘ内に露出する配線層３６の平面形状は例えば円形であり、その直径は例えば２００〜１０００μｍ程度とすることができる。開口部３７ｘ内に露出する配線層３６のピッチは、例えば５００〜１２００μｍ程度とすることができる。
必要に応じ、開口部３７ｘ内に露出する配線層３６上に、例えば無電解めっき法等により金属層等を形成してもよい。金属層の例としては、Ａｕ層や、Ｎｉ／Ａｕ層（Ｎｉ層とＡｕ層をこの順番で積層した金属層）、Ｎｉ／Ｐｄ／Ａｕ層（Ｎｉ層とＰｄ層とＡｕ層をこの順番で積層した金属層）等を挙げることができる。 更に、開口部３７ｘ内に露出する配線層３６に、はんだボールやリードピン等の外部接続端子を形成しても構わない。外部接続端子は、マザーボード等の実装基板（図示せず）と電気的に接続するための端子となる。但し、開口部３７ｘ内に露出する配線層３６自体を外部接続端子としてもよい。
［第１の実施の形態に係る配線基板の製造方法］
次に、第１の実施の形態に係る配線基板の製造方法について説明する。図２〜図１３は、第１の実施の形態に係る配線基板の製造工程を例示する図である。
まず、図２に示す工程の前に、シリコンからなる基板本体１１を準備し、準備した基板本体１１の一方の面に絶縁膜１１ａを形成する。基板本体１１としては、例えば、６インチ（約１５０ｍｍ）、８インチ（約２００ｍｍ）、１２インチ（約３００ｍｍ）等のシリコンウェハ等を用いることができる。シリコンウェハの厚さは、例えば０．６２５ｍｍ（６インチの場合）、０．７２５ｍｍ（８インチの場合）、０．７７５ｍｍ（１２インチの場合）等とすることができる。
絶縁膜１１ａとしては、例えば、熱酸化膜（ＳｉＯ２）等を用いることができる。熱酸化膜（ＳｉＯ２）は、例えば、基板本体１１の一方の面近傍の温度を例えば１０００℃以上とするウェット熱酸化法により熱酸化することで形成できる。熱酸化膜（ＳｉＯ２）の厚さは、例えば１．５〜３μｍ程度とすることができる。但し、絶縁膜１１ａは、ＣＶＤ（Chemical Vapor Deposition、以降同様）法やＰＶＤ（Physical Vapor Deposition、以降同様）法等により形成してもよい。
次に、図２に示す工程では、基板本体１１の一方の面に、絶縁膜１１ａを介して、所定の平面形状にパターンニングされた貫通配線２２を形成する。貫通配線２２の厚さは、例えば、５〜３０μｍ程度とすることができる。貫通配線２２は、例えば、セミアディティブ法により形成できる。具体的には、基板本体１１の一方の面に、絶縁膜１１ａを介して、無電解めっき法やＣＶＤ法、ＰＶＤ法等により、例えば銅（Ｃｕ）を主成分として含む金属材料等からなる第１金属層（図示せず）を形成する。そして、第１金属層上に貫通配線２２に対応する開口部を備えたレジスト層（図示せず）を形成する。
次に、第１金属層を給電層に利用した電解めっき法により、レジスト層の開口部内に露出する第１金属層上に例えば銅（Ｃｕ）を主成分として含む金属材料等からなる第２金属層（図示せず）を積層形成する。続いて、レジスト層を除去した後に、第２金属層をマスクにして、第２金属層に覆われていない部分の第１金属層をエッチングにより除去する。これにより、第１金属層上に第２金属層が積層形成された貫通配線２２が形成される。なお、貫通配線２２は、サブトラクティブ法等の各種配線形成方法により形成してもよい。
次に、図３に示す工程では、貫通配線２２の周囲に応力緩和層２１を形成し、接合層２０を作製する。応力緩和層２１は、例えば、基板本体１１の一方の面に、絶縁膜１１ａを介して、貫通配線２２を覆うように液状の絶縁性樹脂をスピンコート法やロールコート法等により塗布し、塗布した絶縁性樹脂を硬化させた後、ＣＭＰ（Chemical Mechanical Polishing、以降同様）法やプラズマアッシング法等により貫通配線２２を覆う絶縁性樹脂を除去することにより形成できる。貫通配線２２の一端面は応力緩和層２１の一方の面から露出する。貫通配線２２の一端面と、応力緩和層２１の一方の面とは、略面一とすることができる。応力緩和層２１の材料や厚さは、前述の通りである。なお、応力緩和層２１として、フィルム状の絶縁性樹脂をラミネートしても構わない。
次に、図４〜図６に示す工程では、有機基板３０を形成する。まず、図４に示す工程では、接合層２０の一方の面（貫通配線２２の一端面及び応力緩和層２１の一方の面）を覆うように絶縁層３１を形成し、絶縁層３１上に配線層３２を積層形成する。絶縁層３１の材料としては、例えばエポキシ系樹脂等を主成分とする絶縁性樹脂を用いることができる。絶縁層３１は、シリカ（ＳｉＯ２）等のフィラーを含有してもよい。絶縁層３１の厚さは、例えば２０〜５０μｍ程度とすることができる。
絶縁層３１の材料として、例えば熱硬化性を有するフィルム状のエポキシ系樹脂等を主成分とする絶縁性樹脂を用いた場合には、貫通配線２２の一端面及び応力緩和層２１の一方の面にフィルム状の絶縁性樹脂をラミネートする。そして、ラミネートした絶縁性樹脂を押圧しつつ、硬化温度以上に加熱して硬化させることにより、絶縁層３１を形成できる。なお、絶縁性樹脂を真空雰囲気中でラミネートすることにより、ボイドの巻き込みを防止できる。
絶縁層３１の材料として、例えば熱硬化性を有する液状又はペースト状のエポキシ系樹脂等を主成分とする絶縁性樹脂を用いた場合には、貫通配線２２の一端面及び応力緩和層２１の一方の面に液状又はペースト状の絶縁性樹脂を例えばスピンコート法等により塗布する。そして、塗布した絶縁性樹脂を硬化温度以上に加熱して硬化させることにより、絶縁層３１を形成できる。
次に、絶縁層３１に、絶縁層３１を貫通し貫通配線２２の一端面を露出させるビアホール３１ｘを形成する。ビアホール３１ｘは、例えばＣＯ２レーザ等を用いたレーザ加工法により形成できる。レーザ加工法により形成したビアホール３１ｘは、次工程で形成する絶縁層３３側の開口面積が貫通配線２２側の開口面積よりも大となる。なお、他のビアホールもレーザ加工法により形成すると同様の形状となる。ビアホール３１ｘをレーザ加工法により形成した場合には、デスミア処理を行い、ビアホール３１ｘ内に露出する貫通配線２２の一端面に付着した絶縁層３１の樹脂残渣を除去することが好ましい。
なお、絶縁層３１の材料として感光性絶縁樹脂を用い、フォトリソグラフィ法によりパターニングしてビアホール３１ｘを形成する方法を用いてもよい。又、スクリーン印刷により開口部が設けられた樹脂膜をパターニングしてビアホール３１ｘを形成する方法を用いてもよい。
次に、絶縁層３１の一方の面に配線層３２を形成する。配線層３２は、ビアホール３１ｘ内に充填されたビア配線、及び絶縁層３１の一方の面に設けられ所定の平面形状にパターンニングされた配線パターンを含んで構成される。配線層３２は、ビアホール３１ｘ内に露出した貫通配線２２と電気的に接続される。配線層３２の材料としては、例えば銅（Ｃｕ）を主成分として含む金属材料等を用いることができる。配線層３２を構成する配線パターンの厚さは、例えば１０〜２０μｍ程度とすることができる。配線層３２は、セミアディティブ法やサブトラクティブ法等の各種の配線形成方法を用いて形成できる。
次に、図５に示す工程では、上記と同様な工程を繰り返すことにより、絶縁層３１の一方の面に、絶縁層３３、配線層３４、絶縁層３５、及び配線層３６を積層する。すなわち、絶縁層３１の一方の面に配線層３２を被覆する絶縁層３３を形成した後に、絶縁層３３を貫通し配線層３２の一方の面を露出するビアホール３３ｘを形成する。絶縁層３３の材料や厚さは、絶縁層３１と同様とすることができる。
更に、絶縁層３３の一方の面に、ビアホール３３ｘを介して配線層３２に接続される配線層３４を形成する。配線層３４は、ビアホール３３ｘ内を充填するビア配線、及び絶縁層３３の一方の面に形成された配線パターンを含んで構成されている。配線層３４は、ビアホール３３ｘ内に露出した配線層３２と電気的に接続されている。配線層３４の材料や配線層３４を構成する配線パターンの厚さは、配線層３２と同様とすることができる。
更に、絶縁層３３の一方の面に配線層３４を被覆する絶縁層３５を形成した後、絶縁層３５を貫通し配線層３４の一方の面を露出するビアホール３５ｘを形成する。絶縁層３５の材料や厚さは、絶縁層３１と同様とすることができる。そして、絶縁層３５の一方の面に、ビアホール３５ｘを介して配線層３４に接続される配線層３６を形成する。配線層３６は、ビアホール３５ｘ内に充填されたビア配線、及び絶縁層３５上に形成された配線パターンを含んで構成されている。配線層３６は、ビアホール３５ｘ内に露出した配線層３４と電気的に接続されている。配線層３６の材料や配線層３６を構成する配線パターンの厚さは、配線層３２と同様とすることができる。
なお、本実施の形態では３層のビルドアップ配線層（配線層３２、配線層３４、及び配線層３６）が形成したが、ｎ層（ｎは１以上の整数）のビルドアップ配線層を形成してもよい。
次に、図６に示す工程では、絶縁層３５の一方の面に開口部３７ｘを有する絶縁層３７を形成する。絶縁層３７は、所謂ソルダーレジスト層である。開口部３７ｘ内には、配線層３６の一部が露出する。絶縁層３７及び開口部３７ｘを形成するには、例えば、エポキシ系やアクリル系等の感光性樹脂組成物を配線層３６を覆うように絶縁層３５の一方の面に塗布し、塗布した感光性樹脂組成物を露光及び現像すればよい。以上の工程で、有機基板３０が完成する。
次に、図７に示す工程では、絶縁層３７の一方の面に支持体９０を形成する。支持体９０は、例えば、絶縁層３７の一方の面にポリイミドフィルム等をラミネートすることにより形成できる。絶縁層３７の一方の面に、接着剤を介してシリコン板やガラス板を貼付してもよい。支持体９０の厚さは、例えば、５００μｍ程度とすることができる。なお、支持体９０は、後述の工程で基板本体１１を薄型化した後の機械的強度を維持するために形成するものである。従って、例えば、有機基板３０が層数や厚さ等の関係で充分な機械的強度を有している場合には、この工程を省略してもよい。
次に、図８に示す工程では、基板本体１１を薄型化する。基板本体１１は、例えばバックサイドグラインダー等で薄型化できる。薄型化後の基板本体１１の厚さは、例えば２０〜３００μｍ程度とすることができる。基板本体１１を薄型化することにより、後述の工程で基板本体１１にビアホール１１ｘを容易に形成でき、又、ビアホール１１ｘ内に電解めっきを行うための給電層を容易に形成できる。なお、図８〜図１３は、図２〜図７とは上下を反転した状態で描かれている。
次に、図９に示す工程では、基板本体１１を貫通し、接合層２０の貫通配線２２の他端面を露出するビアホール１１ｘを形成する。ビアホール１１ｘは、例えば、ビアホール１１ｘの形成位置を開口するレジスト層（図示せず）を形成し、レジスト層（図示せず）をマスクとして基板本体１１をエッチングすることにより形成できる。エッチングとしては、例えばＳＦ６（六フッ化硫黄）を用いた反応性イオンエッチング（DRIE：Deep Reactive Ion Etching、以降同様）等の異方性エッチング法を用いると好適である。
ビアホール１１ｘは、例えば、ＣＯ２レーザ等を用いたレーザ加工法により形成してもよい。又、ビアホール１１ｘは、例えば、ウェットブラスト処理等のブラスト処理により形成してもよい。ビアホール１１ｘの平面形状は、例えば円形とすることができ、その直径は、例えば２０〜２００μｍ程度とすることができる。
ビアホール１１ｘを形成後、基板本体１１の他方の面及びビアホール１１ｘの内壁面に絶縁膜１１ｂを形成する。絶縁膜１１ｂとしては、例えば、ＣＶＤ法やＰＶＤ法等により、二酸化珪素（ＳｉＯ２）や窒化珪素（ＳｉＮ）、ポリイミド（ＰＩ）等の膜を形成することができる。絶縁膜１１ｂの厚さは、例えば１．５〜３μｍ程度とすることができる。
その後、エッチング等により、ビアホール１１ｘの底部に形成された絶縁膜１１ａ及び１１ｂを除去し、ビアホール１１ｘの底部に貫通配線２２の他端面を露出させる。
次に、図１０に示す工程では、基板本体１１に、配線パターン１２を形成する。配線パターン１２は、絶縁膜１１ｂを介してビアホール１１ｘ内に充填されたビア配線、及び絶縁膜１１ｂを介して基板本体１１の他方の面に形成された平面配線を含んで構成される。配線パターン１２は、ビアホール１１ｘ内に露出した貫通配線２２と電気的に接続される。配線パターン１２の材料や配線パターン１２を構成する平面配線の厚さは、配線層３２と同様とすることができる。配線パターン１２は、セミアディティブ法やサブトラクティブ法等の各種の配線形成方法を用いて形成できる。
次に、図１１に示す工程では、基板本体１１の他方の面に開口部１３ｘを有する絶縁層１３を形成する。絶縁層１３は、所謂ソルダーレジスト層である。開口部１３ｘ内には、配線パターン１２の一部が露出する。絶縁層１３及び開口部１３ｘを形成するには、例えば、エポキシ系やアクリル系等の感光性樹脂組成物を配線パターン１２を覆うように基板本体１１の他方の面に塗布し、塗布した感光性樹脂組成物を露光及び現像すればよい。
必要に応じ、開口部１３ｘ内に露出する配線パターン１２の他方の面に、例えば無電解めっき法等により金属層等を形成してもよい。金属層の例としては、Ａｕ層や、Ｎｉ／Ａｕ層（Ｎｉ層とＡｕ層をこの順番で積層した金属層）、Ｎｉ／Ｐｄ／Ａｕ層（Ｎｉ層とＰｄ層とＡｕ層をこの順番で積層した金属層）等を挙げることができる。
次に、図１２に示す工程では、開口部１３ｘ内に露出する配線パターン１２の他方の面に、金属柱１４及び金属層１５をこの順番で形成し、無機基板１０を作製する。金属柱１４は、例えば、以下のようにして形成できる。まず、絶縁層１３の他方の面、開口部１３ｘの内壁面、及び開口部１３ｘ内に露出する配線パターン１２の他方の面に、無電解めっき法やＣＶＤ法やＰＶＤ法等により、例えば銅（Ｃｕ）を主成分として含む第３金属層（図示せず）を形成する。そして、第３金属層の他方の面に、金属柱１４を形成する部分を露出する開口部を備えたレジスト層（図示せず）を形成する。
次に、第３金属層を給電層に利用した電解めっき法により、レジスト層の開口部内に露出する第３金属層の他方の面に例えば銅（Ｃｕ）を主成分として含む第４金属層（図示せず）を所定の高さまで積層形成する。必要に応じ、レジスト層及び第４金属層の他方の面をＣＭＰ法等により研磨して平坦化する。続いて、レジスト層を除去した後に、第４金属層をマスクにして、第４金属層に覆われていない部分の第３金属層をエッチングにより除去する。これにより、第３金属層上に第４金属層が積層形成された金属柱１４が形成される。
金属層１５は、例えば、金属柱１４の他方の面に、ペースト状の金属材料を塗布することにより形成できる。金属層１５は、金属柱１４と同様に、電解めっき法により形成してもよい。金属層１５の材料としては、例えば、Ｐｂを含む合金、ＳｎとＣｕの合金、ＳｎとＡｇの合金、ＳｎとＡｇとＣｕの合金等のはんだ材料を用いることができる。金属層１５の材料として、Ｃｕ／Ｎｉ／Ａｕ層（Ｃｕ層とＮｉ層とＡｕ層をこの順番で積層した金属層）や、Ｃｕ／Ｎｉ／Ｐｄ／Ａｕ層（Ｃｕ層とＮｉ層とＰｄ層とＡｕ層をこの順番で積層した金属層）等を用いても構わない。
次に、図１３に示す工程では、図１２に示す構造体から支持体９０を除去後、ダイサー等を用いて所定位置で切断し、個片化することにより、配線基板１が完成する。支持体９０は、例えば、機械的に剥離することで除去できる。
図１２に示す構造体から支持体９０を除去後、必要に応じ、開口部３７ｘ内に露出する配線層３６の一方の面に、例えば無電解めっき法等により金属層を形成してもよい。金属層の例としては、Ａｕ層や、Ｎｉ／Ａｕ層（Ｎｉ層とＡｕ層をこの順番で積層した金属層）、Ｎｉ／Ｐｄ／Ａｕ層（Ｎｉ層とＰｄ層とＡｕ層をこの順番で積層した金属層）等を挙げることができる。
更に、開口部３７ｘ内に露出する配線層３６に、はんだボールやリードピン等の外部接続端子を形成しても構わない。外部接続端子は、マザーボード等の実装基板（図示せず）と電気的に接続するための端子となる。但し、開口部３７ｘ内に露出する配線層３６自体を、外部接続端子としても良い。なお、外部接続端子は、図１２に示す構造体から支持体９０を除去後、個片化前に形成してもよいし、個片化後に形成してもよい。
又、図６に示す工程の後に、開口部３７ｘ内に露出する配線層３６に外部接続端子を形成し、図７に示す工程で、絶縁層３７の一方の面に外部接続端子を覆うように支持体９０を形成してもよい。
このように、第１の実施の形態に係る配線基板１は、無機基板１０が応力緩和層２１を介して有機基板３０と一体化した構造を有する。これにより、無機基板１０と有機基板３０との接合部で発生する応力が応力緩和層２１により緩和されるため、無機基板１０と有機基板３０と間の接続信頼性を向上できる。
又、シリコン等からなる基板本体１１にビアホールや配線パターンを半導体プロセスにより形成可能であるため、超微細なビアホール１１ｘや超微細な配線パターン１２、狭ピッチの接続端子（金属柱１４）を形成できる。
又、配線基板１では、無機基板１０側が半導体チップ搭載側、有機基板３０側がマザーボート等の実装基板との接続側となるため、半導体チップ、配線基板１、及びマザーボート等の実装基板の熱膨張係数のミスマッチを低減できる。
又、従来は、例えば、有機基板上にシリコンインターポーザを介して半導体チップを搭載していたため、有機基板上にシリコンインターポーザを搭載する工程と、シリコンインターポーザ上に半導体チップを搭載する工程が必要であり、工程が複雑化していた。配線基板１は、無機基板１０が応力緩和層２１を介して有機基板３０と一体化した構造を有するため、無機基板１０上に直接半導体チップを搭載できる。そのため、有機基板上にシリコンインターポーザを搭載する工程が不要となり、工程を簡略化できる。
又、無機基板１０と有機基板３０との間に、無機基板１０よりも大きく有機基板３０よりも小さい熱膨張係数を持つ応力緩和層２１を配置する。そして、有機基板３０は、応力緩和層２１よりも大きく実装基板（マザーボード等）よりも小さい熱膨張係数を有することで、無機基板１０から実装基板（マザーボード等）にかけて、熱膨張係数が段階的に大きくなるため、応力がより緩和され、接続信頼性を向上できる。ヤング率についても、熱膨張係数と同様に、応力がより緩和され、接続信頼性を向上できる。
〈第１の実施の形態の変形例〉
第１の実施の形態の変形例では、第１の実施の形態とは異なる配線基板１の製造方法の例を示す。なお、第１の実施の形態の変形例において、既に説明した実施の形態と同一構成部品についての説明は省略する。
図１４〜図１６は、第１の実施の形態の変形例に係る配線基板の製造工程を例示する図である。第１の実施の形態の図２及び図３に示す工程を、図１４〜図１６に示す工程に置換することができる。
まず、図１４に示す工程では、基板本体１１の一方の面に、絶縁膜１１ａを介して、応力緩和層２１を形成する。応力緩和層２１は、例えば、基板本体１１の一方の面に、絶縁膜１１ａを介して、液状の感光性絶縁性樹脂をスピンコート法やロールコート法等により塗布することで形成できる。応力緩和層２１の材料や厚さは、前述の通りである。
次に、図１５に示す工程では、所定のマスクを介して、応力緩和層２１を露光及び現像して開口部２１ｘを形成する。開口部２１ｘ内には、基板本体１１の一方の面に形成された絶縁膜１１ａの一部が露出する。開口部２１ｘは、貫通配線２２のパターン形状に対応するように形成する。
次に、図１６に示す工程では、開口部２１ｘ内に露出する絶縁膜１１ａ上に貫通配線２２を形成し、接合層２０を作製する。貫通配線２２は、例えば、セミアディティブ法により形成できる。貫通配線２２は、例えば、開口部２１ｘ内に金属ペーストを充填することにより形成してもよい。
このように、第１の実施の形態の図２及び図３に示す工程に代えて、図１４〜図１６に示す工程を実施してもよい。
〈第２の実施の形態〉
第２の実施の形態では、第１の実施の形態に係る配線基板１に半導体チップを搭載した半導体パッケージの例を示す。なお、第２の実施の形態において、既に説明した実施の形態と同一構成部品についての説明は省略する。
図１７は、第２の実施の形態に係る半導体パッケージを例示する断面図である。図１７を参照するに、半導体パッケージ２は、図１に示す配線基板１と、半導体チップ４０とを有する。
半導体チップ４０は、本体４１と、電極パッド４２とを有する。本体４１は、シリコン等からなる薄板化された半導体基板（図示せず）上に半導体集積回路（図示せず）等が形成されたものである。本体４１には、電極パッド４２が形成されている。電極パッド４２は、半導体集積回路（図示せず）と電気的に接続されている。電極パッド４２の材料としては、例えばＡｌ等を用いることができる。電極パッド４２は、金属柱１４及び金属層１５と対向配置され、金属層１５を介して、金属柱１４と電気的に接続されている。
なお、図１７の例では、配線基板１に１つの半導体チップ４０を搭載する例を示したが、配線基板１には複数の半導体チップを搭載できる。その場合、同一機能の半導体チップを複数搭載してもよいし、異なる機能の半導体チップを混在させてもよい。
このように、第２の実施の形態によれば、第１の実施の形態に係る配線基板に半導体チップを搭載した半導体パッケージを実現できる。すなわち、接続信頼性の高い配線基板に狭ピッチの半導体チップを搭載した半導体パッケージを実現できる。
又、従来は、例えば、マザーボードに対して、パッケージ化された複数の半導体チップを搭載する場合があった。この場合には、マザーボード上の占有面積が大きくなることが問題であった。配線基板１にはパッケージ化されていない複数の半導体チップを搭載できる。そのため、パッケージ化されていない複数の半導体チップを搭載した配線基板１をマザーボードに搭載することにより、マザーボード上の占有面積を小さくできる。
以上、好ましい実施の形態及びその変形例について詳説したが、上述した実施の形態及びその変形例に制限されることはなく、特許請求の範囲に記載された範囲を逸脱することなく、上述した実施の形態及びその変形例に種々の変形及び置換を加えることができる。
１ 配線基板
２ 半導体パッケージ
１０ 無機基板
１１ 基板本体
１１ａ、１１ｂ 絶縁膜
１１ｘ、３１ｘ、３３ｘ、３５ｘ ビアホール
１３、３１、３３、３５、３７ 絶縁層
１３ｘ、２１ｘ、３７ｘ 開口部
１４ 金属柱
１５ 金属層
２０ 接合層
２１ 応力緩和層
２２ 貫通配線
３０ 有機基板
３２、３４、３６ 配線層
４０ 半導体チップ
４１ 本体
４２ 電極パッド
９０ 支持体

Claims (9)

  1. 無機材料からなる基板本体に形成された配線パターンと、前記配線パターンと電気的に接続され、半導体チップが搭載される外部接続端子と、を備えた無機基板と、
    絶縁層と配線層が積層された有機基板と、
    熱膨張係数が前記無機基板よりも大きく前記有機基板よりも小さい材料からなる応力緩和層と、前記応力緩和層を貫通する貫通配線と、を備えた接合層と、を有し、
    前記無機基板は、前記有機基板上に前記接合層を介して積層され、
    前記無機基板の配線パターンと前記有機基板の配線層とは、前記貫通配線を介して電気的に接続されている配線基板。
  2. 無機材料からなる基板本体に形成された配線パターンと、前記配線パターンと電気的に接続され、半導体チップが搭載される外部接続端子と、を備えた無機基板と、
    絶縁層と配線層が積層された有機基板と、
    弾性材料からなる応力緩和層と、前記応力緩和層を貫通する貫通配線と、を備えた接合層と、を有し、
    前記無機基板は、前記有機基板上に前記接合層を介して積層され、
    前記無機基板の配線パターンと前記有機基板の配線層とは、前記貫通配線を介して電気的に接続されている配線基板。
  3. 前記応力緩和層のヤング率は、５０〜１０００ＭＰａである請求項２記載の配線基板。
  4. 前記配線パターンは、前記基板本体を貫通するビアホール内に形成されたビア配線と、前記基板本体の前記接合層と接する面とは反対側の面に形成された平面配線と、を含み、
    前記外部接続端子は金属柱である請求項１乃至３の何れか一項記載の配線基板。
  5. 請求項１乃至４の何れか一項記載の配線基板と、
    前記配線基板の前記外部接続端子側に搭載された、電極パッドを有する半導体チップと、を有し、
    前記電極パッドは前記外部接続端子と対向配置され、前記外部接続端子と電気的に接続されている半導体パッケージ。
  6. 無機材料からなる基板本体の一方の面に、応力緩和層及び前記応力緩和層を貫通する貫通配線を形成する応力緩和層形成工程と、
    前記応力緩和層を介して、前記基板本体の一方の面に絶縁層と配線層を積層し、前記貫通配線と電気的に接続する有機基板を形成する有機基板形成工程と、
    前記基板本体に前記貫通配線の端面を露出する貫通孔を形成する貫通孔形成工程と、
    前記基板本体の他方の面に、前記貫通孔を介して前記貫通配線と電気的に接続する配線パターンを形成する配線パターン形成工程と、
    前記配線パターンに外部接続端子となる金属柱を形成する金属柱形成工程と、を有し、
    前記応力緩和層形成工程では、弾性材料を用いて前記応力緩和層を形成する配線基板の製造方法。
  7. 無機材料からなる基板本体の一方の面に、応力緩和層及び前記応力緩和層を貫通する貫通配線を形成する応力緩和層形成工程と、
    前記応力緩和層を介して、前記基板本体の一方の面に絶縁層と配線層を積層し、前記貫通配線と電気的に接続する有機基板を形成する有機基板形成工程と、
    前記基板本体に前記貫通配線の端面を露出する貫通孔を形成する貫通孔形成工程と、
    前記基板本体の他方の面に、前記貫通孔を介して前記貫通配線と電気的に接続する配線パターンを形成する配線パターン形成工程と、
    前記配線パターンに外部接続端子となる金属柱を形成する金属柱形成工程と、を有し、
    前記応力緩和層形成工程では、熱膨張係数が前記無機材料よりも大きく前記有機基板よりも小さい材料を用いて前記応力緩和層を形成する配線基板の製造方法。
  8. 前記応力緩和層形成工程は、前記基板本体の一方の面にパターンニングされた貫通配線を形成する工程と、
    前記貫通配線を覆うように前記基板本体の一方の面に応力緩和層を形成する工程と、
    前記応力緩和層を研磨して前記貫通配線の端部を露出させる工程と、を含む請求項６又は７記載の配線基板の製造方法。
  9. 前記応力緩和層形成工程は、前記基板本体の一方の面の全面に応力緩和層を形成する工程と、
    前記応力緩和層に前記基板本体の一方の面の一部を露出する貫通孔を形成する工程と、
    前記貫通孔を充填する貫通配線を形成する工程と、を含む請求項６又は７記載の配線基板の製造方法。
JP2011195456A 2011-09-07 2011-09-07 配線基板及びその製造方法、半導体パッケージ Active JP5877673B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2011195456A JP5877673B2 (ja) 2011-09-07 2011-09-07 配線基板及びその製造方法、半導体パッケージ
US13/571,580 US8766101B2 (en) 2011-09-07 2012-08-10 Wiring substrate, method for manufacturing wiring substrate, and semiconductor package including wiring substrate

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2011195456A JP5877673B2 (ja) 2011-09-07 2011-09-07 配線基板及びその製造方法、半導体パッケージ

Publications (2)

Publication Number Publication Date
JP2013058570A true JP2013058570A (ja) 2013-03-28
JP5877673B2 JP5877673B2 (ja) 2016-03-08

Family

ID=47752254

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2011195456A Active JP5877673B2 (ja) 2011-09-07 2011-09-07 配線基板及びその製造方法、半導体パッケージ

Country Status (2)

Country Link
US (1) US8766101B2 (ja)
JP (1) JP5877673B2 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2016115799A (ja) * 2014-12-15 2016-06-23 富士通株式会社 電子装置及び電子装置の製造方法

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101516078B1 (ko) * 2013-09-16 2015-04-29 삼성전기주식회사 인쇄회로기판 및 인쇄회로기판 제조 방법
US20150195912A1 (en) * 2014-01-08 2015-07-09 Zhuhai Advanced Chip Carriers & Electronic Substrate Solutions Technologies Co. Ltd. Substrates With Ultra Fine Pitch Flip Chip Bumps
JP6165640B2 (ja) * 2014-01-10 2017-07-19 株式会社東芝 配線基板およびその製造方法
US9642261B2 (en) * 2014-01-24 2017-05-02 Zhuhai Advanced Chip Carriers & Electronic Substrate Solutions Technologies Co. Ltd. Composite electronic structure with partially exposed and protruding copper termination posts
CN106711096B (zh) * 2015-11-18 2019-07-26 深南电路股份有限公司 一种铜柱结构封装基板及其加工方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0281447A (ja) * 1988-09-16 1990-03-22 Hitachi Ltd フレキシブルピンキャリア及びそれを使用した半導体装置
JP2004055809A (ja) * 2002-07-19 2004-02-19 Dainippon Printing Co Ltd 多層配線基板
JP2004235601A (ja) * 2002-12-06 2004-08-19 Hitachi Chem Co Ltd 半導体チップ搭載基板及び半導体パッケージ、並びにそれらの製造方法

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6299053B1 (en) * 1998-08-19 2001-10-09 Kulicke & Soffa Holdings, Inc. Isolated flip chip or BGA to minimize interconnect stress due to thermal mismatch
US6486415B2 (en) * 2001-01-16 2002-11-26 International Business Machines Corporation Compliant layer for encapsulated columns
US7226654B2 (en) * 2003-07-29 2007-06-05 Kyocera Corporation Laminated wiring board and its mounting structure
US7525189B2 (en) 2004-05-21 2009-04-28 Nec Corporation Semiconductor device, wiring board, and manufacturing method thereof
JP4810958B2 (ja) 2005-02-28 2011-11-09 ソニー株式会社 ハイブリット回路装置
US20070080458A1 (en) 2005-10-11 2007-04-12 Tsuyoshi Ogawa Hybrid module and method of manufacturing the same

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0281447A (ja) * 1988-09-16 1990-03-22 Hitachi Ltd フレキシブルピンキャリア及びそれを使用した半導体装置
JP2004055809A (ja) * 2002-07-19 2004-02-19 Dainippon Printing Co Ltd 多層配線基板
JP2004235601A (ja) * 2002-12-06 2004-08-19 Hitachi Chem Co Ltd 半導体チップ搭載基板及び半導体パッケージ、並びにそれらの製造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2016115799A (ja) * 2014-12-15 2016-06-23 富士通株式会社 電子装置及び電子装置の製造方法

Also Published As

Publication number Publication date
JP5877673B2 (ja) 2016-03-08
US8766101B2 (en) 2014-07-01
US20130056251A1 (en) 2013-03-07

Similar Documents

Publication Publication Date Title
JP5584011B2 (ja) 半導体パッケージの製造方法
JP5636265B2 (ja) 半導体パッケージ及びその製造方法
JP5864180B2 (ja) 半導体パッケージ及びその製造方法
JP5877673B2 (ja) 配線基板及びその製造方法、半導体パッケージ
US9997474B2 (en) Wiring board and semiconductor device
JP2010245259A (ja) 電子装置及びその製造方法
JP2005322858A (ja) 半導体装置の製造方法
JP6029958B2 (ja) 配線基板の製造方法
US9334576B2 (en) Wiring substrate and method of manufacturing wiring substrate
JP5784775B2 (ja) 半導体パッケージ及びその製造方法
JP2011146445A (ja) 配線基板及びその製造方法並びに半導体パッケージ
JP2009246367A (ja) ウェーハ・スケール・パッケージを形成するシステム及び方法
JP2014192386A (ja) インターポーザ、及び電子部品パッケージ
JP6341714B2 (ja) 配線基板及びその製造方法
JP5543754B2 (ja) 半導体パッケージ及びその製造方法
JP4446772B2 (ja) 回路装置およびその製造方法
JP2008235555A (ja) 電子装置の製造方法及び基板及び半導体装置
JP5599860B2 (ja) 半導体パッケージ基板の製造方法
JP5355363B2 (ja) 半導体装置内蔵基板及びその製造方法
TWI420610B (zh) 半導體裝置及其製造方法
JP2005150344A (ja) 半導体装置およびその製造方法
JP5565000B2 (ja) 半導体装置の製造方法
JP5884319B2 (ja) 半導体装置の製造方法
JP2020113613A (ja) 半導体装置及び半導体装置の製造方法
JP2020087981A (ja) ビア配線形成用基板及びビア配線形成用基板の製造方法並びに半導体装置実装部品の製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20140616

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20150316

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20150407

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20150604

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20160119

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20160126

R150 Certificate of patent or registration of utility model

Ref document number: 5877673

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150