JP2013016529A5 - - Google Patents
Download PDFInfo
- Publication number
- JP2013016529A5 JP2013016529A5 JP2011146113A JP2011146113A JP2013016529A5 JP 2013016529 A5 JP2013016529 A5 JP 2013016529A5 JP 2011146113 A JP2011146113 A JP 2011146113A JP 2011146113 A JP2011146113 A JP 2011146113A JP 2013016529 A5 JP2013016529 A5 JP 2013016529A5
- Authority
- JP
- Japan
- Prior art keywords
- layer
- ion source
- source layer
- chalcogen
- electrode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Images
Description
本技術による記憶素子の製造方法は、以下の(A)〜(E)の工程を含むものである。(A)基板上に第1電極を形成する工程
(B)第1電極上に抵抗変化層を形成する工程
(C)抵抗変化層上に金属元素および、テルル(Te),硫黄(S)およびセレン(Se)のうちの少なくとも1種のカルコゲン元素を含む第1イオン源層を形成する工程
(D)第1イオン源層の上に第1イオン源層とはカルコゲン元素の含有量が異なる第2イオン源層を形成する工程
(E)イオン源層上に第2電極を形成する工程
(B)第1電極上に抵抗変化層を形成する工程
(C)抵抗変化層上に金属元素および、テルル(Te),硫黄(S)およびセレン(Se)のうちの少なくとも1種のカルコゲン元素を含む第1イオン源層を形成する工程
(D)第1イオン源層の上に第1イオン源層とはカルコゲン元素の含有量が異なる第2イオン源層を形成する工程
(E)イオン源層上に第2電極を形成する工程
[第1の実施の形態]
(記憶素子)
図1は、本開示の第1の実施の形態に係る記憶素子1の断面構成図である。この記憶素子1は、下部電極10(第1電極)、記憶層20および上部電極30(第2電極)をこの順に有するものである。
(記憶素子)
図1は、本開示の第1の実施の形態に係る記憶素子1の断面構成図である。この記憶素子1は、下部電極10(第1電極)、記憶層20および上部電極30(第2電極)をこの順に有するものである。
イオン源層22は、抵抗変化層21に拡散する可動イオン(陽イオンおよび陰イオン)となるイオン導電材料を含む層であり、イオン供給源としての役割を有し、主に非晶質構造を取る。イオン源層22は、陰イオン化するイオン伝導材料として、Te,SおよびSeのうち少なくとも1種のカルコゲン元素を含んでいる。また、イオン源層22は、消去時に下部電極10上に酸化物を形成する元素として、Alを含有しても良い。更に、イオン源層22は、少なくとも1種の金属元素を含んでいる。イオン源層22に含まれる金属元素としては、例えば、Cu,亜鉛(Zn),銀(Ag),ニッケル(Ni),コバルト(Co),マンガン(Mn),鉄(Fe),Ti,Zr,Hf,V,Nb,Ta,Cr,MoおよびWからなる金属元素の群のうちの少なくとも1種が好ましい。Alおよびこれらの金属元素のいくつかは、陽イオン化するイオン伝導材料としての機能を有するものである。
イオン源層22は、非晶質化のため金属元素としてZrを含むことが好ましい。低抵抗状態(書き込み状態)または高抵抗状態(初期状態または消去状態)の抵抗値保持特性を向上させることが可能となるからである。ここでは、低抵抗状態を書き込み状態、高抵抗状態を消去状態と定義する。また、Cuは、陽イオン化可能な金属元素であり、Zrと組み合わせることにより、非晶質を形成しやすく、イオン源層22の微細構造を均一に保つという機能を有する。
イオン源層22中にZrが含まれている場合には、上述したCu等の金属元素と共に、Zrがイオン化元素として働き、移動容易元素(例えば、Cu)と、移動困難元素(例えば、Zr)の混在したフィラメントを形成する。Zrは、書き込み動作時にカソード電極上で還元されると共に、書き込み後の低抵抗状態では金属状態のフィラメントを形成すると考えられる。Zrの還元によって形成されたフィラメントは、S,SeおよびTeのカルコゲン元素を含むイオン源層22中に比較的溶解しづらいため、一度書き込み状態、すなわち低抵抗状態になった場合には、Cuなどの上述した金属元素単独のフィラメントよりも低抵抗状態を保持しやすい。例えばCuは書き込み動作によってフィラメントとして形成される。しかしながら、金属状態のCuはカルコゲン元素を含むイオン源層22中において溶解しやすいため、書き込み電圧パルスが印加されていない状態(データ保持状態)では、再びイオン化し高抵抗状態へと遷移してしまう。そのため十分なデータ保持性能が得られない。一方、Zrと適量のCuを組み合わせることは、非晶質化を促進すると共に、イオン源層22の微細構造を均一に保つため、抵抗値の保持性能の向上に寄与する。
なお、イオン源層22に含まれる金属元素としては上記金属元素に限定されるものではなく、例えばAlの他にMgを用いたZrTeMgとしてもよい。イオン化する金属元素としては、Zrの代わりに、TiやTaなどの他の遷移金属元素を選択した場合でも同様な添加元素を用いることは可能であり、例えばTaTeAlGeなどとすることも可能である。更に、イオン導電材料としては、Te以外に硫黄(S)やセレン(Se)、あるいはヨウ素(I)を用いてもよく、具体的にはZrSAl,ZrSeAl,ZrIAl,CuGeTeAl等を用いてもよい。また、必ずしもAlを含んでいる必要はなく、CuGeTeZr等を用いてもよい。
更に、抵抗変化層21にカルコゲン元素を用いる場合には、イオン源層22にカルコゲン元素(例えばTe)と反応しやすい金属元素(M)を用いてTe/イオン源層(金属元素Mを含む)という積層構造にしておくと、成膜後の加熱処理により、MTe/イオン源層22という構造に安定化する。Teと反応しやすい元素としては、例えばAlやマグネシウム(Mg)が挙げられる。これにより、抵抗変化層21とイオン源層22との膜剥がれを防止することができる。
図2および図3は多数の記憶素子1をマトリクス状に配置した記憶装置(メモリセルアレイ)の一例を表したものであり、図2は断面構成、図3は平面構成をそれぞれ表している。このメモリセルアレイでは、各記憶素子1に対して、その下部電極10側に接続される配線と、その上部電極30側に接続される配線とを交差するよう設け、例えばこれら配線の交差点付近に各記憶素子1が配置されている。
本実施の形態の記憶素子1では、上述のように各種のメモリ装置に適用することができる。例えば、一度だけ書き込みが可能なPROM、電気的に消去が可能なEEPROM、或いは、高速に書き込み・消去・再生が可能な、いわゆるRAM等、いずれのメモリ形態でも適用することが可能である。
続いて、第1イオン源層72A上に、スパッタリングによって、上述のように第1イオン源層72Aとは組成の異なる第2イオン層72B、続いて上部電極30を成膜する。このように、第1イオン源層72Aを積層によって成膜し、続いて第2イオン源層72Bを成膜することで、すべてのイオン源層72を積層で成膜せずともよく、成膜時間が短縮される。
その場合には、イオン源層70上部電極30との接面における移動容易元素の濃度は、上記第1層72aと第2層72bとの界面と同様に、移動容易元素の濃度が低いか、あるいは金属状態の移動可能元素が存在しないことが好ましい。これは、第1層72aに含まれるAl等の移動容易元素がカルコゲン元素と比較して上部電極30を構成する元素と反応しにくいためである。第1層72a中の移動容易元素が上部電極30との接面に濃縮すると不安定なカルコゲン元素/移動容易元素の界面が形成されることになり、上部電極30の膜浮きや膜剥がれが発生する。従って、上部電極30と接する第1層72aも、上記の第2層22Bと接する場合のように第1層72a内の移動容易元素の濃度を調整することで、イオン源層72と上部電極30との密着性が向上し、層間における膜浮きや膜剥がれの発生が抑制される。
また、第2イオン源層72Bを積層構造とする場合には、その製造工程においてカルコゲン層(A層),移動層(B層)および固定層(C層)の成膜順序をACABとした場合、ACABユニットを積層したのち、その終端にA層を追加することが好ましい。これにより、上部電極30とB層とが直接接しない、即ちイオン源層72/上部電極30の界面に移動容易元素が濃縮しないので、イオン源層72と上部電極30との密着性が向上し、膜浮きや膜剥がれの発生が抑制される。
(実施例1)
(サンプル1−1〜1−15)
サンプル1−1〜1−15として、図2,3に示したような記憶装置を形成した。まず、半導体基板11にMOSトランジスタTrを形成した。次いで、半導体基板11の表面を覆うように絶縁層を形成し、この絶縁層にビアホールを形成した。続いて、CVD(Chemical Vapor Deposition)法によりビアホールの内部を、TiNから成る電極材で充填し、その表面をCMP(Chemical Mechanical Polishing)法により平坦化した。そして、これらの工程を繰り返すことにより、プラグ層45、金属配線層46、プラグ層47および下部電極10を形成して、更に下部電極10をメモリセル毎にパターニングした。
(サンプル1−1〜1−15)
サンプル1−1〜1−15として、図2,3に示したような記憶装置を形成した。まず、半導体基板11にMOSトランジスタTrを形成した。次いで、半導体基板11の表面を覆うように絶縁層を形成し、この絶縁層にビアホールを形成した。続いて、CVD(Chemical Vapor Deposition)法によりビアホールの内部を、TiNから成る電極材で充填し、その表面をCMP(Chemical Mechanical Polishing)法により平坦化した。そして、これらの工程を繰り返すことにより、プラグ層45、金属配線層46、プラグ層47および下部電極10を形成して、更に下部電極10をメモリセル毎にパターニングした。
これに対して、サンプル1−3,1−4は、上記実施の形態等で説明したようにイオン源層として互いにTeの含有量が異なる層(第1イオン源層および第2イオン源層)を積層したものである。サンプル1−3,1−4では、サンプル1−1のイオン源層と同様の組成を有する層をそれぞれ第1イオン源層に、サンプル1−2のイオン源層と同様の組成を有する層をそれぞれ第2イオン源層とした。このサンプル1−3,1−4における繰り返し特性(図7(C),(D))は共に十分な動作特性を示している。上記のような構成を有する記憶素子では、上述したように、イオン源層に電圧が印加されることによってイオン源層内の金属元素が抵抗変化層内に移動して導電パスを形成する。これにより、抵抗変化層の抵抗値が低下し、低抵抗状態になる。サンプル1−3,1−4ではイオン源層が2層構造であり、抵抗変化層側に設けられた第1イオン源層は金属元素よりも抵抗の高いカルコゲン元素を多く含んでいる。このため、抵抗変化層近傍のイオン源層の抵抗が高くなり、第1イオン源層よりも抵抗値の低い第2イオン源層が積層されていても可動イオンが非導しやすく、繰り返し特性が維持されたと考えられる。また、上記実施の形態等で説明した構成を有するサンプル1−3,1−4における記憶装置(記憶素子)の動作メカニズムは、電圧印加によって、まず抵抗変化層近傍(第1イオン源層)の可動イオンが抵抗変化層側へ移動したのち、更に上層(第2イオン源層)に含まれる可動イオンが抵抗変化層側へ移動するものと考えられる。
また、Zr等の金属元素はTe等のカルコゲン元素と比較して融点が高い。このため、第1イオン源層よりもZrの含有量が多く、Teの含有量が少ない第2イオン源層の結晶化温度は上昇し、これにより、イオン源層全体が動作時に発生するジュール熱に対して安定になったと考えられる。更に、Zrは多いことでアモルファスが安定化し、保持特性も向上すると考えられる。また、酸素雰囲気下で成膜することで、第2イオン源層には酸素(O)が添加され、より融点が上がる。
また、図10(A)〜(C)に示した繰り返し特性図からZrの代わりにHfを用いたサンプル1−13〜1−15においても、サンプル1−3,1−4,1−6等と同様の効果が得られていることがわかる。このことから、Te以外の金属元素の種類および組成が変わっても、上記実施の形態等で説明した範囲内であれば、同様の効果が得られることがわかる。
更に、例えば、上記実施の形態等において説明した各層の材料、または成膜方法および成膜条件などは限定されるものではなく、他の材料としてもよく、または他の成膜方法としてもよい。例えば、イオン源層22には、上記組成比率を崩さない範囲で、他の遷移金属元素、例えばTi,Hf,V,Nb,Ta,Cr,Mo,Wを添加してもよい。また、Cu,Agまたは亜鉛Zn以外にも、ニッケル(Ni)などを添加してもよい。
なお、本技術は以下のような構成もとることができる。
(1)第1電極、記憶層および第2電極をこの順に有し、前記記憶層は、前記第1電極側に設けられた抵抗変化層と、少なくとも1種の金属元素を含むと共に、前記第2電極側に設けられたイオン源層とを備え、前記イオン源層は、テルル(Te),硫黄(S)およびセレン(Se)のうちの少なくとも1種のカルコゲン元素を含むと共に、前記抵抗変化層側に設けられた第1イオン源層と、前記第1イオン源層とはカルコゲン元素の含有量が異なると共に、前記第2電極側に設けられた第2イオン源層とからなる記憶素子。
(2)前記第1イオン源層は、テルル(Te),硫黄(S)およびセレン(Se)のうちの少なくとも1種のカルコゲン元素および前記記憶層内の移動が容易な移動容易元素を含み、前記第1電極から第2電極に向かって前記移動容易元素の濃度勾配を有する第1層と、前記記憶層内を移動しにくい移動困難元素を含む第2層とが少なくとも1層ずつ積層されている、前記(1)に記載の記憶素子。
(3)前記金属元素は、銅(Cu),アルミニウム(Al),ゲルマニウム(Ge)および亜鉛(Zn)のうちの少なくとも1種類の金属元素である、前記(1)に記載の記憶素子。
(4)前記金属元素は、チタン(Ti),ジルコニウム(Zr),ハフニウム(Hf),バナジウム(V),ニオブ(Nb),タンタル(Ta),クロム(Cr),モリブデン(Mo)およびタングステン(W)からなる遷移金属の群のうちの少なくとも1種類である、前記(1)に記載の記憶素子。
(5)前記第2イオン源層に含まれるカルコゲン元素の含有量は前記第1イオン源層よりも少ない、前記(1)乃至(4)のいずれか1つに記載の記憶素子。
(6)前記第2イオン源層に含まれる銅(Cu),アルミニウム(Al),ゲルマニウム(Ge)および亜鉛(Zn)のうち少なくても1種類の金属元素の含有量は、前記第1イ
オン源層よりも多い、前記(1)乃至(5)のいずれか1つに記載の記憶素子。
(7)前記第2イオン源層に含まれる、チタン(Ti),ジルコニウム(Zr),ハフニウム(Hf),バナジウム(V),ニオブ(Nb),タンタル(Ta),クロム(Cr),モリブデン(Mo)およびタングステン(W)からなる遷移金属の群のうち少なくとも1種類の金属元素の含有量は、前記第1イオン源層よりも多い、前記(1)乃至(6)の
いずれか1つに記載の記憶素子。
(8)前記第2イオン源層の融点は前記第1イオン源層よりも高い、前記(1)乃至(7)のいずれか1つに記載の記憶素子。
(9)前記第2イオン源層の抵抗値は前記第1イオン源層よりも低い、前記(1)乃至(8)のいずれか1つに記載の記憶素子。
(10)前記第2イオン源層に含まれる酸素(O)の含有量が、前記第1イオン源層よりも多い、前記(1)乃至(9)のいずれか1つに記載の記憶素子。
(11)前記第1イオン源層は層内に前記第1電極側から第2電極側に向かってカルコゲン元素の濃度勾配を有する、前記(1)乃至(10)のいずれか1つに記載の記憶素子。(12)前記第2イオン源層の融点は、前記第1イオン源層を構成する複数の層のうちの前記抵抗変化層に接する層よりも高い、前記(2)乃至(11)のいずれか1つに記載の記憶素子。
(13)前記第2イオン源層の抵抗値は、前記第1イオン源層を構成する複数の層のうちの前記抵抗変化層に接する層よりも低い、前記(2)乃至(12)のいずれか1つに記載の記憶素子。
(14)前記第1電極および前記第2電極への電圧印加によって前記抵抗変化層内に前記金属元素を含む低抵抗部が形成されることにより抵抗値が変化する、前記(1)乃至(13)のいずれか1つに記載の記憶素子。
(15)第1電極、記憶層および第2電極をこの順に有する複数の記憶素子と、前記複数の記憶素子に対して選択的に電圧または電流のパルスを印加するパルス印加手段とを有し、前記記憶層は、前記第1電極側に設けられた抵抗変化層と、少なくとも1種の金属元素を含むと共に、前記第2電極側に設けられたイオン源層とを備え、前記イオン源層は、テルル(Te),硫黄(S)およびセレン(Se)のうちの少なくとも1種のカルコゲン元素を含むと共に、前記抵抗変化層側に設けられた第1イオン源層と、前記第1イオン源層とはカルコゲン元素の含有量が異なると共に、前記第2電極側に設けられた第2イオン源層とからなる記憶装置。
(16)基板上に第1電極を形成する工程と、前記第1電極上に抵抗変化層を形成する工程と、前記抵抗変化層上に金属元素および、テルル(Te),硫黄(S)およびセレン(Se)のうちの少なくとも1種のカルコゲン元素を含む第1イオン源層を形成する工程と、前記第1イオン源層上に前記第1イオン源層とはカルコゲン元素の含有量が異なる第2イオン源層を形成する工程と、前記第1イオン源層上に第2電極を形成する工程とを含む記憶素子の製造方法。
(17)前記第1イオン源層は、テルル(Te),硫黄(S)およびセレン(Se)のうちの少なくとも1種のカルコゲン元素を含むカルコゲン層、電解質中での移動が容易な移動容易元素を少なくとも1種含む移動層および電解質中で移動しにくい移動困難元素を少なくとも1種含む固定層をそれぞれ1層以上積層し、少なくとも一部をカルコゲン層、移動層およびカルコゲン層の順に積層する、前記(16)に記載の記憶素子の製造方法。
(18)前記第2電極を形成したのち加熱処理を行い、前記カルコゲン層と移動層との混合層を形成する、前記(16)または(17)に記載の記憶素子の製造方法。
(19)前記カルコゲン層、移動層および固定層のうち、少なくとも前記カルコゲン層を2層以上有すると共に、少なくとも一部が前記カルコゲン層、移動層、カルコゲン層の順に積層されている、前記(16)乃至(18)のいずれか1つに記載の記憶素子の製造方法。
(1)第1電極、記憶層および第2電極をこの順に有し、前記記憶層は、前記第1電極側に設けられた抵抗変化層と、少なくとも1種の金属元素を含むと共に、前記第2電極側に設けられたイオン源層とを備え、前記イオン源層は、テルル(Te),硫黄(S)およびセレン(Se)のうちの少なくとも1種のカルコゲン元素を含むと共に、前記抵抗変化層側に設けられた第1イオン源層と、前記第1イオン源層とはカルコゲン元素の含有量が異なると共に、前記第2電極側に設けられた第2イオン源層とからなる記憶素子。
(2)前記第1イオン源層は、テルル(Te),硫黄(S)およびセレン(Se)のうちの少なくとも1種のカルコゲン元素および前記記憶層内の移動が容易な移動容易元素を含み、前記第1電極から第2電極に向かって前記移動容易元素の濃度勾配を有する第1層と、前記記憶層内を移動しにくい移動困難元素を含む第2層とが少なくとも1層ずつ積層されている、前記(1)に記載の記憶素子。
(3)前記金属元素は、銅(Cu),アルミニウム(Al),ゲルマニウム(Ge)および亜鉛(Zn)のうちの少なくとも1種類の金属元素である、前記(1)に記載の記憶素子。
(4)前記金属元素は、チタン(Ti),ジルコニウム(Zr),ハフニウム(Hf),バナジウム(V),ニオブ(Nb),タンタル(Ta),クロム(Cr),モリブデン(Mo)およびタングステン(W)からなる遷移金属の群のうちの少なくとも1種類である、前記(1)に記載の記憶素子。
(5)前記第2イオン源層に含まれるカルコゲン元素の含有量は前記第1イオン源層よりも少ない、前記(1)乃至(4)のいずれか1つに記載の記憶素子。
(6)前記第2イオン源層に含まれる銅(Cu),アルミニウム(Al),ゲルマニウム(Ge)および亜鉛(Zn)のうち少なくても1種類の金属元素の含有量は、前記第1イ
オン源層よりも多い、前記(1)乃至(5)のいずれか1つに記載の記憶素子。
(7)前記第2イオン源層に含まれる、チタン(Ti),ジルコニウム(Zr),ハフニウム(Hf),バナジウム(V),ニオブ(Nb),タンタル(Ta),クロム(Cr),モリブデン(Mo)およびタングステン(W)からなる遷移金属の群のうち少なくとも1種類の金属元素の含有量は、前記第1イオン源層よりも多い、前記(1)乃至(6)の
いずれか1つに記載の記憶素子。
(8)前記第2イオン源層の融点は前記第1イオン源層よりも高い、前記(1)乃至(7)のいずれか1つに記載の記憶素子。
(9)前記第2イオン源層の抵抗値は前記第1イオン源層よりも低い、前記(1)乃至(8)のいずれか1つに記載の記憶素子。
(10)前記第2イオン源層に含まれる酸素(O)の含有量が、前記第1イオン源層よりも多い、前記(1)乃至(9)のいずれか1つに記載の記憶素子。
(11)前記第1イオン源層は層内に前記第1電極側から第2電極側に向かってカルコゲン元素の濃度勾配を有する、前記(1)乃至(10)のいずれか1つに記載の記憶素子。(12)前記第2イオン源層の融点は、前記第1イオン源層を構成する複数の層のうちの前記抵抗変化層に接する層よりも高い、前記(2)乃至(11)のいずれか1つに記載の記憶素子。
(13)前記第2イオン源層の抵抗値は、前記第1イオン源層を構成する複数の層のうちの前記抵抗変化層に接する層よりも低い、前記(2)乃至(12)のいずれか1つに記載の記憶素子。
(14)前記第1電極および前記第2電極への電圧印加によって前記抵抗変化層内に前記金属元素を含む低抵抗部が形成されることにより抵抗値が変化する、前記(1)乃至(13)のいずれか1つに記載の記憶素子。
(15)第1電極、記憶層および第2電極をこの順に有する複数の記憶素子と、前記複数の記憶素子に対して選択的に電圧または電流のパルスを印加するパルス印加手段とを有し、前記記憶層は、前記第1電極側に設けられた抵抗変化層と、少なくとも1種の金属元素を含むと共に、前記第2電極側に設けられたイオン源層とを備え、前記イオン源層は、テルル(Te),硫黄(S)およびセレン(Se)のうちの少なくとも1種のカルコゲン元素を含むと共に、前記抵抗変化層側に設けられた第1イオン源層と、前記第1イオン源層とはカルコゲン元素の含有量が異なると共に、前記第2電極側に設けられた第2イオン源層とからなる記憶装置。
(16)基板上に第1電極を形成する工程と、前記第1電極上に抵抗変化層を形成する工程と、前記抵抗変化層上に金属元素および、テルル(Te),硫黄(S)およびセレン(Se)のうちの少なくとも1種のカルコゲン元素を含む第1イオン源層を形成する工程と、前記第1イオン源層上に前記第1イオン源層とはカルコゲン元素の含有量が異なる第2イオン源層を形成する工程と、前記第1イオン源層上に第2電極を形成する工程とを含む記憶素子の製造方法。
(17)前記第1イオン源層は、テルル(Te),硫黄(S)およびセレン(Se)のうちの少なくとも1種のカルコゲン元素を含むカルコゲン層、電解質中での移動が容易な移動容易元素を少なくとも1種含む移動層および電解質中で移動しにくい移動困難元素を少なくとも1種含む固定層をそれぞれ1層以上積層し、少なくとも一部をカルコゲン層、移動層およびカルコゲン層の順に積層する、前記(16)に記載の記憶素子の製造方法。
(18)前記第2電極を形成したのち加熱処理を行い、前記カルコゲン層と移動層との混合層を形成する、前記(16)または(17)に記載の記憶素子の製造方法。
(19)前記カルコゲン層、移動層および固定層のうち、少なくとも前記カルコゲン層を2層以上有すると共に、少なくとも一部が前記カルコゲン層、移動層、カルコゲン層の順に積層されている、前記(16)乃至(18)のいずれか1つに記載の記憶素子の製造方法。
Claims (19)
- 第1電極、記憶層および第2電極をこの順に有し、
前記記憶層は、
前記第1電極側に設けられた抵抗変化層と、
少なくとも1種の金属元素を含むと共に、前記第2電極側に設けられたイオン源層とを備え、
前記イオン源層は、テルル(Te),硫黄(S)およびセレン(Se)のうちの少なくとも1種のカルコゲン元素を含むと共に、前記抵抗変化層側に設けられた第1イオン源層と、前記第1イオン源層とはカルコゲン元素の含有量が異なると共に、前記第2電極側に設けられた第2イオン源層とからなる
記憶素子。 - 前記第1イオン源層は、テルル(Te),硫黄(S)およびセレン(Se)のうちの少なくとも1種のカルコゲン元素および前記記憶層内の移動が容易な移動容易元素を含み、前記第1電極から第2電極に向かって前記移動容易元素の濃度勾配を有する第1層と、前記記憶層内を移動しにくい移動困難元素を含む第2層とが少なくとも1層ずつ積層されている、請求項1に記載の記憶素子。
- 前記金属元素は、銅(Cu),アルミニウム(Al),ゲルマニウム(Ge)および亜鉛(Zn)のうちの少なくとも1種類の金属元素である、請求項1に記載の記憶素子。
- 前記金属元素は、チタン(Ti),ジルコニウム(Zr),ハフニウム(Hf),バナジウム(V),ニオブ(Nb),タンタル(Ta),クロム(Cr),モリブデン(Mo)およびタングステン(W)からなる遷移金属の群のうちの少なくとも1種類である、請求項1に記載の記憶素子。
- 前記第2イオン源層に含まれるカルコゲン元素の含有量は前記第1イオン源層よりも少ない、請求項1乃至4のいずれか1つに記載の記憶素子。
- 前記第2イオン源層に含まれる銅(Cu),アルミニウム(Al),ゲルマニウム(Ge)および亜鉛(Zn)のうち少なくても1種類の金属元素の含有量は、前記第1イ
オン源層よりも多い、請求項1乃至5のいずれか1つに記載の記憶素子。 - 前記第2イオン源層に含まれる、チタン(Ti),ジルコニウム(Zr),ハフニウム(Hf),バナジウム(V),ニオブ(Nb),タンタル(Ta),クロム(Cr),モリブデン(Mo)およびタングステン(W)からなる遷移金属の群のうち少なくとも1種類の金属元素の含有量は、前記第1イオン源層よりも多い、請求項1乃至6のいずれか1つに記載の記憶素子。
- 前記第2イオン源層の融点は前記第1イオン源層よりも高い、請求項1乃至7のいずれか1つに記載の記憶素子。
- 前記第2イオン源層の抵抗値は前記第1イオン源層よりも低い、請求項1乃至8のいずれか1つに記載の記憶素子。
- 前記第2イオン源層に含まれる酸素(O)の含有量が、前記第1イオン源層よりも多い、請求項1乃至9のいずれか1つに記載の記憶素子。
- 前記第1イオン源層は層内に前記第1電極側から第2電極側に向かってカルコゲン元素の濃度勾配を有する、請求項1乃至10のいずれか1つに記載の記憶素子。
- 前記第2イオン源層の融点は、前記第1イオン源層を構成する複数の層のうちの前記抵抗変化層に接する層よりも高い、請求項2乃至11のいずれか1つに記載の記憶素子。
- 前記第2イオン源層の抵抗値は、前記第1イオン源層を構成する複数の層のうちの前記抵抗変化層に接する層よりも低い、請求項2乃至12のいずれか1つに記載の記憶素子。
- 前記第1電極および前記第2電極への電圧印加によって前記抵抗変化層内に前記金属元素を含む低抵抗部が形成されることにより抵抗値が変化する、請求項1乃至13のいずれか1つに記載の記憶素子。
- 第1電極、記憶層および第2電極をこの順に有する複数の記憶素子と、前記複数の記憶素子に対して選択的に電圧または電流のパルスを印加するパルス印加手段とを有し、
前記記憶層は、
前記第1電極側に設けられた抵抗変化層と、
少なくとも1種の金属元素を含むと共に、前記第2電極側に設けられたイオン源層とを備え、
前記イオン源層は、テルル(Te),硫黄(S)およびセレン(Se)のうちの少なくとも1種のカルコゲン元素を含むと共に、前記抵抗変化層側に設けられた第1イオン源層と、前記第1イオン源層とはカルコゲン元素の含有量が異なると共に、前記第2電極側に設けられた第2イオン源層とからなる
記憶装置。 - 基板上に第1電極を形成する工程と、前記第1電極上に抵抗変化層を形成する工程と、
前記抵抗変化層上に金属元素および、テルル(Te),硫黄(S)およびセレン(Se)のうちの少なくとも1種のカルコゲン元素を含む第1イオン源層を形成する工程と、
前記第1イオン源層上に前記第1イオン源層とはカルコゲン元素の含有量が異なる第2イオン源層を形成する工程と、
前記第1イオン源層上に第2電極を形成する工程と
を含む記憶素子の製造方法。 - 前記第1イオン源層は、テルル(Te),硫黄(S)およびセレン(Se)のうちの少なくとも1種のカルコゲン元素を含むカルコゲン層、電解質中での移動が容易な移動容易元素を少なくとも1種含む移動層および電解質中で移動しにくい移動困難元素を少なくとも1種含む固定層をそれぞれ1層以上積層し、少なくとも一部をカルコゲン層、移動層およびカルコゲン層の順に積層する、請求項16に記載の記憶素子の製造方法。
- 前記第2電極を形成したのち加熱処理を行い、前記カルコゲン層と移動層との混合層を形成する、請求項16または17に記載の記憶素子の製造方法。
- 前記カルコゲン層、移動層および固定層のうち、少なくとも前記カルコゲン層を2層以上有すると共に、少なくとも一部が前記カルコゲン層、移動層、カルコゲン層の順に積層されている、請求項16乃至18のいずれか1つに記載の記憶素子の製造方法。
Priority Applications (6)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2011146113A JP5708930B2 (ja) | 2011-06-30 | 2011-06-30 | 記憶素子およびその製造方法ならびに記憶装置 |
TW101120325A TWI542054B (zh) | 2011-06-30 | 2012-06-06 | 記憶體元件,製造其之方法,及記憶體裝置 |
KR1020120063035A KR102040329B1 (ko) | 2011-06-30 | 2012-06-13 | 기억 소자 및 그 제조 방법 및 기억 장치 |
EP12004603.2A EP2541555A3 (en) | 2011-06-30 | 2012-06-19 | Memory element, method of manufacturing the same, and memory device |
US13/527,764 US9058873B2 (en) | 2011-06-30 | 2012-06-20 | Memory element having ion source layers with different contents of a chalcogen element |
CN201210210924.5A CN102855929B (zh) | 2011-06-30 | 2012-06-20 | 存储元件、制造存储元件的方法以及存储装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2011146113A JP5708930B2 (ja) | 2011-06-30 | 2011-06-30 | 記憶素子およびその製造方法ならびに記憶装置 |
Publications (3)
Publication Number | Publication Date |
---|---|
JP2013016529A JP2013016529A (ja) | 2013-01-24 |
JP2013016529A5 true JP2013016529A5 (ja) | 2014-08-07 |
JP5708930B2 JP5708930B2 (ja) | 2015-04-30 |
Family
ID=46690355
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2011146113A Active JP5708930B2 (ja) | 2011-06-30 | 2011-06-30 | 記憶素子およびその製造方法ならびに記憶装置 |
Country Status (6)
Country | Link |
---|---|
US (1) | US9058873B2 (ja) |
EP (1) | EP2541555A3 (ja) |
JP (1) | JP5708930B2 (ja) |
KR (1) | KR102040329B1 (ja) |
CN (1) | CN102855929B (ja) |
TW (1) | TWI542054B (ja) |
Families Citing this family (12)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
FR2993388B1 (fr) * | 2012-07-11 | 2015-04-03 | Altis Semiconductor Snc | Dispositif microelectronique a memoire programmable |
US8921821B2 (en) | 2013-01-10 | 2014-12-30 | Micron Technology, Inc. | Memory cells |
US20140264224A1 (en) * | 2013-03-14 | 2014-09-18 | Intermolecular, Inc. | Performance Enhancement of Forming-Free ReRAM Devices Using 3D Nanoparticles |
JP2014216553A (ja) * | 2013-04-26 | 2014-11-17 | 株式会社東芝 | 抵抗変化型記憶装置 |
US8981334B1 (en) * | 2013-11-01 | 2015-03-17 | Micron Technology, Inc. | Memory cells having regions containing one or both of carbon and boron |
US9431606B1 (en) * | 2015-08-12 | 2016-08-30 | Micron Technology, Inc. | Memory cells |
US10381075B2 (en) * | 2017-12-14 | 2019-08-13 | Micron Technology, Inc. | Techniques to access a self-selecting memory device |
JP2019129239A (ja) * | 2018-01-25 | 2019-08-01 | ソニーセミコンダクタソリューションズ株式会社 | 記憶素子および記憶装置 |
US10825867B2 (en) | 2018-04-24 | 2020-11-03 | Micron Technology, Inc. | Cross-point memory array and related fabrication techniques |
US10729012B2 (en) * | 2018-04-24 | 2020-07-28 | Micron Technology, Inc. | Buried lines and related fabrication techniques |
CN111106235B (zh) | 2018-10-29 | 2023-07-11 | 联华电子股份有限公司 | 半导体元件及其制作方法 |
US11594678B2 (en) | 2020-03-03 | 2023-02-28 | Taiwan Semiconductor Manufacturing Company, Ltd. | Diffusion barrier layer in programmable metallization cell |
Family Cites Families (20)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR970010685B1 (ko) * | 1993-10-30 | 1997-06-30 | 삼성전자 주식회사 | 누설전류가 감소된 박막 트랜지스터 및 그 제조방법 |
US6813178B2 (en) * | 2003-03-12 | 2004-11-02 | Micron Technology, Inc. | Chalcogenide glass constant current device, and its method of fabrication and operation |
US7061004B2 (en) * | 2003-07-21 | 2006-06-13 | Micron Technology, Inc. | Resistance variable memory elements and methods of formation |
US7354793B2 (en) | 2004-08-12 | 2008-04-08 | Micron Technology, Inc. | Method of forming a PCRAM device incorporating a resistance-variable chalocogenide element |
DE102004052645A1 (de) * | 2004-10-29 | 2006-05-04 | Infineon Technologies Ag | Speicherzelle und Verfahren zu deren Herstellung |
JP4577086B2 (ja) | 2005-05-18 | 2010-11-10 | 横浜ゴム株式会社 | 難燃性床材 |
JP5007502B2 (ja) * | 2006-01-13 | 2012-08-22 | ソニー株式会社 | 記憶素子の製造方法 |
US20070252127A1 (en) * | 2006-03-30 | 2007-11-01 | Arnold John C | Phase change memory element with a peripheral connection to a thin film electrode and method of manufacture thereof |
JP2008135659A (ja) | 2006-11-29 | 2008-06-12 | Sony Corp | 記憶素子、記憶装置 |
JP5103932B2 (ja) * | 2007-02-16 | 2012-12-19 | ソニー株式会社 | 記憶素子及び記憶装置 |
JP5088036B2 (ja) * | 2007-08-06 | 2012-12-05 | ソニー株式会社 | 記憶素子および記憶装置 |
JP2009043873A (ja) | 2007-08-08 | 2009-02-26 | Sony Corp | 記憶素子および記憶装置 |
JP5194640B2 (ja) * | 2007-08-22 | 2013-05-08 | ソニー株式会社 | 記憶素子および記憶装置 |
JP5050813B2 (ja) | 2007-11-29 | 2012-10-17 | ソニー株式会社 | メモリセル |
JP4466738B2 (ja) * | 2008-01-09 | 2010-05-26 | ソニー株式会社 | 記憶素子および記憶装置 |
JP5397668B2 (ja) * | 2008-09-02 | 2014-01-22 | ソニー株式会社 | 記憶素子および記憶装置 |
JP2011124511A (ja) * | 2009-12-14 | 2011-06-23 | Sony Corp | 記憶素子および記憶装置 |
JP5426409B2 (ja) | 2010-01-18 | 2014-02-26 | 富士電機株式会社 | 垂直磁気記録媒体の製造方法 |
JP5732827B2 (ja) | 2010-02-09 | 2015-06-10 | ソニー株式会社 | 記憶素子および記憶装置、並びに記憶装置の動作方法 |
JP2012028468A (ja) * | 2010-07-21 | 2012-02-09 | Toshiba Corp | 半導体記憶装置 |
-
2011
- 2011-06-30 JP JP2011146113A patent/JP5708930B2/ja active Active
-
2012
- 2012-06-06 TW TW101120325A patent/TWI542054B/zh not_active IP Right Cessation
- 2012-06-13 KR KR1020120063035A patent/KR102040329B1/ko active IP Right Grant
- 2012-06-19 EP EP12004603.2A patent/EP2541555A3/en not_active Withdrawn
- 2012-06-20 CN CN201210210924.5A patent/CN102855929B/zh not_active Expired - Fee Related
- 2012-06-20 US US13/527,764 patent/US9058873B2/en active Active
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP2013016529A5 (ja) | ||
JP6791845B2 (ja) | スイッチ素子および記憶装置 | |
JP5708930B2 (ja) | 記憶素子およびその製造方法ならびに記憶装置 | |
KR102015135B1 (ko) | 기억 소자 및 그 제조 방법 및 기억 장치 | |
TWI357154B (en) | Phase change memory cell with filled sidewall memo | |
JP2013016530A5 (ja) | ||
TWI497491B (zh) | 記憶體元件及記憶體裝置 | |
Fadeev et al. | To the issue of the memristor’s hrs and lrs states degradation and data retention time | |
JP2012199336A5 (ja) | ||
JP5477281B2 (ja) | 抵抗変化素子、半導体記憶装置、その製造方法及び駆動方法 | |
JP5724651B2 (ja) | 記憶素子および記憶装置 | |
JP2011187925A5 (ja) | ||
CN102569335B (zh) | 存储元件、存储元件制造方法和存储装置 | |
CN107431069A (zh) | 开关器件和存储装置 | |
JP2012199336A (ja) | 記憶素子および記憶装置 | |
US20180269388A1 (en) | Phase change memory unit and preparation method therefor | |
WO2016052097A1 (ja) | スイッチ素子および記憶装置 | |
KR20110085885A (ko) | 기억 소자 및 기억 장치 | |
JP2012182172A (ja) | 記憶素子および記憶装置 | |
TW201828516A (zh) | 導電橋接式隨機存取記憶體及其製造方法 | |
CN102376354A (zh) | 存储元件和存储装置 | |
JP2012064808A (ja) | 記憶素子および記憶装置 | |
CN104871314B (zh) | 存储元件和存储装置 | |
JP6915744B2 (ja) | 抵抗変化素子及びその製造方法、記憶装置 | |
JP2011054646A (ja) | 半導体メモリ素子 |