JP2012532449A - バイポーラ・トランジスタ及びその製造方法 - Google Patents

バイポーラ・トランジスタ及びその製造方法 Download PDF

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Abstract

【課題】 バイポーラ・トランジスタ構造体、バイポーラ・トランジスタを設計し製造する方法、及びバイポーラ・トランジスタを有する回路を設計する方法を提供する。
【解決手段】 バイポーラ・トランジスタを設計する方法は、バイポーラ・トランジスタの初期設計を選択するステップ（図２５の２４０）と、バイポーラ・トランジスタの初期設計をスケーリングしてバイポーラ・トランジスタの縮小設計を生成するステップ（２４５）と、バイポーラ・トランジスタの縮小設計の応力補償が必要かどうかを、スケーリング後のバイポーラ・トランジスタのエミッタの寸法に基づいて判断するステップ（２５０）と、バイポーラ・トランジスタの縮小設計の応力補償が必要な場合に、縮小設計のトレンチ分離レイアウト・レベルのレイアウトを、縮小設計のエミッタ・レイアウト・レベルのレイアウトに対して調節して（２５５）バイポーラ・トランジスタの応力補償縮小設計を生成するステップ（２６０）と、を含む。
【選択図】 図２５

Description

本発明はバイポーラ・トランジスタの分野に関し、より具体的には、バイポーラ・トランジスタを設計し、モデル化し、及び製造する方法、並びにバイポーラ・トランジスタ構造体に関する。
バイポーラ・トランジスタの性能を改良する１つの方法は、スケーリングによりトランジスタの幾何学的形状を縮小することである。しかし、バイポーラ・トランジスタのサイズが減少して、性能の変化が予測とは異なる段階に達している。
従って、当技術分野には、上記の欠陥及び限界を緩和する必要性が存在する。
本発明の第１の態様は、バイポーラ・トランジスタの初期設計を選択することと、バイポーラ・トランジスタの初期設計をスケーリングしてバイポーラ・トランジスタの縮小設計を生成することと、バイポーラ・トランジスタの縮小設計の応力補償が必要かどうかをスケーリング後のバイポーラ・トランジスタのエミッタの寸法に基づいて判断することと、バイポーラ・トランジスタの縮小設計の応力補償が必要な場合には、縮小設計のトレンチ分離レイアウト・レベルのレイアウトを縮小設計のエミッタ・レイアウト・レベルのレイアウトに対して調節してバイポーラ・トランジスタの応力補償縮小設計を生成することを含む方法である。
本発明の第２の態様は、（ａ）回路設計を選択することと、（ｂ）１つ又は複数のコンピュータ・プロセッサを用いて、回路設計からバイポーラ・トランジスタのレイアウト・レベル及び対応するレイアウト・パラメータを抽出することと、（ｃ）１つ又は複数のコンピュータ・プロセッサを用いて、バイポーラ・トランジスタのデバイス・パラメータをレイアウト・パラメータから決定することと、（ｄ）１つ又は複数のコンピュータ・プロセッサを用いて、回路設計の回路シミュレーションを実行することと、（ｅ）シミュレーションの結果に基づいて、回路設計が所定の性能目標を満たすかどうかを判断することと、（ｆ）性能目標が満たされない場合には、少なくとも１つのバイポーラ・トランジスタに関して、少なくとも１つのバイポーラ・トランジスタのトレンチ分離レイアウト・レベルのレイアウトを、少なくとも１つのバイポーラ・トランジスタのエミッタ・レイアウト・レベルのレイアウトに対して調節することと、（ｇ）ステップ（ｂ）から（ｆ）までを性能目標が満たされるまで又は所定の回数繰り返すことを含む方法である。
本発明の第３の態様は、基板内にトレンチを形成し、このトレンチを誘電体材料で充填してトレンチ分離を形成し、基板内のコレクタの外周を画定することと、コレクタの上にベースを形成することと、ベース内にエミッタを形成することと、トレンチから誘電体材料の全て又は一部分を除去することと、基板、ベース及びエミッタの露出領域の上、並びにトレンチの上にあって、トレンチの上部領域を密閉する誘電体キャッピング層を形成することと、コレクタの外周の回りにボイドを形成することとを含む方法である。
本発明の第４の態様は、基板内にあって、基板内のコレクタの外周に近接するトレンチと、コレクタの上のベースと、ベース内のエミッタと、基板、ベース及びエミッタの露出領域の上にあって且つトレンチを覆って延びてトレンチを密閉するが充填しない誘電体キャッピング層とを含むバイポーラ・トランジスタである。
本発明の第５の態様は、基板内にあって、基板内のコレクタの外周を画定する誘電体充填トレンチと、基板の上面に平行な平面内にドッグボーン形断面を有するコレクタと、コレクタ上のベースと、ベース内のエミッタとを含むバイポーラ・トランジスタである。
本発明の特徴は添付の特許請求の範囲において開示される。しかし、本発明自体は以下の例証的な実施形態の詳細な説明を添付の図面と共に読みながら参照することによって最もよく理解されるであろう。
本発明の実施形態を適用することができる例示的なバイポーラ・トランジスタの平面／上面図である。 図１の線２−２を通る断面図である。 図１の線３−３を通る断面図である。 エミッタの外周対面積比に対するコレクタ電流密度のプロットであり、標準的バイポーラ・トランジスタ・モデルによる予測値及び実際のバイポーラ・トランジスタの計測値を示す。 図５（Ａ）は例示的な多重エミッタ・バイポーラ・トランジスタの平面図であり、図５（Ｂ）は図５（Ａ）の線５Ｂ−５Ｂを通る製造デバイスの断面図である。 実際のバイポーラ・トランジスタのエミッタ面積に対する、飽和領域のコレクタ電流密度の計測値のプロットである。 実際のバイポーラ・トランジスタのコレクタ電流密度に対する、ベータの計測値のプロットである。 実際のバイポーラ・トランジスタのエミッタ面積に対する、コレクタ・エミッタ間絶縁破壊電圧の計測値のプロットである。 図９はバイポーラ・トランジスタのスケーリングを示す平面図を含む。 図１０は、図９に示す縮小された実際のバイポーラ・トランジスタのエミッタ面積に対する、飽和領域のコレクタ電流密度の計測値のプロットである。 図１１（Ａ）及び図１１（Ｂ）は、エミッタ・浅いトレンチ分離間の長手方向間隔の、飽和領域のコレクタ電流密度に対する効果を示す。 図１２（Ａ）及び図１２（Ｂ）は、エミッタ・浅いトレンチ分離間の横方向間隔の、飽和領域のコレクタ電流密度に対する効果を示す。 本発明の実施形態による、浅いトレンチ分離によってコレクタ内に誘起される応力を計算するのに用いられる幾何学的特徴を示すバイポーラ・トランジスタの平面図である。 本発明の実施形態による、実際のバイポーラ・トランジスタに対するコレクタ応力係数の関数としてのコレクタ電流密度のプロットである。 本発明の実施形態による、実際のバイポーラ・トランジスタに対するエミッタ面積の関数としての飽和領域のコレクタ電流密度のプロットである。 本発明の実施形態による、バイポーラ・トランジスタを有する集積回路を設計する方法を示すフローチャートである。 図１７は、本発明の実施形態による、コレクタ応力除去の幾何学的配置に基づく方法を示すバイポーラ・トランジスタの平面図である。 図１８は、本発明の実施形態による、コレクタ応力除去の幾何学的配置に基づく方法を示すバイポーラ・トランジスタの平面図である。 図１９は、本発明の実施形態による、コレクタ応力除去の幾何学的配置に基づく方法を示すバイポーラ・トランジスタの平面図である。 図２０は、本発明の実施形態による、コレクタ応力除去の幾何学的配置に基づく方法を示すバイポーラ・トランジスタの平面図である。 図２１は、本発明の実施形態による、コレクタ応力除去の幾何学的配置に基づく方法を示すバイポーラ・トランジスタの平面図である。 図２２は図２１のドッグボーン形コレクタの代替のレイアウトである。 図２３は、本発明の実施形態による、コレクタ応力除去の幾何学的配置に基づく方法を示す多重エミッタ・バイポーラ・トランジスタの平面図である。 図２４は、本発明の実施形態による、コレクタ応力除去の幾何学的配置に基づく方法を示す多重エミッタ・バイポーラ・トランジスタの平面図である。 本発明の実施形態による、縮小デバイスを生成する方法のフローチャートである。 図３に類似の図であるが、本発明の実施形態による付加的な処理が行われている。 図２５の方法のステップ２５５を実施するためのマスキング層を示す、バイポーラ・トランジスタの平面図である。 本発明の実施形態による、コレクタ応力除去の物理的方法のフローチャートである。 本発明の実施形態を実施するのに使用することができる汎用コンピュータの略ブロック図である。
デバイス（例えば、バイポーラ・トランジスタ）の幾何学的スケーリングは、第１のデバイスの設計から、第１のデバイスの１つ又は複数の要素（例えば、コレクタ、ベース、エミッタ）の長さ、幅、フィンガ数、多重度、又は深さのうちの１つ又は複数を縮小することによって第２のデバイスの設計を生成することと定義される。特に断りのない限り、用語「デバイス」はバイポーラ・トランジスタを意味し、用語「縮小デバイス」はコレクタ及びエミッタのレイアウト寸法が大きなバイポーラ・トランジスタの設計から縮小されて小さなバイポーラ・トランジスタの設計を生成する場合を意味し、逆も同様であることを理解されたい。一般にエミッタの長さはエミッタの幅よりも大きいが、エミッタの長さと幅を等しくすることもできる。レイアウト寸法は、上面且つ平面図内の長さ及び幅の寸法である。
コンパクト・モデルは、複雑な３次元現象の物理学を、より単純な２次元記述（等式、モデル又はアルゴリズムにおいて具体化される）で、そして多くの場合、より簡単にソフトウェアにコード化されコンピュータ時間をあまり消費しない形態で記述するが、複雑な現象の正確な解と実質的に同じ結果を与える近似的解析モデルと定義される。一般にコンパクト・モデルは、長さ及び幅の寸法（即ち、レイアウトの幾何学的寸法）並びに深さの寸法（例えば、基板内への延長）をコンパクト・モデル特有のモデル・パラメータを用いてモデル化する。
図１は、本発明の実施形態を適用することができる例示的なバイポーラ・トランジスタの平面／上面図である。図１において、バイポーラ・トランジスタ１００は、シリコン基板１４０（図２参照）内に形成された浅いトレンチ分離（ＳＴＩ）１１０によって画定されたコレクタ１０５を含む。コレクタ・コンタクト１１５がコレクタ１０５に電気的に接続される（図２参照）。ベース１２０（太線）がコレクタ１０５の上に形成され、ＳＴＩ１１０と重なる。単結晶エミッタ１２５がベース１２０上に形成され、ポリシリコン・エミッタ層１３０がエミッタ１２５及び重なったベース１２０の上に形成される。深いトレンチ分離（ＤＴＩ）１３５の領域がＳＴＩ１１０の領域に隣接して形成される。ＳＴＩ１１０及びＤＴＩ１３５は明瞭のためにクロスハッチングして示す。エミッタ１２５は長手方向の長さＬｅ及び横方向の幅Ｗｅを有する。長手方向は横方向に垂直である。以下で論じるＳＴＩ１１０の寸法は、頂点Ａ、Ｂ、Ｃ及びＤによって定められ、これら頂点は辺
Figure 2012532449
並びに面積
Figure 2012532449
を定める。
Figure 2012532449
のような表記は、以降ＡＢバーとも記載する。以下で論じるコレクタ１０５の寸法は、頂点Ｅ、Ｆ、Ｇ及びＨによって定めされ、これら頂点は辺ＥＦバー、ＦＧバー、ＧＨバー及びＥＨバー並びに面積ＥＦＧＨバーを定める。以下で論じる２つの間隔は、長手方向におけるエミッタ１２５の外側端部からＳＴＩ１１０の内側端部までの距離Ｄ１と、横方向におけるエミッタ１２５の外側端部からＳＴＩ１１０の内側端部までの距離Ｄ２を含む。エミッタ１２５の長さＬｅは、コレクタ・コンタクト１１５長さＬｃｃと平行に延びる。
図２は図１の線２−２を通る断面図であり、図３は図１の線３−３を通る断面図である。図２及び図３においては、サブコレクタ１４０が単結晶シリコン基板１４５内に形成され、ＤＴＩ１３５によって境界を付けられる。コレクタ１０５はサブコレクタ１４０内に形成され、ＳＴＩ１１０によって境界を付けられる。コレクタ・コンタクト１１５はサブコレクタ１４０を通してコレクタ１０５に電気的に接続する。ベース１２０は、ポリシリコン外因性ベース領域１２１、単結晶シリコン外因性ベース領域１２２、及び内部にエミッタ１２５が形成される単結晶真性ベース領域１２３を含む。誘電体層１５０は、エミッタ１２５の上を除いて、ベース１２０とポリシリコン・エミッタ層１３０との間に形成される。図２は、頂点対Ｃ／Ｄ、Ｇ／Ｈ、Ｅ／Ｆ及びＡ／Ｂによって定められる紙面内の線の位置を示し、距離Ｄ２が計測される場所を示す。図３は、頂点対Ａ／Ｄ、Ｅ／Ｇ、Ｆ／Ｈ及びＢ／Ｃによって定められる紙面内の線の位置を示し、距離Ｄ１が計測される場所を示す。
一実施例において、バイポーラ・トランジスタ１００はＮＰＮトランジスタであり、サブコレクタ１４０、コレクタ１０５及びエミッタ１２５はＮ型にドープされ、外因性ベース領域１２１及び１２２はＰ型にドープされ、真性ベース領域１２３はドープされないか又は非常に僅かに（例えば、約５Ｅ１５ａｔｍ／ｃｍ３未満）Ｐ型にドープされる。一実施例において、ベース１２０はＳｉＧｅの傾斜層を含んでバイポーラ・トランジスタ１００をヘテロ接合トランジスタ（ＨＪＢＴ）にする。一実施例において、ＳＴＩ１１０は二酸化シリコンである。一実施例において、ＤＴＩ１３５はポリシリコン・コア、並びにポリシリコン・コアとＳＴＩ１１０、サブコレクタ１４０及び基板１４５との間の二酸化シリコン・ライナを含む。
図１、図２及び図３のバイポーラ・トランジスタ１００を形成するための簡略化したプロセスは、（１）サブコレクタ１４０を基板１４５内に形成すること、（２）エピタキシャル層を基板１４５上に成長させてコレクタ１０５を形成すること、（３）ＤＴＩ１３５を形成すること、（４）ＳＴＩ１１０を形成すること、（５）コレクタ・コンタクト１１５を形成すること、（６）ポリシリコン・ベース層を形成し、同時に単結晶真性ベース領域１２３を形成すること、（７）ポリシリコン・ベース層（真性ベース領域１２３を除いて）をドーピングして外因性ベース領域１２１及び１２２を形成すること、（８）ポリシリコン・エミッタ層を形成し、同時に単結晶シリコン・エミッタ１２５を形成すること、（９）ポリシリコン・エミッタ層をマスクしエチングしてポリシリコン・エミッタ層１３０を形成すること、及び（１０）ポリシリコン・ベース層をマスクしエッチングしてベース１２０を形成することを含む。
Ｎ型チャネル電界効果トランジスタ（ＮＦＥＴ）及びＰ型チャネル電界効果トランジスタ（ＰＦＥＴ）を含む相補型金属酸化物シリコン（ＣＭＯＳ）デバイスは、随意にステップ（５）と（６）の間で形成することができる。
図４は、エミッタの外周対面積比に対するコレクタ電流密度のプロットであり、標準的バイポーラ・トランジスタ・モデルによる予測値と実際のバイポーラ・トランジスタの計測値とを示す。伝統的に、式（１）で表されるように、エミッタの面積及び外周の関数としてのエミッタ電流の変化を用いてバイポーラ・トランジスタ内のコレクタ電流がスケーリングされる。
Ic＝Ica.Ａ＋Icp.Ｐ （１）
ここで、
Icはコレクタ電流であり、
Icaはコレクタ電流のエミッタ面積成分であり、
Icpはコレクタ電流のエミッタ外周成分であり、
Ａはエミッタ面積（図１のＬｅ×Ｗｅ）であり、
Ｐはエミッタ外周（図１の２Ｌｅ＋２Ｗｅ）である。
式（１）をＡで割ると式（２）が得られる。
Jc＝Ica＋Icp（Ｐ/Ａ） （２）
ここで、Jcはコレクタ電流密度である。
Ｐ／Ａの関数としてのJcのプロットは、図４の「モデル」とラベル付けした曲線で示すように勾配Icp及び切片Icaを有する直線である。式（１）はコンパクト・モデルにおけるスケーリング式であると考えることができる。
しかし、式（１）は、図４の曲線「Ｌｅ変化」及び「Ｗｅ変化」によって示されるように非常に小さいエミッタを有する縮小デバイスには成立しないことが分かっている。曲線「Ｌｅ変化」に関しては、エミッタ長さＬｅは約１０μｍであり、エミッタ幅Ｗｅは約０．４μｍから約０．９μmまで変化した。曲線「Ｗｅ変化」に関しては、エミッタ幅Ｗｅは約０．８μｍであり、エミッタ長さＬｅは約１．２μｍから約２５μmまで変化した。３つの曲線全てに関して、Ｖｂｅは約０．７ｖであった。
図５（Ａ）は例示的な多重エミッタ・バイポーラ・トランジスタの平面図であり、図５（Ｂ）は図５（Ａ）の線５Ｂ−５Ｂを通る製造デバイスの断面図である。図５（Ａ）において、バイポーラ・トランジスタ１５５のレイアウトは、ＳＴＩ／コレクタ設計レベル（ＲＸで表示することができる）のレイアウト、ベース設計レベル（太線でＰＢと表示することができる）のレイアウト、及びエミッタ設計レベル（ＥＸと表示することができる）のレイアウトを含んで示される。図５（Ａ）において、ＳＴＩは明瞭のためにクロスハッチを付けている。図５（Ｂ）から、バイポーラ・トランジスタ１５５は、別々のコレクタ及びエミッタを伴う共通サブコレクタ及びベースを有することが分かる。
図６は、実際のバイポーラ・トランジスタのエミッタ面積に対する、飽和領域におけるコレクタ電流密度の計測値のプロットである。飽和領域におけるコレクタ電流密度Jsは式（３）によってコレクタ電流密度Jcに関連付けられる。
Figure 2012532449
ここで、
ｑは電子電荷であり、
ＶBEはエミッタとベースの間の電位差であり、
ｋはボルツマン定数であり、
Ｔはデバイスの温度である。
図６には、エミッタの数「ｎ」のJsに対する効果が示される。より多数のエミッタを有するが、それ以外は同じエミッタ面積を有する縮小デバイスは、より高いJsを示す。例えば、２つの０．８μｍ×５μｍのエミッタを有するデバイスは、１つの０．８μｍ×１０μｍのエミッタを有するデバイスより高いJsを有する。図６は式（１）のスケーリング・エラーが単一エミッタ・トランジスタだけでなく、多重エミッタ・トランジスタにも当てはまることを示す。
図７は、実際のバイポーラ・トランジスタに関する、コレクタ電流密度に対するベータ（β）の計測値のプロットである。図７において、β対Jcは４つの縮小デバイスについてプロットされている（曲線１、２、３及び４）。曲線１はＬｅ＝２０μｍ、Ｗｅ＝０．８μｍ及びｎ（エミッタの数）＝３を有するデバイスについてである。曲線２はＬｅ＝１０μｍ、Ｗｅ＝０．８μｍ及びｎ＝３を有するデバイスについてである。曲線３はＬｅ＝５μｍ、Ｗｅ＝０．８μｍ及びｎ＝１を有するデバイスについてである。曲線４はＬｅ＝１．２μｍ、Ｗｅ＝０．８μｍ及びｎ＝１を有するデバイスについてである。図７は、より小さいデバイスが通常予測されるよりもより高いβを示すことを示している。βは式（４）に示すようにコレクタ電流をベース電流で割ったものとして定義される。
β＝Ic／Ib （４）
ここで、
β＝トランジスタの利得、であり、
Icはコレクタ電流であり、
Ibはベース電流である。
図８は、実際のバイポーラ・トランジスタのエミッタ面積に対する、コレクタ・エミッタ間絶縁破壊電圧の計測値のプロットである。図８は、縮小デバイスにおいて、絶縁破壊電圧が式（５）から予測されるよりも小さいことを示す。
ＢVceo∝β-1/m （５）
ここで、
ｍは次式によってなだれ倍増率（Ｍ）に関連付けられる。
Figure 2012532449
ここで、ＶＣＢ＝印加電圧、であり、
BVCBOはベース開放状態での絶縁破壊電圧であり、
ｍは経験的に導かれた、２と６の間の値である（シリコンに対しては約３）。
ここまでの議論は、エミッタ面積が約２０μｍ２より小さく、そして確かにエミッタ面積が約１０μｍ２より小さく縮小されたデバイスは、現行のデバイス・モデル、具体的には式（１）から予測される挙動を示さないことを示した。特定の縮小された寸法、具体的にはエミッタ・ＳＴＩ間隔（例えば、図１、図２及び図３のＤ１及びＤ２）の間の関係についてこれから議論する。
従って、式（１）を用いて縮小された（即ち、以前の設計からサイズが縮小されたレイアウト）単一又は多重エミッタ・バイポーラ・トランジスタを設計すると、製造された縮小単一又は多重エミッタ・バイポーラ・トランジスタの実際のデバイス・パラメータIc及びIcに依存するそれらのパラメータ（例えば、β）は予測されるのとは異なることになる。式（１）により縮小された単一又は多重エミッタ・バイポーラ・トランジスタを回路設計に用いると、縮小単一又は多重エミッタ・バイポーラ・トランジスタを含む回路のシミュレーション結果は製造された回路の結果とは異なることになる。
図９は、バイポーラ・トランジスタのスケーリングを示す平面図を含む。図９には４つのデバイス・レイアウト、即ち、大きいデバイスＡ、小さいデバイスＡ、大きいデバイスＢ及び小さいデバイスＢが示される。小さいデバイスＡは、大きいデバイスＡの全てのコレクタ及びエミッタの寸法を縮小して生成された。小さいデバイスＢは、大きいデバイスＢの全てのコレクタ及びエミッタの寸法を縮小して生成された。大きいデバイスＡと大きいデバイスＢの唯一の違いはエミッタとＳＴＩの間の横方向の距離であり、これは大きいデバイスＡにおいては距離ＤＬであり、大きいデバイスＢにおいては距離１．６ＤＬである。小さいデバイスＡと小さいデバイスＢの唯一の違いはエミッタとＳＴＩの間の距離であり、これは小さいデバイスＡにおいては距離ＤＳであり、小さいデバイスＢにおいてはＤＳの１．６倍の距離である。図９のものと類似のデバイス（図５（Ａ）におけるように３つのエミッタを有することを除いて）を製造し、結果を図１０にプロットした。
図１０は、図９に示したように小さい実際のバイポーラ・トランジスタのエミッタ面積に対する、飽和領域におけるコレクタ電流密度の計測値のプロットである。Ａデバイス曲線に関しては、Ｗｅ＝０．１６Ｘ、Ｌｅ＝０．４Ｘμｍ、Ｘμｍ、２Ｘμｍ及び４Ｘμｍ、並びにｎ＝３を有するデバイス（Ｘに規格化）についてプロットした。Ｂデバイス曲線に関しては、Ｗｅ＝０．１６Ｘ、Ｌｅ＝０．４Ｘμｍ、Ｘμｍ、２Ｘμｍ、４Ｘμｍ及び５Ｘμｍ、並びにｎ＝３を有するデバイスについてプロットした。エミッタ・ＳＴＩ間隔は、ＢデバイスについてはＡデバイスの１．６倍であった。図１０は、同じエミッタ面積を有するＡデバイスとＢデバイスを比較して、エミッタ・ＳＴＩ間隔の増加によりJsが減少することを示す。さらに図１０は、同じエミッタ面積を有する小さいＡデバイスと小さいＢデバイスの間のJs（ｄＳ）の差は、同じエミッタ面積を有する大きいデバイスの間のJs（ｄＬ）の差よりも大きいことを示す。従って、エミッタ・ＳＴＩ間隔の単純な変更はJsを変えることになる。図１０のプロットは、ＳＴＩによりコレクタ内に誘起される応力によって説明することができ、小さいデバイスは大きいデバイスよりもＳＴＩからより大きな応力を受ける。
図１１（Ａ）及び図１１（Ｂ）は、長手方向のエミッタ・浅いトレンチ分離間隔が、飽和領域におけるコレクタ電流密度に及ぼす効果を示す。図１１（Ａ）は、エミッタ・ＳＴＩ間距離を示し、これが図１１（Ｂ）のＸ軸上にプロットされる。図１１（Ｂ）において、Ｌｅ＝Ｘμｍに対する第１の曲線及びＬｅ＝８Ｘμｍに対する第２の曲線（両方ともに同じＷｅの値に対する）が、長手方向における種々のエミッタ・ＳＴＩ間距離に対してプロットされている。小さいデバイスのJs（Ｌｅ＝Ｘμｍ曲線）はエミッタ・ＳＴＩ間距離の非常に強い関数であり、いずれのエミッタ・ＳＴＩ間距離に対しても、小さいデバイス（Ｌｅ＝Ｘ曲線）は大きいデバイス（Ｌｅ＝８Ｘμｍ曲線）よりも大きな影響を受けることが分かる。
図１２（Ａ）及び図１２（Ｂ）は、横方向のエミッタ・浅いトレンチ分離間隔が、飽和領域におけるコレクタ電流密度に及ぼす効果を示す。図１２（Ａ）は、エミッタ・ＳＴＩ間距離を示し、これが図１２（Ｂ）のＸ軸上にプロットされる。図１２（Ｂ）において、Ｌｅ＝Ｘμｍに対する第１の曲線及びＬｅ＝８Ｘμｍに対する第２の曲線（両方ともに同じＷｅの値に対する）が、横方向における種々のエミッタ・ＳＴＩ間距離に対してプロットされている。大きいデバイス及び小さいデバイスのJs（Ｌｅ＝Ｘμｍ曲線）はエミッタ・ＳＴＩ間距離の非常に強い関数であり、いずれのエミッタ・ＳＴＩ間距離に対しても、小さいデバイス（Ｌｅ＝Ｘ曲線）は大きいデバイス（Ｌｅ＝８Ｘμｍ曲線）よりも大きな影響を受けることが分かる。
図４、図６、図７及び図８に見られる結果は、ＳＴＩによってコレクタ内に誘起される応力に起因するものである。特に図７は、コレクタ電流の変化がベース電流よりも強い応力の関数であることを示す。図１０、図１１（Ａ）、図１１（Ｂ）、図１２（Ａ）及び図１２（Ｂ）に示されるような、ＳＴＩ・エミッタ間距離とJs（及び従ってJc）の関係は予期されない結果であり、その理由は、エミッタとコレクタが別々の設計レベルによって画定され、異なるマスクを用いて製造され、デバイスの２つの異なる層（コレクタ・レベル及びエミッタ・レベル、ベースが介在する）の中に形成されるためである。
縮小デバイスの標準モデルからのずれ及びエミッタ・ＳＴＩ間隔の関係について議論してきた。スケーリングの問題に対して２つの手法を取ることができる。第１の手法においては、新しいコンパクト・モデルを開発してシミュレーション精度を高めることができる。第２の手法においては、デバイスのスケーリング則に変更を加えて縮小デバイスが式（１）の標準モデルに従うようにすることができる。エミッタ及びＳＴＩ／コレクタの幾何学的配置を用いてバイポーラ・トランジスタをモデル化するための新しい方法についてこれから議論する。
式（６）を用いて、バイポーラ・トランジスタのコレクタ内に誘起される応力を計算することができる。
Figure 2012532449
ここで、
ΔVbeは、ベース・エミッタ間電圧の変化であり、
Js(x)は応力下におけるコレクタ飽和電流であり、
Js(0)は無応力状態でのコレクタ飽和電流である。
ΔVbeが正であり、コレクタが圧縮応力下にあるとき、これはＮＰＮバイポーラ・トランジスタに対して意味するが、多数キャリアの移動度が減少する。シリコン内の静水圧に対するVbeの感受性が１．５Ｅ−１１Ｖ／Ｐａであるとすると、検討中の最小のデバイス（エミッタ面積＝約５μｍ２）のコレクタ内に誘起される応力は約１ＧＰａの程度となる。
図１３は、本発明の実施形態による、浅いトレンチ分離によってコレクタ内に誘起される応力を計算するのに用いる幾何学的特徴を示すバイポーラ・トランジスタの平面図である。図１３においてデバイス全体の面積は、頂点Ａ、Ｂ、Ｃ、及びＤによって定められ、面積ＡＢＣＤバーによって与えられる。各々のコレクタの面積は頂点Ｅ、Ｆ、Ｇ及びＨによって定められ、各々のコレクタは面積ＥＦＧＨバーを有し、全シリコン面積はＥＦＧＨバーの３倍となる。式（６）に関する上記の議論及び図１３から応力係数を式（７）によって定義することができる。
Figure 2012532449
ここで、ｎはエミッタの数である。
図１４は、本発明の実施形態による、実際のバイポーラ・トランジスタのコレクタ応力係数の関数としてのコレクタ電流密度のプロットである。図１４において、曲線（５）は図１０の「Ａデバイス曲線」のものと類似のデバイスに関するものであり、曲線（６）は図１０の「Ｂデバイス曲線」のものと類似のデバイスに関するものである。曲線（５）のデバイスのエミッタ・ＳＴＩ間距離は、曲線（６）のデバイスの対応するエミッタ・ＳＴＩ間距離よりも約６０％小さい。小さい方のデバイスには、約０．０６ＧＰａの付加的な応力量が存在する。
従って、Icの標準モデル（式（１））の値を式（７）の応力アルゴリズムによって生成した応力パラメータに基づいて調節する第１のコンパクト・モデルを作ることができる。このアルゴリズムに対する入力は、ＳＴＩの外周の寸法、コレクタの寸法及びエミッタの数のレイアウト・パラメータである。標準モデルに対する入力はエミッタの面積及び外周のレイアウト・パラメータである。
図１５は、本発明の実施形態による、実際のバイポーラ・トランジスタのエミッタ面積の関数としての飽和領域におけるコレクタ電流密度のプロットである。図１５には、実際のバイポーラ・トランジスタの計測に基づく「データ」曲線、及びＮＰＮバイポーラ・トランジスタにおけるIcに対する式（８）に基づく「モデル」曲線がある。
Figure 2012532449
ここで、
Figure 2012532449
であり、
Ａはベース面積であり、
μnは電子（少数キャリア）の移動度であり、
ｎiは固有キャリア濃度であり、
ＮAはアクセプタ濃度であり、
ｗは空乏領域の幅であり、
Ｎcは伝導帯内の有効状態密度であり、
Ｎvは価電子帯内の有効状態密度であり、
Ｅgはベースのエネルギー・バンドギャップであり、
Ｅg＝ΔＥg／Ｌｅ （１０）
であり、
Ｌｅはエミッタの長さであり、
ΔＥgは２４．５ｍｅＶ−μｍである（この定式化において、コレクタ内に誘起される応力が約１ＧＰａの場合）。
図１５は、式（８）は実際のデバイスに完全には適合しないが、応力を含めることによってよい近似となり、ベース面積及びエミッタ長さの寸法のレイアウト・パラメータに基づくIcの第２のコンパクト・モデルとして機能し得ることを示す。図１５はまた、式（１）によって予測されるJs対エミッタ面積のプロット（破線）を含む。
図１６は、本発明の実施形態による、バイポーラ・トランジスタを有する集積回路を設計する方法を示すフローチャートである。ステップ２００において初期回路設計が準備される。集積回路設計はコンピュータ可読コードによる集積回路の表現である。集積回路設計は、例えば、回路内のデバイスのグラフィカル・レイアウト・データを含むことができる。バイポーラ・トランジスタに関する設計は、コレクタ、ベース及びエミッタを画定する設計レベルを含む。一実施例において、集積回路の表現はＧＬ１又はＧＤＳＩＩ形式である。ＧＬ１（グラフィックス言語１、ＩＢＭ社により開発された）及びＧＤＳＩＩ（グラフィカル・データ・システム・バージョン２、ＧＥ ＣＡＬＭＡにより開発された）は、コンピュータ・システム内で２Ｄグラフィカル設計データを転送及びアーカイブするための標準ファイル形式を与えるグラフィックス言語を指す。
次にステップ２０５において、ネットリストを抽出してレイアウト・パラメータにより注釈を付ける。ネットリストは電子的設計の接続性を記述する。ネットリストはデバイスの要素（例えば、バイポーラ・トランジスタのコレクタ、ベース、エミッタ）について言及する。ネットリスト内であるデバイスが用いられるたびにそのデバイスはインスタンスと呼ばれる。同じデバイスが１０回用いられる場合、１０のインスタンスが存在することになる。２つの異なるデバイスの各々が５回及び１０回用いられる場合、１５のインスタンスが存在することになる。インスタンスは名称を有するピンを有する。ネットは、回路内でピンを相互に接続するワイヤである。例えば、デバイスがバイポーラ・トランジスタであるとき、ピンはコレクタ、ベース及びエミッタのコンタクトを含む。
ネットリスト抽出は集積回路レイアウトのネットリストへの変換である。異なる抽出プログラムは、ネットリストが用いられることになる回路シミュレーションの型、例えば、静的タイミング解析、信号完全性、電力解析及び最適化、並びに論理・レイアウト比較などに応じて、ネットリストの異なる表現を生成する。設計デバイス（設計者によって意図的に作成されたデバイス）及び寄生デバイス（設計者によって明示的に意図されないが回路の層内に内在するデバイス）の両方を抽出することができる。
次のステップ２１０又は２１５は、用いるコレクタ電流モデルに応じて実行される。
ステップ２１０において、前述の第１のコンパクト・モデルが用いられる。式（７）のデバイス面積対シリコン面積の応力アルゴリズムを用いて式（１）のモデルからのデバイス・パラメータが修正されて応力パラメータが生成される。式（１）に対する入力は、エミッタの寸法のレイアウト・パラメータである。式（１）の出力はIc及び／又はβである。応力アルゴリズムに対する入力は、ＳＴＩの外周の寸法、コレクタの寸法、及びエミッタの数のレイアウト・パラメータである。応力アルゴリズムの出力は応力係数である。第１のコンパクト・モデルの出力は応力コレクタ電流IcSTRESSED及び／又はβSTRESSEDである。本方法はステップ２２０に進む。
ステップ２１５において、前述の第２のコンパクト・モデルがレイアウト・パラメータに直接適用されてデバイス・パラメータが生成される。レイアウト・パラメータは、コレクタの寸法及びエミッタ長さのレイアウト・パラメータである。デバイス・パラメータはIc及び／又はβである。次にステップ２２０に進む。
ステップ２２０において、ステップ２１０又は２１５によって生成されたデバイス・パラメータを用いて回路シミュレーションが実行される。ステップ２２５において、所定の回路性能目標が満たされたかどうか、シミュレーション結果に基づいて判断される。性能目標の一例は、設計の種々の回路を通る信号伝搬速度である。ステップ２２５において性能目標が満たされた場合には本方法は完了し、そうでなければ本方法はステップ２３０に進む。ステップ２３０において、例えば、回路のバイポーラ・トランジスタ設計を修正することにより、回路設計が修正され、本方法は２００にループ・バックする。ステップ２３０における回路レイアウトの修正は、手動で又は自動プログラムによって行うことができる。ステップ２３０は、ステップ２３０、２００、２０５、２１０、２２０及び２２５を通る、又はステップ２３０、２００、２０５、２１５、２２０及び２２５を通る自動ループの特定の回数の後、又は人間オペレータの指示によって終了させる選択肢を含む。初めのループがステップ２１０を通った場合、全てのその後のループはステップ２１０を通る。初めのループがステップ２１５を通った場合、全てのその後のループはステップ２１５を通る。
次に、式（１）の現行の標準モデルからの縮小デバイスのずれの問題に対する第２の手法を論じる。
図１７乃至図２１は、本発明の実施形態による、幾何学的配置に基づくコレクタ応力除去の方法を示すバイポーラ・トランジスタの平面図である。図１７乃至図２１においては、ＳＴＩ／コレクタ、ベース及びエミッタのレベルのみを示す。ベースは太線で示す。ＳＴＩレベルは明瞭にするためにクロスハッチを付けてある。図１７において、普通に縮小したデバイス１６０Ａは長さＬｅ及び幅Ｗｅのエミッタを有し、横方向にＳ１及び長手方向にＳ２のエミッタ・ＳＴＩ間隔を有する。デバイス１６０Ａが式（１）の標準モデルに基づいて縮小されたと仮定し、エミッタ面積及び外周が十分に小さく、デバイス１６０Ａの実際のIcが、上記のＳＴＩ応力のためにデバイス１６０Ａの標準モデルIc値よりも著しく大きいと予測される場合、デバイス１６０Ａの設計に対する調節は、図１８乃至図２２に示すように行うことができる。
図１８において、デバイス１６０Ｂは、図１７のデバイス１６０Ａと同様のものであるが、デバイス１６０Ｂは、横方向及び長手方向の両方でエミッタ・ＳＴＩ間隔を広くすることにより応力が除去されている点で異なる。デバイス１６０Ｂは横方向にＳ３及び長手方向にＳ４のエミッタ・ＳＴＩ間隔を有する。Ｓ３はＳ１より大きく（図１７参照）、Ｓ４はＳ２より大きい（図１７参照）。
図１９において、デバイス１６０Ｃは、図１７のデバイス１６０Ａと同様のものであるが、デバイス１６０Ｃは、横方向のエミッタ・ＳＴＩ間隔を広くすることにより応力が除去されている点で異なる。デバイス１６０Ｃは横方向にＳ３及び長手方向にＳ２のエミッタ・ＳＴＩ間隔を有する。
図２０において、デバイス１６０Ｄは、図１７のデバイス１６０Ａと同様のものであるが、デバイス１６０Ｄは、長手方向のエミッタ・ＳＴＩ間隔を広くすることにより応力が除去されている点で異なる。デバイス１６０Ｄは横方向にＳ１及び長手方向にＳ４のエミッタ・ＳＴＩ間隔を有する。
図２１において、デバイス１６０Ｅは、図１７のデバイス１６０Ａと同様のものであるが、デバイス１６０Ｅは、デバイス１６０ＡのＳＴＩの内側頂点に切り込みを入れてデバイス１６０Ｅのコレクタが横方向及び長手方向（これらはまた、実際のデバイスが内部に作成されることになる基板の上面に平行である）により定められる平面内でドッグボーン形を有するようにすることによって、応力が除去されている点で異なる。図２１において、コレクタは実質的に長方形の本体を有し、２つの辺の上の、コレクタの隅から突き出た突出し部分Ｉ、Ｊ、Ｋ及びＬを有する。図２１において、コレクタは、ある長さ、及びコレクタの中央において第１の幅を有し、第１の幅はコレクタの端部におけるコレクタの第２の幅よりも小さい。デバイス１６０Ｅは、エミッタの外周からどこにも垂直にＳＴＩの端部まで計測すると、図１７の１６０Ａと同じく、横方向にＳ１及び長手方向にＳ２のエミッタ・ＳＴＩ間隔を有する。コレクタの幅（横方向における）はＳ５であるが、エミッタがその上で位置合せされるコレクタの領域の少なくとも一部分の幅（横方向における）は２Ｓ１＋Ｗｅであり、ここでＳ５は２Ｓ１＋Ｗｅよりも大きい。
図２２は、図２１のドッグボーン形コレクタの別のレイアウトである。図２２において、突出し部分Ｉ’、Ｊ’、Ｋ’及びＬ’は、図２１における２つの辺だけとは異なり、４つの辺全てから延びている。ドッグボーン形にすることは、ＳＴＩによってコレクタ内に誘起される応力を減少させ、その理由は、隅に応力が集まり、ドッグボーン形にすると隅が「除去」されるからである。
図２３及び図２４は、本発明の実施形態における、幾何学的配置に基づくコレクタ応力除去の方法を示す多重エミッタ型バイポーラ・トランジスタの平面図である。図２３及び図２４においては、ＳＴＩ／コレクタ、ベース及びエミッタのレベルのみを示す。ベースは太線で示す。ＳＴＩレベルは明瞭にするためにクロスハッチを付けてある。図２３において、普通に縮小したデバイス１６５Ａは、各々が長さＬe及び幅Ｗeを有する２つのエミッタ、エミッタ１及びエミッタ２と、幅Ｗstiを有するＳＴＩの領域によって隔てられた２つのコレクタ、コレクタ１及びコレクタ２とを有する。コレクタ１の上で、エミッタ１・ＳＴＩ間隔は横方向でＳ１及び長手方向でＳ２である。コレクタ２の上で、エミッタ２・ＳＴＩ間隔は横方向でＳ１及び長手方向でＳ２である。デバイス１６５Ａが式（１）の標準モデルに基づいて縮小されたと仮定し、エミッタ１及びエミッタ２の面積並びに外周が十分に小さく、デバイス１６５Ａの実際のIcが、上記のＳＴＩ応力のためにデバイス１６５Ａの標準モデルIc値よりも著しく大きいと予測される場合、デバイス１６５Ａの設計に対する調節は、図２４に示すように行うことができる
図２４において、デバイス１６５Ｂは図２３のデバイス１６５Ａと同様のものであるが、デバイス１６５Ｂは、デバイス１６５Ａのエミッタ１とエミッタ２の間のＳＴＩ領域を取り除いて単一のコレクタ３を形成することによって、応力が除去されている点で異なる。デバイス１６５Ｂは、横方向にＳ６及び長手方向にＳ７のエミッタ・ＳＴＩ間隔を有し、エミッタ間は距離Ｓ８だけ離される。一実施例において、Ｓ６は図２３のデバイス１６５ＡのＳ１に等しく、Ｓ７はＳ２に等しい。一実施例において、Ｓ８はＷstiに等しい（図２３参照）。一実施例において、Ｓ８は２Ｓ１に等しい（図２３参照）。一実施例において、Ｓ８はＳ１に等しい（図２３参照）。随意に、エミッタ・エミッタ間隔及び／又はエミッタ・ＳＴＩ間隔を、長手方向及び横方向のいずれか又は両方において、同様に調節することができる。
それぞれ図１７、図１８、図１９、図２０、図２１、図２３及び図２４のデバイス１６０Ａ、１６０Ｂ、１６０Ｃ、１６０Ｄ、１６０Ｅ、１６５Ａ及び１６５Ｂは、それぞれのエミッタがそれぞれのコレクタの上の中央に位置するように示した。しかし、それぞれのエミッタは、パラメタライズド・セル（paramaterizeed cell）などのトランジスタ設計ライブラリ要素内での変化に基づいて、それぞれのコレクタの上の中央に配置しなくてもよい。パラメタライズド・セル（Ｐセル）は、その支配的パラメータの値に基づいて電子設計自動化（ＥＤＡ）ソフトウェアにより自動的に生成される「セル」である。例えば、エミッタを横方向に移動させて、コレクタの２つの平行な辺のうちの第１の辺との間隔を、コレクタの２つの平行な辺のうちの第２の辺との間隔よりも狭くすることができる。同様に、エミッタを長手方向に移動させて、コレクタの２つの平行な辺のうちの第１の辺との間隔を、コレクタの２つの平行な辺のうちの第２の辺との間隔よりも狭くすることができる。最後に、エミッタを長手方向及び横方向の両方に移動させることができる。それぞれ図１７、図１８、図１９、図２０、図２１、図２３及び図２４のデバイス１６０Ａ、１６０Ｂ、１６０Ｃ、１６０Ｄ、１６０Ｅ、１６５Ａ及び１６５Ｂは、浅いトレンチ分離レイアウト・レベル（これはまたコレクタを画定する）のレイアウト配置を、バイポーラ・トランジスタの縮小設計のエミッタ・レイアウト・レベルのレイアウト配置に対して調節してバイポーラ・トランジスタの応力補償縮小設計を生成する方法を示す。
図２５は、本発明の実施形態による縮小デバイスを生成する方法のフローチャートである。ステップ２４０において、縮小する初期デバイスを選択する。ステップ２４５において、初期デバイスの寸法を縮小することによってスケーリングを実行してより小さな縮小デバイスを生成する。ステップ２５０において、縮小デバイスのＳＴＩ応力調節が必要かどうかをエミッタの長さ、面積、外周又はそれらの組合せに基づいて判断する。応力調節が必要ない場合、本方法はステップ２６０に進み、そうでない場合には本方法はステップ２５５に進む。ステップ２５５において、縮小デバイスのエミッタのＳＴＩに対する配置を、（ｉ）エミッタ・ＳＴＩ間隔を長手方向及び横方向のいずれか又は両方において調節することにより、又は（ｉｉ）コレクタの隅に隣接するＳＴＩに切り込みを入れてドッグボーン形コレクタを生成することにより、又は（ｉｉｉ）ＳＴＩにより隔てられた（横方向において）複数のコレクタを有する多重エミッタ・デバイスについて、デバイスの隣り合うコレクタの間のＳＴＩを取り除き、そして随意にエミッタ・エミッタ間隔及び／又はエミッタ・ＳＴＩ間隔を長手方向及び横方向のいずれか又は両方において調節することにより、調節して応力補償縮小デバイスを生成する。応力を補償する縮小デバイスの選択は手動で又は自動的に行うことができる。次にステップ２６０において、ステップ２５５において生成された応力補償縮小デバイス、又はステップ２４５において生成された縮小デバイスのいずれかを、集積回路の設計に用いるデバイス・ライブラリに加える。本方法はステップ２４０にループ・バックして必要に応じて何度も縮小する別のデバイスを選択する。
図２６は図３に似ているが、本発明の実施形態による付加的な処理を行ってデバイス１００Ａが形成されている。図２６においては、例えば希フッ化水素酸による湿式エッチングにより、マスキング層、例えばパターン化フォトレジスト層を通して、ＳＴＩ１１０の一部及び随意にＤＴＩ１３５の一部を除去することによって、ＳＴＩ１１０の部分が等方的に除去されている。代替的に、コレクタ１０５の側壁１７０を露出するようにＳＴＩ１１０を除去することもできる。マスキング層を除去した後、キャッピング層１７５を形成してボイド１８０を形成する。キャッピング層１７５はボイド１８０を密閉するが完全には充填しない。このようにしてデバイス１００ＡはＳＴＩ応力補償される。一実施例においてキャッピング層１７５はホウリン酸シリケート・ガラス（ＢＰＳＧ）とする。代替的に、ＳＴＩ１１０を除去して、生じるボイド１８０を非応力誘起材料、例えばスピン・オン・ガラス又は多孔質誘電体で充填することもできる。
図２７は、図２５の方法のステップ２５５を実施するためのマスキング層を示すバイポーラ・トランジスタの平面図である。図２７には、ＳＴＩ／コレクタ・レベル（クロスハッチ付き）、ベース・レベル（太線）、ポリシリコン・エミッタ層、及びエミッタ層を示す。破線は、ベースの端部と重なり、ＳＴＩのリングを露出させるマスキング層内の開口を表す。図２７にはリング状のＳＴＩエッチング・マスク開口を示すが、開口は、長手方向又は横方向に延びる平行開口を含むことによりＳＴＩがコレクタの対向する側の一対（コレクタを画定する対向する側の２つの直交する対）だけからエッチングされるようにすることができることに留意されたい。換言すれば、ＳＴＩはコレクタの２つの対向する側から除去され、コレクタの他の２つの対向する側からは除去されない。
図２８は、本発明の実施形態によるコレクタ応力除去の実際的方法のフローチャートである。ステップ２６５において、デバイスはベース・エッチング（前述のステップ１０）を通して処理される。ステップ２７０において、マスキング層はフォトリソグラフィにより画定され、コレクタの回りのＳＴＩがエッチングされてトレンチが形成される。ステップ２７５において、キャッピング層が堆積されてトレンチを密閉し、ボイドが形成される。ステップ２８０において、さらに別の処理、例えば、誘電体層、コンタクト、レベル間誘電体層及びワイヤを形成することが実行されて集積回路チップの製造が完了する。
一般に、バイポーラ・トランジスタを有する集積回路を設計し、及びバイポーラ・トランジスタを設計する方法に関する本明細書で説明した方法は、汎用コンピュータにより実施され、図１６及び図２５のフロー図において前述した方法は、汎用コンピュータによって使用するための取り外し可能媒体又はハード媒体上の一組の命令としてコード化することができる。
図２９は、本発明の実施形態を実施するのに使用する汎用コンピュータの略ブロック図である。図２９において、コンピュータ・システム３００は少なくとも１つのマイクロプロセッサ又は中央処理ユニット（ＣＰＵ）３０５を有する。ＣＰＵ３０５は、システム・バス３１０を介してランダム・アクセス・メモリ（ＲＡＭ）３１５、読み出し専用メモリ（ＲＯＭ）３２０、取り外し可能データ及び／又はプログラム記憶デバイス３３０並びに大容量データ及び／又はプログラム記憶デバイス３３５を接続するための入力／出力（Ｉ／Ｏ）アダプタ３２５、キーボード３４５及びマウス３５０を接続するためのユーザ・インタフェース・アダプタ３４０、データ・ポート３６０を接続するためのポート・アダプタ３５５、並びに表示デバイス３７０を接続するためのディスプレイ・アダプタ３６５に相互接続される。
ＲＯＭ３２０は、コンピュータ・システム３００の基本オペレーティング・システムを含む。代替的に、オペレーティング・システムはＲＡＭ３１５又は当技術分野で既知の他の場所に常駐することができる。取り外し可能データ及び／又はプログラム記憶デバイス３３０の例としては、フロッピー・ドライブ及びテープ・ドライブなどの磁気媒体、ＣＤ−ＲＯＭドライブなどの光媒体が挙げられる。大容量データ及び／又はプログラム記憶デバイス３３５の例としては、電子、磁気、光、電磁気、赤外線、及び半導体デバイスが挙げられる。コンピュータ可読媒体の例としては、半導体又は固体メモリ、磁気テープ、取り外し可能コンピュータ・ディスケット、ランダム・アクセス・メモリ（ＲＡＭ）、読み出し専用メモリ（ＲＯＭ）、剛体磁気ディスク及び光ディスクが挙げられる。光ディスクの現在の例としては、コンパクト・ディスク読み出し専用メモリ（ＣＤ−ＲＯＭ）、コンパクト・ディスク読み出し／書き込み（ＣＤ−Ｒ／Ｗ）及びＤＶＤが挙げられる。キーボード３４５及びマウス３５０に加えて、他のユーザ入力デバイス、例えばトラックボール、ライティング・タブレット、圧力パッド、マイクロフォン、ライトペン及び位置検出スクリーン・ディスプレイなどをユーザ・インタフェース３４０に接続することができる。表示デバイスの例としては、陰極線管（ＣＲＴ）及び液晶ディスプレイ（ＬＣＤ）が挙げられる。
当業者であれば、適切なアプリケーション・インタフェースを有するコンピュータ・プログラムを作成し、システム、又はデータ及び／又はプログラム記憶デバイスの上にストアして、本発明の実施を簡略にすることができる。動作中、本発明を実行するために作成された情報、又はコンピュータ・プログラムが、適切な取り外し可能データ及び／又はプログラム記憶デバイス３３０上に搭載され、データ・ポート３６０を介して供給され、又はキーボード３４５を用いてタイプ入力される。
このように、本発明の実施形態は、バイポーラ・トランジスタ内の応力をモデル化する方法、バイポーラ・トランジスタ内の応力を減少させる方法及び構造体、バイポーラ・トランジスタを製造する方法、並びに、バイポーラ・トランジスタを有する集積回路を設計する方法及びバイポーラ・トランジスタを設計する方法を提供する。
本発明を理解するための本発明の実施形態の説明を上記に与えた。本発明は、本明細書で説明した特定の実施形態に限定されず、いまや当業者には明白なように、本発明の範囲から逸脱しない様々な修正、再配置及び置き換えが可能であることを理解されたい。従って、添付の特許請求の範囲は、全てのそのような修正及び変更を本発明の真の趣旨及び範囲内に入るものとして含むことが意図されている。
１００、１５５：バイポーラ・トランジスタ
１００Ａ：デバイス
１０５：コレクタ
１１０：浅いトレンチ分離（ＳＴＩ）
１１５：コレクタ・コンタクト
１２０：ベース
１２１：ポリシリコン外因性ベース領域
１２２：単結晶シリコン外因性ベース領域
１２３：単結晶真性ベース領域
１２５：単結晶エミッタ
１３０：ポリシリコン・エミッタ層
１３５：深いトレンチ分離（ＤＴＩ）
１４０：サブコレクタ
１４５：単結晶シリコン基板
１５０：誘電体層
１６０Ａ、１６５Ａ：普通に縮小されたデバイス
１６０Ｂ、１６０Ｃ、１６０Ｄ、１６０Ｅ、１６５Ｂ：応力除去縮小デバイス
１７０：コレクタ１０５の側壁
１７５：キャッピング層
１８０：ボイド
３００：コンピュータ・システム
３０５：マイクロプロセッサ／中央処理ユニット（ＣＰＵ）
３１０：システム・バス
３１５：ランダム・アクセス・メモリ（ＲＡＭ）
３２０：読み出し専用メモリ（ＲＯＭ）
３２５：入力／出力（Ｉ／Ｏ）アダプタ
３３０：取り外し可能データ及び／又はプログラム記憶デバイス
３３５：大容量データ及び／又はプログラム記憶デバイス
３４０：ユーザ・インタフェース・アダプタ
３４５：キーボード
３５０：マウス
３５５：ポート・アダプタ
３６０：データ・ポート
３６５：ディスプレイ・アダプタ
３７０：表示デバイス

Claims (26)

  1. バイポーラ・トランジスタの初期設計を選択するステップと、
    前記バイポーラ・トランジスタの前記初期設計をスケーリングして前記バイポーラ・トランジスタの縮小設計を生成するステップと、
    前記バイポーラ・トランジスタの前記縮小設計の応力補償が必要かどうかを、前記スケーリング後の前記のバイポーラ・トランジスタのエミッタの寸法に基づいて判断するステップと、
    前記バイポーラ・トランジスタの前記縮小設計の応力補償が必要である場合、前記縮小設計のトレンチ分離レイアウト・レベルのレイアウトを、前記縮小設計のエミッタ・レイアウト・レベルのレイアウトに対して調節して前記バイポーラ・トランジスタの応力補償縮小設計を生成するステップと
    を含む方法。
  2. 前記トレンチ分離レイアウト・レベルは、前記スケーリング後の前記バイポーラ・トランジスタのコレクタ及び前記コレクタの外周に沿った誘電体分離を画定し、
    前記エミッタ・レイアウト・レベルは、前記スケーリング後の前記バイポーラ・トランジスタの前記エミッタを画定し、
    前記トレンチ分離レイアウト・レベルの前記レイアウトを前記調節するステップは、前記縮小設計のエミッタ・トレンチ分離間隔を横方向、又は長手方向、又は前記横方向と前記長手方向の両方において増加させるステップを含み、前記エミッタは長手方向に延びる長さ及び横方向に延びる幅を有し、前記横方向は前記長手方向に垂直である、
    請求項１に記載の方法。
  3. 前記トレンチ分離レイアウト・レベルは、前記スケーリング後の前記バイポーラ・トランジスタのコレクタ及び前記コレクタの外周に沿った誘電体分離を画定し、
    前記エミッタ・レイアウト・レベルは、前記スケーリング後の前記バイポーラ・トランジスタの前記エミッタを画定し、
    前記トレンチ分離レイアウト・レベルの前記レイアウトを前記調節するステップは、前記コレクタの隅の前記トレンチ分離に切れ込みを入れてドッグボーン形を有するコレクタを形成するステップを含む、
    請求項１に記載の方法。
  4. 前記トレンチ分離レイアウト・レベルは、前記スケーリング後の前記バイポーラ・トランジスタの複数のコレクタ及び前記コレクタの外周に沿った誘電体分離を画定し、前記誘電体分離は前記複数のコレクタを互いに分離させ、
    前記エミッタ・レイアウト・レベルは、前記スケーリング後の前記バイポーラ・トランジスタの複数のエミッタを画定し、各々の前記エミッタは前記複数のコレクタのそれぞれのコレクタの上で位置合せされ、
    前記トレンチ分離レイアウト・レベルの前記レイアウトを前記調節するステップは、前記複数のコレクタの間から前記誘電体分離を除去して前記トレンチ分離レイアウト・レベル内の単一のコレクタを生成するステップを含む、
    請求項１に記載の方法。
  5. 前記エミッタ・レイアウト・レベルは、前記スケーリング後の前記バイポーラ・トランジスタの前記エミッタを画定し、
    前記スケーリング後の前記バイポーラ・トランジスタの前記エミッタの前記寸法は、前記エミッタの幅、前記エミッタの長さ、前記エミッタの外周、前記エミッタの面積又はそれらの組合せから成る群から選択される、
    請求項１に記載の方法。
  6. （ａ）回路設計を選択するステップと、
    （ｂ）１つ又は複数のコンピュータ・プロセッサを用いて、前記回路設計からバイポーラ・トランジスタのレイアウト・レベル及び対応するレイアウト・パラメータを抽出するステップと、
    （ｃ）前記１つ又は複数のコンピュータ・プロセッサを用いて、前記レイアウト・パラメータから前記バイポーラ・トランジスタのデバイス・パラメータを決定するステップと、
    （ｄ）前記１つ又は複数のコンピュータ・プロセッサを用いて、前記回路設計の回路シミュレーションを実行するステップと、
    （ｅ）前記シミュレーションの結果に基づいて、前記回路設計が所定の性能目標を満たすかどうか判断するステップと、
    （ｆ）前記性能目標が満たされない場合、少なくとも１つの前記バイポーラ・トランジスタについて、前記少なくとも１つのバイポーラ・トランジスタのトレンチ分離レイアウト・レベルのレイアウトを前記少なくとも１つのバイポーラ・トランジスタのエミッタ・レイアウト・レベルのレイアウトに対して調節するステップと、
    （ｇ）ステップ（ｂ）からステップ（ｆ）までを、前記性能目標がみたされるまで、又は所定の回数まで繰り返すステップと
    を含む方法。
  7. 前記トレンチ分離レイアウト・レベルは、前記少なくとも１つのバイポーラ・トランジスタのコレクタ及び前記コレクタの外周に沿った誘電体分離を画定し、
    前記エミッタ・レイアウト・レベルは、前記すくなくとも１つのバイポーラ・トランジスタのエミッタを画定し、
    前記レイアウト・レベルは、前記少なくとも１つのバイポーラ・トランジスタのベースを画定するベース・レイアウト・レベルを含み、
    前記レイアウト・パラメータは、前記エミッタの幅、前記エミッタの長さ、前記エミッタの外周、前記エミッタの面積、前記エミッタ及びトレンチ分離の辺の間の距離、前記ベースの面積、及びそれらの組合せから成る群から選択される、
    請求項６に記載の方法。
  8. 前記トレンチ分離レイアウト・レベルは、前記少なくとも１つのバイポーラ・トランジスタのコレクタ及び前記コレクタの外周に沿った誘電体分離を画定し、
    前記エミッタ・レイアウト・レベルは、前記少なくとも１つのバイポーラ・トランジスタのエミッタを画定し、
    前記レイアウト・パラメータは、前記誘電体分離の外周によって定められる全バイポーラ・トランジスタ面積、全コレクタ面積、前記エミッタの面積及び前記エミッタの外周を含み、
    前記デバイス・パラメータは、前記少なくとも１つのバイポーラ・トランジスタのコレクタ電流を含み、
    ステップ（ｃ）は、
    前記１つ又は複数のコンピュータ・プロセッサを用いて、前記エミッタの面積及び外周から定格コレクタ電流を生成するステップと、
    前記１つ又は複数のコンピュータ・プロセッサを用いて、前記全バイポーラ・トランジスタ面積及び前記全コレクタ面積から応力係数を生成するステップと、
    前記１つ又は複数のコンピュータ・プロセッサを用いて、前記定格コレクタ電流及び前記応力係数に基づいて応力デバイスのコレクタ電流を計算するステップと
    を含む、
    請求項６に記載の方法。
  9. 前記トレンチ分離レイアウト・レベルは、前記少なくとも１つのバイポーラ・トランジスタのコレクタ及び前記コレクタの外周に沿った誘電体分離を画定し、
    前記レイアウト・レベルは、前記少なくとも１つのバイポーラ・トランジスタのベースを画定するベース・レイアウト・レベルを含み、
    前記レイアウト・パラメータは、エミッタの長さ及び前記ベースの面積を含み、
    前記デバイス・パラメータは、前記少なくとも１つのバイポーラ・トランジスタのコレクタ電流を含み、
    ステップ（ｃ）は、前記１つ又は複数のコンピュータ・プロセッサを用いて、前記トレンチ分離によって前記コレクタ内に誘起された応力に起因する前記ベースのエネルギー・バンドギャップの変化、前記ベース面積、及び前記エミッタの前記長さに基づいて前記コレクタ電流を計算するステップを含む、
    請求項６に記載の方法。
  10. 前記トレンチ分離レイアウト・レベルは、前記少なくとも１つのバイポーラ・トランジスタのコレクタ及び前記コレクタの外周に沿った誘電体分離を画定し、
    前記エミッタ・レイアウト・レベルは、前記少なくとも１つのバイポーラ・トランジスタのエミッタを画定し、
    前記トレンチ分離レイアウト・レベルの前記レイアウトを前記調節するステップは、前記少なくとも１つのバイポーラ・トランジスタのエミッタ・トレンチ分離間隔を横方向、又は長手方向、又は前記横方向と前記長手方向の両方において増加させるステップを含み、前記エミッタは長手方向に延びる長さ及び横方向に延びる幅を有し、前記横方向は前記長手方向に垂直である、
    請求項６に記載の方法。
  11. 前記トレンチ分離レイアウト・レベルは、前記少なくとも１つのバイポーラ・トランジスタのコレクタ及び前記コレクタの外周に沿った誘電体分離を画定し、
    前記エミッタ・レイアウト・レベルは、前記少なくとも１つのバイポーラ・トランジスタのエミッタを画定し、
    前記トレンチ分離レイアウト・レベルの前記レイアウトを前記調節するステップは、前記コレクタの隅の前記トレンチ分離に切れ込みを入れてドッグボーン形を有するコレクタを形成するステップを含む、
    請求項６に記載の方法。
  12. 前記トレンチ分離レイアウト・レベルは、前記少なくとも１つのバイポーラ・トランジスタの複数のコレクタ及び前記コレクタの外周に沿った誘電体分離を画定し、前記誘電体分離は前記複数のコレクタを互いに分離させ、
    前記エミッタ・レイアウト・レベルは、前記少なくとも１つのバイポーラ・トランジスタの複数のエミッタを画定し、各々の前記エミッタは前記複数のコレクタのそれぞれのコレクタの上で位置合せされ、
    前記トレンチ分離レイアウト・レベルの前記レイアウトを前記調節するステップは、前記複数のコレクタの隣り合うコレクタの間から前記誘電体分離を除去して前記トレンチ分離レイアウト・レベル内の単一のコレクタを生成するステップを含む、
    請求項６に記載の方法。
  13. 基板内にトレンチを形成し、前記トレンチを誘電体材料で充填して前記基板内のコレクタの外周を画定するトレンチ分離を形成するステップと、
    前記コレクタの上にベースを形成するステップと、
    前記ベース内にエミッタを形成するステップと、
    前記トレンチから前記誘電体材料の全て又は一部分を除去するステップと、
    前記基板、前記ベース及び前記エミッタの露出領域の上にあり、且つ前記トレンチを覆う誘電体キャッピング層を形成するステップと
    を含み、
    前記キャッピング層は前記トレンチの上部分を密閉し、前記コレクタの前記外周の回りのボイドを形成する、
    方法。
  14. 前記ベースはゲルマニウムを含む、請求項１３に記載の方法。
  15. 前記ベースは前記トレンチ分離と重なり、前記トレンチ分離の外周は露出し、
    前記トレンチから前記誘電体材料の全て又は一部分を前記除去するステップは、
    マスキング層を前記基板の上に形成するステップと、
    前記マスキング層内に開口を形成し、前記トレンチ分離の一領域が前記開口内に露出するようにするステップと、
    前記誘電体材料を等方的にエッチングするステップと
    を含む、
    請求項１３に記載の方法。
  16. 前記ベースを前記形成するステップは、
    前記コレクタの上にポリシリコン層を形成して、前記ポリシリコン層が前記トレンチ分離と重なって前記誘電体材料の上のポリシリコン・ベース領域及び前記コレクタ上の単結晶ベース領域を形成するようにするステップと、
    前記ポリシリコン・ベース領域から外因性ポリシリコン・ベース領域を形成し、単結晶真性ベース領域を取り囲む単結晶外因性ベース領域を形成するステップと
    を含む、請求項１３に記載の方法。
  17. 前記エミッタを前記形成するステップは、
    前記ベースの上及び前記コレクタの上に誘電体層を形成するステップと、
    前記誘電体層内に、前記コレクタの上で位置合せされたトレンチを形成し、前記真性ベース領域が前記トレンチの底面において露出するようにするステップと、
    前記トレンチ内の前記真性ベース領域の上に、前記誘電体層と重なるドープ・ポリシリコン層を形成して、前記誘電体層の上のポリシリコン・エミッタ層及び前記真性ベース領域内の単結晶エミッタを形成するステップと
    を含む、請求項１３に記載の方法。
  18. 基板内にあって、前記基板内のコレクタの外周に近接するトレンチと、
    前記コレクタの上のベースと、
    前記ベース内のエミッタと、
    前記基板、前記ベース及び前記エミッタの露出領域の上にあって、前記トレンチを覆って延びる誘電体キャッピング層と
    を備え、
    前記キャッピング層は前記トレンチを密閉するが充填しない、
    バイポーラ・トランジスタ。
  19. 前記ベースはゲルマニウムを含む、請求項１８に記載のバイポーラ・トランジスタ。
  20. 前記ベースは前記トレンチと重なる、請求項１８に記載のバイポーラ・トランジスタ。
  21. 前記ベースは、
    単結晶真性ベース領域を取り囲む単結晶外因性ベース領域と、
    前記単結晶外因性ベース領域を取り囲む外因性ポリシリコン・ベース領域と
    を含む、請求項１８に記載のバイポーラ・トランジスタ。
  22. 前記エミッタは、
    前記ベース領域の上の誘電体層の上のポリシリコン・エミッタ層と、
    前記真性ベース領域内の単結晶エミッタと
    を含み、
    前記ポリシリコン・エミッタ層は、前記誘電体層内の開口を通して前記単結晶エミッタと接触する、
    請求項１８に記載のバイポーラ・トランジスタ。
  23. 基板内の誘電体充填トレンチであって、前記基板内のコレクタの外周を画定し、前記コレクタは前記基板の上面に平行な面内にドッグボーン形断面を有する、前記誘電体充填トレンチと、
    前記コレクタ上のベースと、
    前記ベース内のエミッタと
    を備えるバイポーラ・トランジスタ。
  24. 前記コレクタは、前記コレクタの中央部に長さと第１の幅を有し、前記第１の幅は前記コレクタの端部における前記コレクタの第２の幅よりも小さい、請求項２３に記載のバイポーラ・トランジスタ。
  25. 前記コレクタは、実質的に長方形の本体、及び前記本体の隅から延びる突出し部分を有する、請求項２３に記載のバイポーラ・トランジスタ。
  26. 前記エミッタは、横方向に延びて前記エミッタの幅を定める一対の向き合う第１の辺と、長手方向に延びて前記エミッタの長さを定める一対の向き合う第２の辺とを有し、前記横方向は前記長手方向に垂直であり、前記エミッタの前記長さは前記エミッタの前記幅よりも大きく、
    前記コレクタは、前記横方向に延びる一対の向き合う第３の辺と、前記長手方向に延びる一対の向き合う第４の辺とを有し、
    前記コレクタは、前記コレクタの前記第３の辺にそって計測される第１の幅を有し、前記第１の幅は、前記第３の辺の間の前記コレクタの領域内において前記コレクタの前記第４の辺の間で計測される前記コレクタの第２の幅よりも大きい、
    請求項２３に記載のバイポーラ・トランジスタ。
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