CN1160776C

CN1160776C - 晶体管最优化方法、集成电路布局设计方法及其相应装置

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Publication number: CN1160776C
Application number: CNB001030973A
Authority: CN
Inventors: 田中正和; 博; 福井正博
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 1999-03-01
Filing date: 2000-02-24
Publication date: 2004-08-04
Anticipated expiration: 2020-02-24
Also published as: TW466703B; US6415417B1; CN1268771A

Abstract

使用对一个晶体管尺寸设定了多个折叠段数的折叠模型，以使晶体管的尺寸及折叠段数最优化。在所述折叠模型中，若将晶体管尺寸W的下限值定为WO，配置区域的高度定为HO，便能在满足：W/HO≤N≤W/WO的范围内，任意地设定折叠段数N。通过使用该折叠模型而在满足所给出的设计要求的范围内，将晶体管的尺寸和折叠段数一起最优化，就能设计成在面积及性能等方面更优良的集成电路。

Description

晶体管最优化方法、集成电路布局设计方法及其相应装置

技术领域

本发明涉及一种在集成电路的设计中，用以使晶体管最优化的技术。

背景技术

为了开发性能及集成度均高的集成电路，构成该集成电路的各程序库单元必须在性能和面积上得到最优化。特别是，晶体管的负载电容、驱动能力、面积等对程序库单元的性能及面积的影响很大，因而，其最优化技术的重要性日益增加。

在以往的晶体管最优化方法中，一种是：使用以固定电阻来将晶体管模型化，其扩散电容及面积与晶体管的尺寸成比例的模型的方法(″TILOS：Aposynomial [sic] programming approach to transistor sizing(决定晶体管尺寸的多项式编程方法)″J.P.Fishburn等人，国际计算机辅助设计讨论会报，1985年，第326~328页)；另一种是：使用更正确的非线性晶体管动作模型来谋求高精度化的方法(″Aesop：A tool for automatetransistor sizing(自动决定晶体管尺寸的手段)″设计自动化讨论会报，1985年，第114~120页)。

在实际的布局中，晶体管的尺寸比配置区域高度大时，这样配置：将该晶体管分割为多个晶体管而将它们并联连接，使它们共有扩散区域。一般称此为″晶体管的折叠″，又，将此时的分割数称为折叠段数。晶体管的面积及扩散电容受该折叠的影响。

然而，在以往的晶体管最优化方法中，仅以晶体管的尺寸作最优化的对象，并不考虑到折叠。而且，在设计布局时，不考虑到性能，仅根据已决定的晶体管尺寸来决定折叠段数。

发明内容

本发明是鉴于以上问题而想出来的。其目的在于提供一种晶体管最优化方法，其中能一并使晶体管的尺寸和折叠段数最优化。

为达到上述目的，本发明所采用的晶体管最优化方法为：在集成电路的设计中，使构成该集成电路的晶体管最优化的方法，其中：使用对一个晶体管尺寸设定了多个折叠段数的折叠模型，而在满足所给出的设计要求的范围内，使晶体管的尺寸及折叠段数最优化。

按照上述方法，因使用对一个晶体管尺寸设定了多个折叠段数的折叠模型，而在满足所给定的设计要求的范围内，晶体管的尺寸及折叠段数一并得以最优化，故能够设计在面积及性能方面更为优异的集成电路。

在上述本发明的晶体管最优化方法中，设定晶体管的面积的上限值来作设计上的条件，在面积不超过所述上限值的范围内，延迟达到最小的尺寸及折叠段数的组合决定为最佳的组合。

还有，在上述本发明的晶体管最优化方法中，折叠模型是根据晶体管尺寸的下限值及晶体管的配置区域的高度来设定折叠段数的。

本发明所采用的另一晶体管最优化方法是：在集成电路的设计中，使构成该集成电路的晶体管最优化的方法，其中包括：对各晶体管，求出至少改变尺寸及折叠段数中之一时的性能改善度的第一步骤；和根据所求得的性能改善度来选择要进行的晶体管变更的种类，再实行所选择的那一种类的晶体管变更的第二步骤。通过重复进行所述第一及第二步骤，以决定各晶体管的尺寸及折叠段数。

在上述本发明另一的晶体管最优化方法的第二步骤中，作为晶体管变更的种类，选择变更对象的晶体管和至少在该变更对象的晶体管的尺寸及折叠段数中之一。

在上述本发明另一的晶体管最优化方法的第二步骤中，选择能得到最大性能改善度的晶体管变更的种类。

并且，在上述本发明另一的晶体管最优化方法的第一步骤中，对一个晶体管计算在同一个折叠段数中稍微改变尺寸时的性能改善度和改变折叠段数时的性能改善度。

再就是，本发明所采用的又一晶体管最优化方法是：在集成电路的设计中，使构成该集成电路的晶体管最优化的方法，其中包括：对一个晶体管求出每一个折叠段数下的延迟和面积间的相关曲线的步骤；根据所求得的多条相关曲线和相关曲线所共有的切线，来画出一条假想的最优化相关曲线的步骤；以及按照所述最优化相关曲线，使所述一个晶体管的尺寸及折叠段数最优化的步骤。

本发明的集成电路的布局设计方法包括：根据表示集成电路的网络清单，并以所述集成电路的性能及面积作指标，将每个晶体管的最佳尺寸及折叠段数同时决定下来的步骤；和按照所决定的尺寸及折叠段数来配置各晶体管，以生成所述集成电路的布局的步骤。

本发明的晶体管最优化装置是在集成电路的设计中，使构成该集成电路的晶体管最优化的装置，其中：使用对一个晶体管尺寸设定了多个折叠段数的折叠模型，在满足所给出的设计要求的范围内，使晶体管的尺寸及折叠段数最优化。

本发明的集成电路的布局设计装置包括：根据表示集成电路的网络清单，并以所述集成电路的性能及面积作指标，将每个晶体管的最佳尺寸及折叠段数同时决定下来的手段；和按照所决定的尺寸及折叠段数来配置各晶体管，以生成所述集成电路的布局的手段。

还有，本发明的集成电路包括：按照上述第一个晶体管最优化方法，尺寸及折叠段数得以最优化的晶体管。

附图说明

下面，简要说明附图。

图1是本发明的一实施例所涉及的程序库设计流程图。

图2是表示本发明的一实施例所涉及的晶体管的折叠模型的图。

图3是表示根据图2的折叠模型求得的延迟及面积模型的图，它示出了晶体管尺寸W及折叠段数N和面积A的关系。

图4是表示根据图2的折叠模型求得的延迟及面积模型的图，它示出了晶体管尺寸W及折叠段数N和延迟D的关系。

图5是表示晶体管的面积和延迟的相关性的曲线图。

图6是按照本发明的一实施例所得到的集成电路的一布局例。

符号说明

W—晶体管尺寸；W0—晶体管尺寸的下限值；H0—配置区域高度；N—折叠段数；A—晶体管的面积；D—延迟；11—晶体管。

具体实施方式

下面，参照附图对本发明的一个实施例进行说明。

图1是本发明的一实施例所涉及的程序库设计流程图。在本实施例的晶体管最优化步骤S2中，根据设计条件之类的工艺数据11、SPICE(Simulation Program with Integrated Circuit Emphasis：用于集成电路校正的模拟程序)等的电路网络清单12以及面积或延迟的目标值和单元高度等的设计规格13，不仅对晶体管尺寸21也对折叠段数22进行最优化。

<折叠模型>

首先，对本发明所涉及的晶体管的折叠模型进行说明。

为使被折叠的晶体管满足设计要求，若将在设计条件上所允许的晶体管尺寸的下限值定为W0，晶体管尺寸W和折叠段数N就要满足下式(1)：

W0＜W/N …(1)。

另一方面，若设晶体管的配置区域的高度为H0，为了在该配置区域内配置晶体管，就要满足下式(2)：

W/H0＜N …(2)。

由式(1)、(2)可求得下式：

W/H0＜N＜W/W0 …(3)。

本发明的特征为：只要在满足式(3)的范围内，可任意地设定晶体管的折叠段数N。

图2是表示本发明所涉及的晶体管的折叠模型的图表。该图表示出了晶体管尺寸W和能对各尺寸W设定的折叠段数N的关系。

由图2可知，以前，当晶体管尺寸W和配置区域高度H0在某一范围内时，折叠段数N为一定值(参见图2中加有阴影的部分)。就是说，例如，尺寸W在从最小值W0到配置区域高度H0之间时，定折叠段数N为1；尺寸W在从H0到2H0之间时，定折叠段数N为2；尺寸W在从2H0到3H0之间时，定折叠段数N为3。

与此相对，在本发明中，如图2中的实线所示，能在满足式(3)的范围内，自由地设定折叠段数N。举例来说，晶体管尺寸W在从3W0到配置区域高度H0之间时(参见图2中的Wa)，以前折叠段数N被定为1，但在本发明中，折叠段数N可被定为1、2、3中之任一值。因此，是在对延迟面积等做了考虑之后，才将折叠段数设定为最佳值的。

<最优化算法>

根据上述的折叠模型，以求延迟及面积模型。然后，使用该延迟及面积模型，决定各晶体管的最佳尺寸及折叠段数。

图3及图4是表示根据本发明所涉及的折叠模型而求得的延迟及面积模型的图。图3示出了晶体管尺寸W及折叠段数N和面积A的关系。图4示出了晶体管尺寸W及折叠段数N和延迟D的关系。例如，采用在日本国专利公报第2872990号(对应于美国专利申请案第09/034382号)中所记载的方法，便能得到图3及图4所示的延迟及面积模型。

现在，例如，给出一面积值A0作为对面积的限制条件。此时，如图3所示，尺寸W及段数N的组合，可从(W1，1)、(W2，2)这两种组合中选择。在此，若要选择延迟成为最小的组合，因为(W2，2)时的延迟D2比(W1，1)时的延迟D1小，所以，尺寸W及段数N的最佳组合则为(W2，2)。换句话说，若按照本发明，就能求得以前求不得的更佳的解，故即使对面积的限制条件一样，也能生成延迟更小的电路布局。与此相同，即使对延迟的限制条件一样，也可生成面积更小的电路布局。

在折叠段数相等时，延迟D与晶体管尺寸W之间有凸函数的关系。就是说，若将延迟的减少量对面积的增加量之比值定义为性能改善度(-ΔD/ΔA)，性能改善度随着面积A的增加而单调地减少。另外，由于折叠段数N是整数，因此，若改变折叠段数N，延迟、面积都发生不连续的变化。

图5是在改变某一晶体管的尺寸及折叠段数时的面积及延迟的特性图。在图5中，曲线上的点愈位于左方或者下方，尺寸及折叠段数愈佳。因此，在给出了对延迟或面积的限制条件时，将在满足该延迟限制条件或者面积限制条件的曲线上，位于最左或最下的点求为最佳解即可。

下面，示出给定了延迟极限值之时的最优化算法。

(步骤1)对每一个折叠段数，一边改变晶体管尺寸，一边记录延迟及面积。

(步骤2)对各折叠段数，在图表上描绘所记录的各点并把它们连接起来。就这样，画出如图5所示的延迟面积相关曲线。

(步骤3)求出在满足延迟条件的那一范围的延迟面积相关曲线中，位于最左的，即面积最小的点所对应的晶体管尺寸及折叠段数。

值得一提的是，在由数学公式给出了延迟和面积的相关关系的情况下，也可从数学方面求解。

再就是，在要对多个晶体管决定尺寸及折叠段数时，若优先地改变性能改善度较大的晶体管，则会使整个电路的延迟及面积最小化。

如果在各晶体管的延迟和面积之间有凸函数的关系，通过增加性能改善度更大的晶体管的面积来减小延迟，并通过增加性能改善度更小的晶体管的延迟来减小面积，就能将整个电路的延迟及面积最优化。可是，若考虑到折叠段数N的变化，各晶体管的延迟和面积的关系则呈现多个凸函数的组合形状(如图5所示)。因此，如图5所示，通过描着所述多条凸函数曲线的左部或下部而得到的最优化曲线不呈凸函数。

于是，在本发明中，在多条相关曲线上追加如图5中的虚线a-b所示的共同切线，从而画出一条表示凸函数的假想的最优化相关曲线，以进行最优化。举例而言，在图5中，在面积小于a点的区间，沿着折叠段数N＝1的曲线改变尺寸；在面积大于b点的区间，沿着折叠段数N＝2的曲线进行尺寸变更。另外，因不采用a点和b点之间的解，故在要将延迟减小到小于a点时，要估算在将尺寸及折叠段数一下子改变为b点时的性能改善度。同样地，在要将面积减小到小于b点时，要估算在将尺寸及折叠段数一下子改变为a点时的性能改善度。照这样，对各晶体管分别进行性能改善度的估算，根据其结果来决定要改变的晶体管。

在本实施例中，沿着延迟面积曲线来对尺寸进行微小的改变，而对折叠段数N及尺寸W沿着切线方向进行大幅度的改变。通过组合这些改变，将晶体管的延迟面积相关关系视为一个凸函数，以进行最优化。

本实施例所涉及的最优化算法为如下：

(步骤1)将各晶体管的折叠段数N预置为1，尺寸W预置为W0。

(步骤2)计算各晶体管的性能改善度。该计算是通过对每个晶体管执行以下的(步骤2-1)～(步骤2-3)来进行的。

(步骤2-1)计算不改变折叠段数N，而稍微增加尺寸W时的性能改善度。

(步骤2-2)计算在面积或延迟不超过极限值的范围内，增加折叠段数N时的性能改善度的最大值。

(步骤2-3)所求得的两个性能改善度比较一下，将较大的一个定为该晶体管的性能改善度。

(步骤3)选择所有的晶体管当中，性能改善度最大的晶体管。对该晶体管的尺寸W及折叠段数N进行变更。

(步骤4)直到集成电路的延迟满足极限值为止，重复执行(步骤2)和(步骤3)。

接下来，对在给出了各晶体管的尺寸及折叠段数的初始值的情况下，集成电路所包含的所有的晶体管的尺寸及折叠段数的决定方法加以说明。

(步骤1)对某一晶体管，计算不改变折叠段数(即，保留初始值)而稍微改变尺寸时的面积变化率δA/δW及延迟变化率δD/δW。面积变化率δA/δW相当于图3的直线的斜率，延迟变化率相当于图4的曲线的曲率。

(步骤2)计算以下式所定义的性能改善度。

性能改善度＝(-δD/δW)/(δA/δW)

性能改善度大，就意味着：通过稍微加大面积，可大幅度地减小延迟，或者，通过稍微增加延迟，可大幅度地减小面积。

(步骤3)对该晶体管，在不改变尺寸的情况下，改变折叠段数，而同样地求出各折叠段数的性能改善度。然后，将所得到的性能改善度当中最大值定为该晶体管的性能改善度。

(步骤4)对所有的晶体管进行(步骤1)～(步骤3)，以求其性能改善度。

(步骤5)对各晶体管的性能改善度进行比较，选出性能改善度最大或最小的晶体管。

(步骤6)所给定的延迟极限值与现在提及的集成电路的延迟比一比，而对在(步骤5)中选出的晶体管进行以下的设定变更。

(步骤6-1)在集成电路的延迟小于极限值时：

将性能改善度最大的晶体管的延迟稍微增加。

(步骤6-2)在集成电路的延迟大于极限值时：

将性能改善度最小的晶体管的延迟稍微减小。

(步骤6-3)在集成电路的延迟等于极限值时：

稍微增加性能改善度最大的晶体管的面积，并稍微减小性能改善度最小的晶体管的面积，增加量与减小量相等。

(步骤7)直到所有的晶体管的性能改善度相等为止，重复(步骤1)到(步骤6)。当所有的晶体管的性能改善度相等时，就结束处理。

如果按照上述算法，能够在给出了对延迟的限制条件的情况下，将集成电路的面积最小化。值得一提的是，本实施例中已说明的是在给出了对延迟的限制条件时，将面积最小化的例。但是，通过置换面积与延迟，也可在给出了对面积的限制条件的情况下，使得集成电路的延迟最小化。

图6是按照本实施例所得到的集成电路的一布局例。在图6中，晶体管11是被判断为尺寸W及折叠段数N的组合中，(W2，2)为最佳的。由于晶体管11的尺寸W2小于配置区域高度H0，故不折叠也可进行配置。但是，根据本实施例所涉及的最优化算法的结果，特意进行了折叠配置。

值得一提的是，在不以延迟而以功耗之类的其他指标进行最优化时，通过利用如图4的表那样的尺寸W及折叠段数N和功耗之类的其他指标间的关系，也可同样地使晶体管最优化。

另外，本发明所涉及的晶体管的最优化方法及布局设计方法能由装有计算机的装置来实现，该计算机可执行用以实现该方法的程序。再就是，通过将用以实现该方法的程序记录到能由计算机读取的记录媒体中，从而令计算机执行已记录到该记录媒体中的程序，便可实现该方法。

综上所述，按照本发明，不仅是晶体管的尺寸，折叠段数也同样地得以最优化。因此，可设计成在面积和性能方面更优异的集成电路。

Claims

1.一种晶体管优化方法，是在集成电路的设计中，使构成该集成电路的晶体管优化的方法，其中：

使用对一个晶体管尺寸设定了多个折叠段数的折叠模型，在满足所给定的设计要求的范围内，使晶体管的尺寸及折叠段数优化。

2.根据权利要求1所述的晶体管优化方法，其中：设定晶体管的面积的上限值来作设计上的条件，

将在面积不超过所述上限值的范围内，延迟达到最小的尺寸及折叠段数的组合，决定为最佳的组合。

3.根据权利要求1所述的晶体管优化方法，其中：

上述折叠模型是根据晶体管尺寸的下限值及晶体管的配置区域的高度来设定折叠段数的。

4.一种晶体管优化方法，是在集成电路的设计中，使构成该集成电路的晶体管优化的方法，其中包括：

对各晶体管，求出至少改变尺寸及折叠段数中之一时的性能改善度的第一步骤；和

根据所求得的性能改善度，选择要进行的晶体管变更的种类，再实行所选择的那一种类的晶体管变更的第二步骤，

重复进行所述第一及第二步骤，以决定各晶体管的尺寸及折叠段数。

5.根据权利要求4所述的晶体管优化方法，其中：

在所述第二步骤中，作为晶体管变更的种类，选择变更对象的晶体管和至少在该变更对象的晶体管的尺寸及折叠段数中之一。

6.根据权利要求4所述的晶体管优化方法，其中：

在所述第二步骤中，选择能得到最大性能改善度的晶体管变更的种类。

7.根据权利要求4所述的晶体管优化方法，其中：

在所述第一步骤中，对一个晶体管计算在同一个折叠段数中稍微改变尺寸时的性能改善度和改变折叠段数时的性能改善度。

8.一种晶体管优化方法，是在集成电路的设计中，使构成该集成电路的晶体管优化的方法，其中包括：

对一个晶体管求出每一个折叠段数下的延迟和面积间的相关曲线的步骤；

根据所求得的多条相关曲线和相关曲线所共有的切线，来画出一条假想的优化相关曲线的步骤；以及

按照所述优化相关曲线，使所述一个晶体管的尺寸及折叠段数最优化的步骤。

9.一种集成电路的布局设计方法，其中包括：

根据表示集成电路的网络清单，并以所述集成电路的性能及面积作指标，将每个晶体管的最佳尺寸及折叠段数同时决定下来的步骤；和

按照所决定的尺寸及折叠段数来配置各晶体管，以生成所述集成电路的布局的步骤。

10.一种晶体管优化装置，是在集成电路的设计中，使构成该集成电路的晶体管优化的装置，其中：

11.一种集成电路的布局设计装置，其中包括：

根据表示集成电路的网络清单，并以所述集成电路的性能及面积作指标，将每个晶体管的最佳尺寸及折叠段数同时决定下来的手段；和

按照所决定的尺寸及折叠段数来配置各晶体管，以生成所述集成电路的布局的手段。

12.一种集成电路，其中包括：

按照权利要求1所述的晶体管优化方法，尺寸及折叠段数得以优化的晶体管。