TW466703B - Optimizing method of transistor and device, layout design method of integrated circuit and device, medium recording transistor optimizing program, medium recording layout design program of integrated circuit, and integrated circuit - Google Patents

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經濟部智慧財產局員工消費合作社印製 66703 A7 _B7_五、發明説明（） [發明所屬之技術領域] 本發明係關於一種在積體電路之設計中，用以使電晶體 最佳化之技術^ [習知技術] 爲了開發性能及積集度均高之積體電路，構成該積體電 路之各程式庫單元必須在性能及面積上得到最佳化。特別 是，電晶體之負載電容、驅動能力、面積等對程式庫單元之 性能及面積的影銮很大，因而，其最佳化技術之重要性日益 增加。 在習知電晶體最佳化方法中，一種方法係：使用以固定電 阻來將電晶體模型化，其擴散電容及面積與電晶蘐之尺寸 成比例之模型者（“TILOS : A Posynomial Programming Approach to Transistor Sizing” J.P. Fishburn 等人，國際電腦 辅助設計討論會報，1985年，第326-328頁）；另一種方法係： 使用更正確的非線性電晶體動作模型來謀求高精度化者 (£tAesop: A Tool for Automated Transistor Sizing51 設計自動 化討論會報，1985年，第11 4~ 120頁）》 [發明欲解決之課題] 於實際之布局，電晶髏之尺寸大於配置區域高度時，如此 配置：將該電晶體分割成複數個電晶髏而將其並聯連接，使 其共有擴散區域。一般稱此爲“電晶體之折叠’’，又，將此時 之分割數稱爲折昼段數。電晶髏之面積及擴散電容受該折 叠之影蜜。 然而，在習知電晶體最佳化方法中，僅以電晶髏之尺寸作 _____2_ 本紙張尺度逋用中國國家標準（CNS ) Α4規格（210Χ29?公釐） ----------Η------IT------ii {請先閣讀背面之i£··意事及再填寫本頁) 經濟部智慧財產局員工消費合作社印製 ，:q 7 Ο 3 Α7 Β7五、發明説明（） 最佳化之對象，並不考慮到折昼。而且，設計布局時，不考慮 到性能，僅拫據已決定之電晶體尺寸來決定折曼段數， 本發明鑑於以上問題，其目的在於提供一種電晶體最佳 化方法，其中能一並使電晶體之尺寸及折叠段數最佳化， [解決課題之手段] 爲了達成以上目的，申請專利範圉第1項之發明所採用之 解決手段爲：在積體電路之設計中，使構成該積體電路之電 晶髏最佳化之方法，其中：使用對一個電晶體尺寸設定了複 數個折疊段數之折昼模型，而在滿足所給予之設計要求的 範圍内，使電晶體之尺寸及折昼段數最佳化。 若依申請專利範圍第1項之發明，因使用對一個電晶體 尺寸設定了複數個折昼段數之折昼模型，而在滿足所給予 之設計要求的範圍内，電晶體尺寸及折叠段數一並得以最 佳化，故能够設計在面積及性能方面更爲優異之積體電路》 申請專利範圍第2項之發明，係在前述申請專利範圍第1 項之電晶體最佳化方法中，設定電晶體之面積之上限值來 作設計制約，在面積不超過所述上哏值的範圍内，延遅達到 最小的尺寸及折叠段數之組合決定爲最佳的組合。 又，申請專利範圍第3項之發明，係在前述申請專利範圍 第1項之電晶體最佳化方法中，折叠模型係根據電晶體尺 寸之下限值及電晶體之配置區域高度來設定折叠段數者。 再者，申請專利範圍第4項之發明所探用之解決手段爲： 在積體電路之設計中，使構成該積體電路之電晶體最佳化 之方法，其中具備：對各電晶體，求出至少改變尺寸及折昼段 _3_ 本紙張又度適用中國國家標準（CNS ) Α4现格（2!0'乂297公釐) ----------β------ΐτ------ {請先閲讀背面之ΐί意事¾再填寫本頁) - A7 6 6 70 c _B7_ 五、發明説明（） 數中之一時之性能改善度的第一步骤；及根據所求得的性 能改善度來選擇要進行之電晶體變更之種類，再實行所選 擇之電晶體變更的第二步騄.藉由重復進行所述第一及第 二步課，以決定各電晶體之尺寸及折曼段數》 申請專利範圍第5項之發明，係在前述申請專利範圍第4 項之電晶體最佳化方法的第二步廉中，作爲電晶體變更之 種類，選擇變更對象之電晶體與至少該變更對象之電晶體 之尺寸及折畳段數中之一^ 又，申請專利範圍第ό項之發明，係在前述申請專利範圍 第 4項之電晶體最佳化方法的第二步課中，選擇能得到最 大性能改善度的電晶體變更之種類。 並且，申請專利範圍第7項之發明，係在前述申請專利範 圍第4項之電晶體最佳化方法的第一步驟中，對一個電晶 體計算在同一個折疊段數中稍微改變尺寸時之性能改善度 及改變折昼段數時之性能改善度- 再者，申請專利範圍第 8項之發明所採用之解決手段爲： 在積體電路之設計中，使構成該稹體電路之電晶體最佳化 之方法，其中具備：對一個電晶體求出複數個折曼段數下之 延遲與面積間之相關曲線的步騍；根搣所京得的複數條相 醑曲線及相醑曲線所共有的切線，來畫出一條假想的最佳 化相關曲線的步琛；以及按照所述最佳化相關曲線，使所述 一個電晶體之尺寸及折畳段數最佳化的步親。 申請專利範圍第9項之發明所揉用之解決手段爲：一種積 體電路之布局設計方法，其中具備：根據表示積體電路之網 __4_ 本紙張尺度適用中國國家標準（CNS ) Α4说格（210Χ297公董") I---------Λ------訂------Φ (請先閲讀背面<注意事養再填寫本頁) 經濟部智慧財產局員工消費合作社印製 Ό Ο 〇 Α7 Β7 五、發明説明（） 經濟部智慧財產局員工消費合作社印製 之定路 設用在#係電個所最 局體叠段 記體電段 髏決電 之使 t 折 罾，之 I 足數.布積折曼。係媒髏畳 晶所體 路中模及 媒路對滿段 之述及折段體’録積折 電照積 電其昼寸 錄電用在畳 路所寸及手媒記述及 各按述 體置.折尺 記體:^型折 電以尺寸^録之所寸 將，及所 積裝之之 種積備模及 體並，佳尺布記式以尺 標驟成1¾之數體 I該具#寸im表最之之種佳 指步生 f化段晶 爲成式折尺 1網之定路it±表最 作的以 一：隹#電 明構程之之 一：之體泱電爲U網之 積來體 爲最折使， 發使述數體 爲路晶所體阱=3*之體 面下晶 明體個内 之腦所段晶 明電電照積發ί路晶 及定電 發晶數圍 項電體叠電 發體各按述之Μ電電 能決各 之電複範 1令，媒折使， 之積將，及，所項I體各 性時置0«之了的 1中錄個内2¾示標段成3電積將， 之同配10路定求 第計記數圍12表指手生 1體示標 路數來 第電設要 圍設之複範 第據作的以，第積表指 電段數 圍體寸計 範之式了的 圍:«積來體’圍行據作 體叠段。範稹尺設 利路程定求 範備面下晶範執:«積 積折叠騍利該體之。專電之設要。利具及定電利腦備面 述及折步專成晶予化請體化寸計廉專其，能決各專電具及 所寸及的請構電給佳申，積佳尺設步請置性時置請令式能 以尺寸局申，使，個所最者在最體之的申，裝之同配申，以程性 #,佳尺布又中一足數再錄體晶予化又計路數來又用述之 表最的之 計對滿段 記晶電给佳 設電段數 録所路 ----------^------IT------1 (請先閱讀背面之注意Ϋ^·再填寫本頁) 本紙張尺度適用中國國家標準（CNS ) A4規格（2i〇X297公釐） 6 6 70 3 A7 B7 五、發明説明（） 數同時決定下來的步骤；及按照所決定之尺寸及折叠段數 來配置各電晶體，以生成所述積體電路之布局的步驟。 (請先閲讀背面之注意事责再填寫本頁) 此外，申請專利範圍第14項之發明爲一種積體電路，其具 備：依照上述申請專利範圍第1項之電晶體最佳化方法，尺 寸及折#段數得以最佳化之電晶體， [發明之實施形態] 以下，兹將本發明之一實施形態，佐以圖式説明之a 圖1爲本發明之一寅施形態所關係之程式庫設計之流程 圖。在本實施形態之電晶體最佳化步廉S2中，根據設計制 約之類的工藝資料 1 1、 S Ρ IC E (S i m u I a t i ο η P r 〇 g r a trt w i t h I n t e g r a t e d C i r c u i t E m p h a s i s :用於積體電路校正之模擬程 式）之類的電路網表（net list) 12以及面積或延遲之目標值 及單元高度等設計規格133不僅對電晶體尺寸21也對折曼 段數22進行最佳化。 <折疊模型>

iJ 首先，説明本發明所關係之電晶體之折驀模型。 經濟部智慧財產局員工消費合作杜印製 爲使被折畳之電晶體滿足設計要求，若將在設計條件上 所允許之電晶體尺寸之下限值定爲W0,電晶體尺寸W與折. 叠段數N就要滿足下式U): WO ^ w/ N …（1)。 另一方面，若設電晶體之配置區域之高度爲H0,爲了在該配 置區域内配置電晶體，就要滿足下式（2): W/ HO ^ N …（2). 由式（1)， （2)可求得下式： 6 本紙張尺度適用中國國家標準（CNS ) A4規格（2丨0X297公釐} 經濟部智慧財產局員工消費合作社印製 Α7 Β7五、發明説明（） W/ HO ^ N ^ W/ WO …（3)。 本發明之特徴爲：在滿足式（3)的範圍内，可任意設定電晶 體之折叠段數Νβ 圖2爲顯示本發明所醑係之電晶體之折昼模型之圖β該 圖顯示電晶體尺寸W與可對各尺寸W設定之折叠段數Ν 之關係。 由圖2可知，以前3當電晶體尺寸W及配置區域高度ΗΟ 在某一範圍内時，折曼段數Ν爲一定值（參見圖2中加有陰 影之部份具體而言，例如，尺寸W在從最小值W0至配置 區域高度Η0之間時，定折叠段數Ν爲1;尺寸W在從Η0 至2Η0之間時，定折叠段數Ν爲2;尺寸W在從2Η0至3Η0 之間時，定折曼段數Ν爲％ 相對於此，在本發明中，如圖2中之實線所示，能在滿足式 (3)的範圍内，自由地設定折叠段數Ν。舉例而言，電晶體尺 寸W在從3WO至配置區域高度Η0之間時（參見圏2中之 Wah以前折曼段數Ν被定爲1,但在本發明中，折畳段數Ν 可被定爲1、2、3中之任一值。因此，可在對延遲、面積等 做了考慮之後，才將折叠段數設定爲最佳值。 <最佳化算法> 根據上述折#模型，以求延遲及面積模型。然後，使用該 延遲及面積模型，決定各電晶體之最佳尺寸及折叠段數。 圖3及圖4爲顯示根據本發明所關係之折畳模型而求得 的延遲及面積模型之圖。圈3顯示電晶體尺寸W及折#段 數Ν與面積Α之關係。圖4顯示電晶體尺寸W及折叠段 _7_ 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐) ---------^—丨丨^———，1T------線 (請先閲讀背面之注意事嗔再填寫本1) 4 6 6 70 3 A7 B7_ 五、發明説明（） 數 N與延遅 D之關係。例如，採用在日本國專利公報第 2872990號（對應於美國專利申請案第09/034382號）中所 記載之方法，便能得到圈3及圖4所示之延運及面積模型· 現在，例如，給出一面積值A0作爲對面積之限制條件。在 此場合，如圖3所示，尺寸W及段數N之组合，可從（W 1,1)、 (W2, 2)這兩種组合中選擇。此處3若要選擇延遲成爲最小的 組合，因爲（W2, 2)時之延遅D2比（Wl , 1)時之延遲D1小， 所以，尺寸W及段數N之最佳組合則爲（W2，2)。換言之， 若依本發明，就能求得以前求不得的更佳的解，故即使對面 積之限制條件一樣，也能生成延遅更小的電路布局與此相 同，即使對延遅之限制倐件一樣，也可生成面積更小的電路 布局。 在折昼段數相等時，延遲D與電晶體尺寸W之間有凸函 數之關係。亦即，若將延遅之減少量對面積之增加量之比值 定義爲性能改善度（-AD/ ΔΑ),性能改善度隨著面積Α之增 加而單調地減少。另外，由於折叠段數N係整數，因此，若改 變折叠段數Ν,延遅、面積都發生不連續的變化。 圖5爲在改爱某一電晶體之尺寸及折疊段數時之面積及 延遲之特性圖。在圖5中，曲線上的點愈位於左方或者下方， 尺寸及折叠段數愈佳。因此，在給出了對延運或面積之限制 條件時，將在滿足該延遲限制條件或者面積限制鲦件之曲 線上，位於最左或最下之黏求爲最隹解即可· 以下，示出给定了延遅極哏值之場合之最佳化算法。 (步驟1)對每一個折叠段數，一面改變電晶體尺寸，一面 ____8______ 本紙張尺度適用中國國家標準（CNS ) Α4規格（210X297公釐） ---------<------1Τ------Φ (請先聞讀背面之注意事篑再填寫本頁) 經濟部智慧財產局員工消費合作社印製 Α7 B7 經濟部智慧財產局員工消費合作杜印製 五、發明説明（） 記錄延遅及面積。 (步糠2)對每一個折昼段數，在圖上描繪所記録之各點 並將它們連接起來。如此，畫出如圖S所示之延遲面積相關 曲線β (步驟3)求出在滿足延遲條件的範圍之延遲面積相關曲 線中，位於最左的，即面積最小的點所對應之電晶體尺寸及 折畳段數< 值得一提的是，在能由數學公式给出延遲與面積之相關 關係之場合，也可從數學方面求解。 又，在要對複數個電晶體決定尺寸及折#段數時，若優先 改變性能改善度較大的電晶體，則會使整個電路之延遲及 面積最小化。 如果在各電晶體之延遲及面積之間有凸函數之關係，藉 由增加性能改善度更大的電晶體之面積來減小延遲，並藉 由增加性能改善度更小的電晶體之延遅來減小面積，就能 將整個電路之延遲及面積最佳化。可是，若考慮到折S段數 Ν之變化，各電晶體之延遅與面積之關係則呈現複數個凸 函數之組合形狀（如圖5所示h因此，如圖5所示，藉由描著 所述複數條凸函數曲線之左部或下部而得到之最佳化曲線 不呈凸函數。 於是，在本發明中，在複數條相關曲線上追加如圖5中之 虚線a— b般之共同切線，從而畫出一條表示凸函數之假想 的最佳化相關曲線，以進行最佳化。舉例而言，在圄5中，在 面積小於a點之區間，沿著折叠段數N = 1的曲線改變尺寸； 9 (請先閱讀背面之注意事嗔再填寫本頁) -Ή. 哝！ 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐) 經濟部智慧財產局員工消費合作社印製 A7 B7_五、發明説明（） 在面積大於b點之區間，沿著折叠段數N = 2的曲線進行尺 寸變更。另外，因不採用a點與b點間之解，故在要將延遲減 小至小於a點時，要評估在將尺寸及折#段數一下子改變爲 b點時之性能改善度。同樣地，在要將面積減小至小於b點 時，要評诂在將尺寸及折叠段數一下子改變爲a點時之性能 改善度a照如此，對各電晶體分別進行性能改善度之評估^ 根據其结果來決定要改變的電晶體。 在本實施形態中，沿著延遅面積曲線來對尺寸進行微小 的改變，而對折叠段數Ν及尺寸W沿著切線方向進行大幅 的改變。藉由組合這些改變，將電晶體之延遅面積相醑關係 視爲一個凸函數，以進行最佳化。 本實施形態所關係之最佳化算法爲如下： (步騍1)將各電晶髏之折叠段數Ν預置爲1，尺寸W預置 爲W0。 (步課2)計算各電晶體之性能改善度·»該計算係藉由對 每個電晶體執行以下（步琛2-1)〜（步驟2-3)來進行者。 (步骤2-1)計算不改變折叠段數Ν,而稍微增加尺寸W時 之性能改善度。 (步驟 2-2)計算在面積或延遲不超過極限值的範圍内， 增加折叠段數Ν時之性能改善度的最大值。 (步疎2-3)所求得的兩個性能改善度比較一下，將較大的 一個定爲該電晶體之性能改善度。 (步骤 3)選擇所有的電晶體當中，性能改善度最大的電 晶體。對該電晶體之尺寸W及折叠段數Ν進行變更， __10 _ 本紙張尺度適用中國國家標準（CNS ) Α4規格（2[0Χ29?公釐) I--------Η------1Τ------ (請先閲讀背面之注意事嘎再填寫本頁) 4 6 6 70 3 A7 B7 經濟部智慧財產局員工消費合作社印製 五、發明説明（） (步鞣4)直到積體電路之延遲滿足極限值爲止，重復執 行（步驟2)及（步驟3)。 接著，説明在給定了各電晶體之尺寸及折曼段數之初始 值之場合，積體電路所包含之所有的電晶體之尺寸及折叠 段數之決定方法。 (步骤1)對某一電晶體，計算不改變折畳段數（即，保留初 始值）而稍微改變尺寸時之面積變化率0A/0W及延遲變 化率面積變化率相當於圖3之直線之 斜率，延遲變化率相當於圖4之曲線之曲率 (步驟2)計算以下式所定義之性能改善度。 性能改善度二（-«SD/SWj/yA/cSW) 性能改善度大，就意味著：藉由稍微加大面積，可大幅地減 小延遲，或者，藉由稍微增加延遲，可大幅地減小面積。 (步驟 3)對該電晶體，在不改變尺寸的情況下，改變折叠 段數，而同樣地求出各折曼段數下之性能改善度。從而，將 所得到之性能改善度中之最大值定爲該電晶體之性能改善 度。 (步驟4)對所有的電晶體進行（步骤1)〜（步琛3),以求各 性能改善度β (步親5)對各電晶體之性能改善度進行比較，選出性能 改善度最大或最小的電晶體。 (步親6)所给予之延遲極限值與現在提及的積體電路之 延遲比一比，而對在（步廉5)中所遘出之電晶體進行以下之 設定變更。 11 (請先閲讀背面之注意事項再填寫本頁) · 本紙張尺度適用中國國家標準（CNS ) Α4規格（210'〆297公嫠) 〇 3 A7 B7 經濟部智慧財產局員工消費合作社印製 五、發明説明（） (步驟6-1)在積體電路之延遅小於極限值時： 將性能改善度最大的電晶體之延遅稍微增加^ (步驟6-2)在積體電路之延遅大於極限值時： 將性能改善度最小的電晶體之延遲稍微減小。 (步驊6-3)在積體電路之延遅等於極限值時： 稍微增加性能改善度最大的電晶體之面積，並稍微減小 性能改善度最小的電晶體之面積，增加量與減小量相等。 (步驟 7)直到所有的電晶體之性能改善度相等爲止，重 復（步課1)至（步驟6)。當所有的電晶體之性能改善度成爲 相等時，就結束處理。 若依照上述算法，能够在给出了對延遲之限制條件之下， 將積體電路之面積最小化。值得一提的是，本實施形態中已 説明在给出了對延遲之限制條件下，將面稹最小化之例 > 但 是，藉由置換面積與延遲，也可在給出了對面稹之限制條件 之下，使得積體電路之延遲最小化. 圖6爲按照本實施形態所得到之積體電路之一布局例。 在圖6中，電晶體11係被判斷爲尺寸W及折叠段數N之組 合中，（W2，2)爲最佳者。由於電晶體1 1之尺寸W2小於配 置區域高度Η0,故不折疊也可進行配置β但是，根據本實施 形態所關係之最佳化算法之結果，特意進行了折昼配置》 值得一提的是，在不以延遅而以功率消耗之類的其他指 標進行最佳化時，藉由利用如圈4所示般之尺寸W及折叠 段數Ν與功率消耗之類的其他指標之關係，也可同樣地使 電晶體最佳化a 12 (請先閱讀背面之注意事項再填寫本頁) -5 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐> 4 6 6 70 3 A7 B7 經濟部智慧財產局員工消費合作社印製 五 •發明説明（ ) 1 另 外 ，本發明所關係之電晶 體 之 最 佳 化 方 法 及 布 局 設 計 1 1 I 方 法 能 由裝有電 腦的 裝 置來實現， 該 電 腦 可 執 行 用 以 實 現 1 1 該 方 法 之程式。1 拜者， 藉 CP Ttv /t3 以 實 現 該 方 法 之 程 式 記 録 到 />***>· 請 先 i i 能 由 電 腦讀取的 記錄 媒 體中， 從 而 令 電 腦 執 行 已 記 錄 到 該 鬩 讀 1 背 1 記 錄 媒 體中之程 式，便 可 實現該方法。 © 之 1 注 1 [發明之效果] 意 事 1 综 上 所述，根據 本發 明 ，不僅 係 電 晶 體 之 尺 寸 折 叠 段 數 也 項. 再 1 填 1 同 樣 地 得以最佳 化《因此，可設 計 成 在 面 積 及 性 能 方 面 更 優 本 装 1 異 之 積 體電路β 頁 1 1 [圖式之簡單説明] [ i 1 J 圖 1爲本發明之一實施形態 所 關 係 之 程 式 庫 設 計 程 圈。 i 1 圖 2 爲顯示本 發明 之 一實施 形 態 所 ns pS 係 之 電 晶 體 之 折 叠 1 訂 模 型 之 ΓΒΤ [fti 〇 1 1 ΓΒΤ m 3 爲顯75根 據圖 2 之折叠 模 型 求 得 的 延 遅 及 面 積 模 型 1 I 之 圖 ，它 顯示電晶 體尺 寸 W及折昼段數N與面積A之關係^ 1 1 圖 4 爲顯示.根 據圖 2 之折曼 模 型 求 得 的 延 遅 及 面 積 模 型 1 之 圖 ，它 颞示電晶 體尺 寸 W及折叠段數N與延遲D之關係。 - 1 | 圖 5 爲顯示電 晶體 之 面積與 延 遅 之 相 關 性 之 曲 線 ΓΒ7 圃 a 1 1 圖 6 爲按照本 發明 之 一實施 肜 態 所 得 到 之 積 體 電 路 之 — 1 I 布 局 例 a 1 I [元件编號之説明] 1 W 電 晶體尺寸 1 1 W0 電 晶體尺寸 之下 限 值 1 I H0 配 置區域高 度 1 1 1 13 1 1 本紙張尺度適用中國國家標準（CNS ) A4規格（230X297公釐） 466703 A7 B7五、發明説明（） N 折昼段數 A 電晶體之面積 D 延遅 11 電晶體 經濟部智慧財產局員工消費合作社印製 14 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐）

Claims (1)

1. r -箄朗§)3735號專利申請案中文申請聶利範圍修正本 90年9月11曰修訂 B8 C8 C?f ^ t λ J.9L rr j λ 六、+請專利範囷 1· 一種電晶體最佳化方法，係在積髏電路之設計中，使構 成該積體電路之霉晶體最隹化之方法^其特徵在於： 使用對一個電晶體尺寸設定了複數個折疊段數之折曼模 型，在滿足所给予之設計要求的範圍内，使霓晶體之尺寸及 折曼段數最佳化， 2. 如申請専利範鼷第1項之電晶g最佳化方法，其中： 設定電晶體之面積之上限值來作設計制約， 將在面積不趦過所述上限值的範圍内，延遅達到最小的 尺寸及折叠段數之組合，決定爲最佳组合. 3. 如申誚.專利範画第1項之電晶髋最佳化方法，其中： 上述折叠楔型係根據電晶膻尺寸之下限值及電晶體之配 置S域高度來設定折叠段数者。 4. 一種«晶》最佳化方法，係在積*電路之設計中，使構 成該積膻電路之電晶體最佳化之方法，其特徽在於具備： 對各電晶體，求出至少改變尺寸及折#段數中之一時之 性能改善度的第一步骤；及 根據所求得的性能改蕃度，選擇要進行之笔晶膻麦更之 種類，再實行所選擇之電晶髓變更的第二步驟， 重復進行所述第一及第二步驟，以決定各電晶«之尺寸 及折叠段數· 〜5.如申餹專利範醒第4項之電晶a最佳化方法，其中： 在所述第二步驟中，作爲電晶體變更之種類，.選擇變更對 象之霉晶髖與至少該變更對象之電晶髏之尺寸及折昼段數 中之一。 本纸張尺度逍用令躅两家捸準（CNS ) A4規格（210X297公釐} 装------订------線-i--- (請先《讀背面之注意事項再4寫各3r) 鳇濟部中夬員工消費合作社印装 B8 C8 ___D8_ 六、+請專利範圍 6. 如申請專利鉅圔第4項之電晶體最佳化方法，其中： 在所述第二步糠中，選擇能得到最大性能改蕃度的電晶 體夔更之種類. 7. 如申請專利範圍第4項之電晶髄最佳化方法，其中： 在所述第一步驟中，對一個電.晶體計算在同一個折叠段 數中稍微改變尺寸時之性能改善度及改變折*段數時之性 能改蕃度· 8. —種電晶髖最佳化方法，係在積髖霪路之設計中，使構 成該積髖電路之電晶《最佳化之方法，其特徴在於具備： 對一個電晶體求出複數個折叠段數下之延遅與面稹間之 相醑由線的步驟； 根據所求得的複數條相關曲線及相醐曲線所共有的切線， 查出一條假想的最佳化相關曲線的步驟；以及 按照所述最佳化相Η曲線，使所述一個電晶鳢之尺寸及 折叠段数最佳化的步囅。 9. 一種稹髏電路之布局設計方法，其特黴在於具備： 根據表示積鳢霉路之綱表，兹以所述積贐霄路之性能及 經濟部中夬$局Λ工消费合作社印31 (請先Μ讀背面之注意事項再填寫本頁) 面積作指標，將每個電晶體之最佳尺寸及折疊段數同時決 定下來的步驟；及 按照所決定之尺寸及折叠段数來配置各霱晶髏，以生成 於述積II電路之布局的步驊. 10. —種電晶體最佳化裝置，係在積鳗電路之設計中，使 搆成該稹髏電路之電晶體最佳化之裝置，其特徴在於： 使用對一個電晶體尺寸設定了複數個折叠段數之折叠模 ______ 本紙張尺度適用中國國家揉準（CNS > Α4規格（210X297公釐） b i U d A3 B8 C8 D8 々、申請專利範圍 曼 型折 及 寸 尺 之 體 晶 電 使 内 圍 的 求 要 計 設 之 予 給 所 足 滿 在 化 隹 最 數 段 腦 電 令備 ’具 中式 計程 設該 之 路 電 體 積 在 録 記晶 係，電 證之 媒路 録電 記體 種積 I 該 .成 11構 使 式 程 之 化 佳最 鼉 對 用 使 所 足 滿 在 型 模及 S 寸 折尺 之之 數髏 段晶 * 電 折使 個 數 複 了 定 設 寸 尺 饉 晶 電 個 内 國 钜 的 求要 計 設 之 予 給 驟 步 的 化 佳 最 數 段 璺 折 備 具 於 在 徴 特 其 置 裝 計 設 局 布 之 路 電 體 積 -=-111 種 1 霱 發¾將， 示標 表指 據作來 根積下 面定 每 及决 能時 性同 之數 路段 電璺 體折 積及 述寸 所尺 以佳 並最 ’之 髖 晶 表 網 之 (請先》請背面之注意事項再«寫本頁) •装· 及’ 段 手 的 成 生 以 體 晶 電 各 置 配 來 数 段 * 折手 及的 寸局 尺布 之之 定路 決笔 所薄 照積 按述 所 段 布 之 路 電 整 0OS 積 行執 腦 電 令 以 甩 錄 ： 記備係具 式 體 媒 錄 記式 種程 | 之 ，計 13設 局 程 該 電 植 示標 表指 據作來 根稹下 面定 每 及決 能時 性同 之數 路段 電# 髏折 積及 述寸 所尺. 以隹 並最 表之 網趙 之晶 路電 S個 訂 線 及驟 步 的 經濟部中央椹準局貞工消费合作社印裝 成 生 以 體 晶 鼋 各 置 配 來 數 段* ^ 折步 及.的 寸局 尺布 之之 定路 決笔 所趙 照積 按述 所 本紙朵尺度速用中國國家橾率（CNS ) A4現格（210X297公釐）