CN206696842U - 一种raid校验生成装置 - Google Patents
一种raid校验生成装置 Download PDFInfo
- Publication number
- CN206696842U CN206696842U CN201720518591.0U CN201720518591U CN206696842U CN 206696842 U CN206696842 U CN 206696842U CN 201720518591 U CN201720518591 U CN 201720518591U CN 206696842 U CN206696842 U CN 206696842U
- Authority
- CN
- China
- Prior art keywords
- circuit
- raid
- generating means
- verifications
- dma
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
Landscapes
- Storage Device Security (AREA)
Abstract
本实用新型公开了一种RAID校验生成装置，包括控制电路，所述控制电路分别与配置电路和DMA电路相连，所述配置电路和DMA电路还分别与AXI总线相连；所述控制电路还与算法电路相连，所述算法电路包括异或元件，所述异或元件的输入端还分别与AXI总线数据输入寄存器和与XI总线数据位数的基础寄存器相连；所述算法电路的输出端与SRAM相连。
Description
技术领域
本实用新型属于数据校验领域，尤其涉及一种RAID校验生成装置。
背景技术
在SSD固态硬盘系统中，由于闪存颗粒的不稳定性，经常会出现读写错误，导致最终用户读取数据时出现文件数据损坏的情况，一般SSD控制器中都有纠错单元或者RAID保护，但各家SSD主控厂商的机制都不太相同，因此缺乏一种统一的适用于各种型号的SSD控制器的RAID校验生成装置。
实用新型内容
为了解决现有技术的不足，本实用新型提供了一种RAID校验生成装置。其可用于用户数据的校验数据生成及损毁数据的恢复，应用更加灵活，可快速集成到SoC系统中。
本实用新型的RAID校验生成装置，包括控制电路，所述控制电路分别与配置电路和DMA电路相连，所述配置电路和DMA电路还分别与AXI总线相连；所述控制电路还与算法电路相连，所述算法电路包括异或元件，所述异或元件的输入端还分别与AXI总线数据输入寄存器和与XI总线数据位数的基础寄存器相连；所述算法电路的输出端与SRAM相连。
其中，控制电路：进行整体运算调度，通过配置电路的配置参数，控制DMA电路搬运数据，控制算法电路进行数据生成。
所述控制电路包括CPU及其外围电路。
所述配置电路包括地址译码器，所述地址译码器的输出端并联连接有若干个寄存器。其中，CPU通过配置电路设置用户数据的地址及数据长度，并设置校验数据的存储地址、单次校验数据长度、校验算法等相关配置。
所述DMA电路包括DMA计数电路，所述DMA计数电路与AXI接口读写电路相连。
DMA电路：主要负责总线数据的读写搬运，将用户数据读入，将生成的校验数据写出到总线地址。其中DMA计数电路用于计算当前传输数据个数，并控制AXI接口读写电路对AXI总线进行读写操作。
算法电路：支持RAID多种算法，进行数据响应的算法运算。算法电路只支持最底层的硬件异或，上层支持RAID5、RAID10算法由CPU调度。
SRAM：包含32KB SRAM，将校验数据临时存放于SRAM中，完成最终校验数据生成后，写回总线。
进一步的，所述配置电路通过Slave接口与AXI总线相连。
进一步的，所述DMA电路通过Master接口与AXI总线相连。
进一步的，所述SRAM为32位SRAM。
进一步的，所述Slave接口为AXI64位Slave接口。
进一步的，所述Master接口为AXI64位Master接口。
进一步的，所述AXI总线数据输入寄存器为64位寄存器。
与现有技术相比，本实用新型的有益效果是：
本实用新型的RAID校验生成装置结构简单，且具有灵活性高，资源面积小，支持算法种类丰富等特点，可以根据软件的配置，支持不同RAID协议，而且硬件执行效率高，无需CPU软件过多的参与。
附图说明
构成本申请的一部分的说明书附图用来提供对本申请的进一步理解，本申请的示意性实施例及其说明用于解释本申请，并不构成对本申请的不当限定。
图1是本实用新型的RAID校验生成装置结构示意图。
图2是本实用新型的算法电路原理图。
图3是本实用新型的配置电路原理图。
图4是本实用新型的DMA电路原理图。
图5是本实用新型的RAID校验生成装置的校验数据原理图。
图6是本实用新型的RAID校验生成装置的用户数据恢复原理图。
具体实施方式
应该指出，以下详细说明都是例示性的，旨在对本申请提供进一步的说明。除非另有指明，本文使用的所有技术和科学术语具有与本申请所属技术领域的普通技术人员通常理解的相同含义。
需要注意的是，这里所使用的术语仅是为了描述具体实施方式，而非意图限制根据本申请的示例性实施方式。如在这里所使用的，除非上下文另外明确指出，否则单数形式也意图包括复数形式，此外，还应当理解的是，当在本说明书中使用术语“包含”和/或“包括”时，其指明存在特征、步骤、操作、器件、组件和/或它们的组合。
图1是本实用新型的RAID校验生成装置结构示意图。
如图1所示，本实用新型的RAID校验生成装置，包括控制电路，所述控制电路分别与配置电路和DMA电路相连，所述配置电路和DMA电路还分别与AXI总线相连；所述控制电路还与算法电路相连。
如图2所示，算法电路包括异或元件，所述异或元件的输入端还分别与AXI总线数据输入寄存器和与XI总线数据位数的基础寄存器相连；所述算法电路的输出端与SRAM相连。
其中，控制电路：进行整体运算调度，通过配置电路的配置参数，控制DMA电路搬运数据，控制算法电路进行数据生成。
所述控制电路包括CPU及其外围电路。
配置电路：CPU通过配置电路设置用户数据的地址及数据长度，并设置校验数据的存储地址、单次校验数据长度、校验算法等相关配置。
配置电路中主要是寄存器，根据AXI总线操作不同的地址，写入不同的32位寄存器组中。
如图3所示，配置电路包括地址译码器，所述地址译码器的输出端并联连接有若干个寄存器。
其中，地址译码电路主要根据AXI总线操作不同的地址进行译码，从而选中对应的32位寄存器，进行读写配置操作。
如图4所示，DMA电路包括DMA计数电路，所述DMA计数电路与AXI接口读写电路相连。
DMA电路：主要负责总线数据的读写搬运，将用户数据读入，将生成的校验数据写出到总线地址。其中DMA计数电路用于计算当前传输数据个数，并控制AXI接口读写电路对AXI总线进行读写操作。
算法电路：支持RAID多种算法，进行数据响应的算法运算。算法电路只支持最底层的硬件异或，上层支持RAID5、RAID10算法由CPU调度。
SRAM：包含32KB SRAM，将校验数据临时存放于SRAM中，完成最终校验数据生成后，写回总线。
其中，配置电路通过Slave接口与AXI总线相连。所述Slave接口为AXI64位Slave接口。
DMA电路通过Master接口与AXI总线相连。所述Master接口为AXI64位Master接口。
SRAM为32位SRAM。
所述AXI总线数据输入寄存器为64位寄存器。
具体地，本实用新型的RAID校验生成装置的工作原理为：
如图5所示，本实用新型的RAID校验生成装置的校验数据原理为：
控制电路通过DMA电路，按单次校验数据长度，根据校验算法，将各数据段中的数据，依次发给算法电路，算法电路将各数据段对应数据进行运算后，生成校验数据，并暂时存放到内部SRAM对应地址中。等控制电路完成配置数据长度的数据搬运和运算后，再将生成的校验数据通过DMA电路回写到配置的地址中
如图6所示，本实用新型的RAID校验生成装置的用户数据恢复原理为：
当某一用户数据段有数据错误时，可通过校验数据段P与其他数据段逆向进行数据恢复。
本实用新型的RAID校验生成装置结构简单，且具有灵活性高，资源面积小，支持算法种类丰富等特点，可以根据软件的配置，支持不同RAID协议，而且硬件执行效率高，无需CPU软件过多的参与。
上述虽然结合附图对本实用新型的具体实施方式进行了描述，但并非对本实用新型保护范围的限制，所属领域技术人员应该明白，在本实用新型的技术方案的基础上，本领域技术人员不需要付出创造性劳动即可做出的各种修改或变形仍在本实用新型的保护范围以内。
Claims (10)
1.一种RAID校验生成装置，其特征在于，包括控制电路，所述控制电路分别与配置电路和DMA电路相连，所述配置电路和DMA电路还分别与AXI总线相连；所述控制电路还与算法电路相连，所述算法电路包括异或元件，所述异或元件的输入端还分别与AXI总线数据输入寄存器和与XI总线数据位数的基础寄存器相连；所述算法电路的输出端与SRAM相连。
2.如权利要求1所述的一种RAID校验生成装置，其特征在于，所述配置电路通过Slave接口与AXI总线相连。
3.如权利要求1所述的一种RAID校验生成装置，其特征在于，所述DMA电路通过Master接口与AXI总线相连。
4.如权利要求1所述的一种RAID校验生成装置，其特征在于，所述SRAM为32位SRAM。
5.如权利要求2所述的一种RAID校验生成装置，其特征在于，所述Slave接口为AXI64位Slave接口。
6.如权利要求3所述的一种RAID校验生成装置，其特征在于，所述Master接口为AXI64位Master接口。
7.如权利要求1所述的一种RAID校验生成装置，其特征在于，所述AXI总线数据输入寄存器为64位寄存器。
8.如权利要求1所述的一种RAID校验生成装置，其特征在于，所述配置电路包括地址译码器，所述地址译码器的输出端并联连接有若干个寄存器。
9.如权利要求1所述的一种RAID校验生成装置，其特征在于，所述DMA电路包括DMA计数电路，所述DMA计数电路与AXI接口读写电路相连。
10.如权利要求1所述的一种RAID校验生成装置，其特征在于，所述控制电路包括CPU及其外围电路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201720518591.0U CN206696842U (zh) | 2017-05-10 | 2017-05-10 | 一种raid校验生成装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201720518591.0U CN206696842U (zh) | 2017-05-10 | 2017-05-10 | 一种raid校验生成装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN206696842U true CN206696842U (zh) | 2017-12-01 |
Family
ID=60449680
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201720518591.0U Active CN206696842U (zh) | 2017-05-10 | 2017-05-10 | 一种raid校验生成装置 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN206696842U (zh) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN109933547A (zh) * | 2019-01-29 | 2019-06-25 | 山东华芯半导体有限公司 | 一种ssd主控中的raid被动加速装置和加速方法 |
| CN109933546A (zh) * | 2019-01-29 | 2019-06-25 | 山东华芯半导体有限公司 | 一种ssd主控中的raid主动加速装置和加速方法 |
| CN110837484A (zh) * | 2019-10-31 | 2020-02-25 | 山东华芯半导体有限公司 | Ssd主控中的raid多路处理装置及数据恢复方法 |
-
2017
- 2017-05-10 CN CN201720518591.0U patent/CN206696842U/zh active Active
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN109933547A (zh) * | 2019-01-29 | 2019-06-25 | 山东华芯半导体有限公司 | 一种ssd主控中的raid被动加速装置和加速方法 |
| CN109933546A (zh) * | 2019-01-29 | 2019-06-25 | 山东华芯半导体有限公司 | 一种ssd主控中的raid主动加速装置和加速方法 |
| WO2020155544A1 (zh) * | 2019-01-29 | 2020-08-06 | 山东华芯半导体有限公司 | 一种ssd主控中的raid被动加速装置和加速方法 |
| CN109933547B (zh) * | 2019-01-29 | 2023-03-10 | 山东华芯半导体有限公司 | 一种ssd主控中的raid被动加速装置和加速方法 |
| CN109933546B (zh) * | 2019-01-29 | 2023-03-10 | 山东华芯半导体有限公司 | 一种ssd主控中的raid主动加速装置和加速方法 |
| CN110837484A (zh) * | 2019-10-31 | 2020-02-25 | 山东华芯半导体有限公司 | Ssd主控中的raid多路处理装置及数据恢复方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| Poremba et al. | Nvmain: An architectural-level main memory simulator for emerging non-volatile memories | |
| CN104583978B (zh) | 与针对两级存储器系统的读取和写入窗口预算相关联的技术 | |
| CN206696842U (zh) | 一种raid校验生成装置 | |
| US9607120B2 (en) | Implementing system irritator accelerator FPGA unit (AFU) residing behind a coherent attached processors interface (CAPI) unit | |
| US11029852B2 (en) | Dedicated interface for coupling flash memory and dynamic random access memory | |
| CN106649406A (zh) | 一种自适应存储文件的方法和装置 | |
| WO2014169015A1 (en) | Multiprocessor system with independent direct access to bulk solid state memory resources | |
| CN103218270B (zh) | 具有多个固态盘的计算机 | |
| CN101344870B (zh) | 一种复用性强的fifo控制模块及其管理内存的方法 | |
| CN104572326B (zh) | 一种基于回读自重构的SoPC芯片容错方法 | |
| CN103984560A (zh) | 基于大规模粗粒度嵌入式可重构系统及其处理方法 | |
| CN104699577B (zh) | 用于在分布式码字存储系统中定位故障管芯的计数器 | |
| Chen et al. | Heating dispersal for self-healing NAND flash memory | |
| CN109857584A (zh) | 于记忆装置进行访问控制的方法、记忆装置和其控制器 | |
| CN110413454A (zh) | 基于存储阵列的数据重建方法、装置及存储介质 | |
| Wei et al. | A hardware-software co-design experiments platform for NAND flash based on Zynq | |
| CN106558346A (zh) | 一种基于raim构架的固态硬盘寿命计算的方法及装置 | |
| TWI514141B (zh) | 記憶體位址管理方法、記憶體控制器與記憶體儲存裝置 | |
| CN203250306U (zh) | 一种高效硬件crc校验装置 | |
| CN104461961B (zh) | 一种多核多线程的闪存装置及闪存控制方法 | |
| Rao et al. | Implementation of AMBA compliant Memory Controller on a FPGA | |
| CN103914401B (zh) | 具有多处理器的存储设备 | |
| CN104375945B (zh) | 存储器地址管理方法、存储器控制器与存储器储存装置 | |
| CN206388179U (zh) | 一种基于可信计算的移动装置 | |
| TWI251745B (en) | Apparatus and related method for calculating parity of redundant array of inexpensive disks |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| GR01 | Patent grant | ||
| GR01 | Patent grant | ||
| TR01 | Transfer of patent right |
Effective date of registration: 20180129 Address after: 100085 nine Street digital science and Technology Square North of Haidian District, Beijing, two floors Patentee after: Hung Qin (Beijing) Technology Co., Ltd. Address before: Xinluo Avenue high tech Zone of Ji'nan City, Shandong province 250101 No. 2117 Ming Sheng building 1805 Patentee before: Shandong Qin Qin Micro Electronic Technology Co., Ltd. |
|
| TR01 | Transfer of patent right |