JP2012238889A - 半導体装置およびその製造方法 - Google Patents
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Abstract
【解決手段】半導体装置100は、基板102と、ビア層130および配線層132が形成される素子形成領域であるチップ内部202と、平面視においてチップ内部202を囲むようにチップ内部202の外周に形成されたシールリング部204と、を含む。シールリング部204において、シールリングは、平面視においてチップ内部202を囲むように形成された貫通孔122aを有する第1のメタル層122と、第1のメタル層122上に第1のメタル層122に接して形成された第2のメタル層124と、を含み、第1のメタル層122の貫通孔122aの下部分には絶縁性材料(層間絶縁膜106)が形成され、貫通孔122aの上部分には第2のメタル層124を構成するメタル材料がくい込んで形成される。
【選択図】図1
Description
基板と、
前記基板上に形成され、ビアおよび配線が形成される素子形成領域と、
前記基板上に形成され、平面視において前記素子形成領域を囲むように当該素子形成領域の外周に形成されたシールリングと、
を含み、
前記シールリングは、平面視において前記素子形成領域を囲むように形成された貫通孔を有する第1のメタル層と、前記第1のメタル層上に当該第1のメタル層に接して形成された第2のメタル層と、を含み、
前記第1のメタル層の前記貫通孔の下部分には絶縁性材料が形成され、当該貫通孔の前記絶縁性材料が形成された箇所以外の上部分には前記第2のメタル層を構成するメタル材料がくい込んで形成された半導体装置が提供される。
素子形成領域と、当該素子形成領域を囲むように当該素子形成領域の外周に形成されたシールリング部と、を含む半導体装置の製造方法であって、
基板上に形成された第1の絶縁膜に、前記素子形成領域においてビアまたは配線を形成するための第1の溝、および前記シールリング部において平面視で前記素子形成領域を取り囲むように第1のシールリング溝を形成する工程と、
前記第1の溝および前記第1のシールリング溝をメタル材料で埋め込み、次いで前記第1の溝および前記第1のシールリング溝外部に露出した前記メタル材料を除去することにより、前記第1の溝内にビアまたは配線を形成するとともに、前記第1のシールリング溝内に第1のメタル層を形成する工程と、
前記第1の絶縁膜上に第2の絶縁膜を形成する工程と、
前記第2の絶縁膜に、前記素子形成領域においてビアまたは配線を形成するための第2の溝、および前記シールリング部において前記第1のシールリング溝上に第2のシールリング溝を形成する工程と、
前記第2の溝および前記第2のシールリング溝をメタル材料で埋め込み、次いで前記第2の溝および前記第2のシールリング溝外部に露出した前記メタル材料を除去することにより、前記第2の溝内にビアまたは配線を形成するとともに、前記第2のシールリング溝内に、前記第1のメタル層に接する第2のメタル層を形成する工程と、
を含み、
前記第1のシールリング溝を形成する工程において、当該第1のシールリング溝は、当該第1のシールリング溝内に、前記第1の絶縁膜を残して形成され、
前記第1のシールリング溝内に第1のメタル層を形成する工程において、前記第1のシールリング溝に残して形成された前記第1の絶縁膜により、当該第1のメタル層には貫通孔が形成され、
前記第2のシールリング溝を形成する工程において、前記第2のシールリング溝底面に前記第1の絶縁膜が露出した後、当該露出した前記第1の絶縁膜の上部分を除去して、前記第1のメタル層の前記貫通孔の下部分に前記第1の絶縁膜を残し、
前記第2のメタル層を形成する工程において、前記第1のメタル層の前記貫通孔の上部分に、当該第2のメタル層をくい込ませる半導体装置の製造方法が提供される。
102 基板
104 下層絶縁膜
106 層間絶縁膜
118 バリアメタル膜
120 銅含有メタル膜
121 下層メタル層
121a 貫通孔
122 第1のメタル層
122a 貫通孔
124 第2のメタル層
124a 貫通孔
130 ビア層
132 配線層
134 Wシールリング
140 クラックや膜剥離
150 第1の層間絶縁膜
150a 島状絶縁膜
152 第2の層間絶縁膜
152a 島状絶縁膜
152’ 層間絶縁膜
154 第3の層間絶縁膜
154a 島状絶縁膜
154’ 層間絶縁膜
156 反射防止膜
156’ 反射防止膜
158 レジスト膜
158a パターン
158b パターン
158c 部分
158d 部分
158’ レジスト膜
158’a パターン
158’b パターン
158’c 部分
160 シールリング溝
162 ビアホール
164 下層レジスト膜
166 低温酸化膜
168 反射防止膜
170 上層レジスト膜
170a パターン
172 配線溝
174 第1のハードマスク
176 第2のハードマスク
178 第3のハードマスク
180 反射防止膜
182 レジスト膜
182a パターン
182b パターン
182c 部分
182d 部分
183 反射防止膜
184 レジスト膜
184a パターン
190 配線溝
192 シールリング溝
194 ビアホールパターン
196 開口部
198 配線溝パターン
202 チップ内部
203 チップ
204 シールリング部
206 ダイシングライン
208 アライメントマーク
300 反射防止膜
302 レジスト膜
302a パターン
302b パターン
302c 部分
302d 部分
304 ビアホール
306 シールリング溝
308 反射防止膜
310 レジスト膜
310a パターン
310b パターン
310c 部分
312 配線溝
314 シールリング溝
なお、本発明は、以下の構成を適用することも可能である。
(1)
基板と、
前記基板上に形成され、ビアおよび配線が形成される素子形成領域と、
前記基板上に形成され、平面視において前記素子形成領域を囲むように当該素子形成領域の外周に形成されたシールリングと、
を含み、
前記シールリングは、平面視において前記素子形成領域を囲むように形成された貫通孔を有する第1のメタル層と、前記第1のメタル層上に当該第1のメタル層に接して形成された第2のメタル層と、を含み、
前記第1のメタル層の前記貫通孔の下部分には絶縁性材料が形成され、当該貫通孔の前記絶縁性材料が形成された箇所以外の上部分には前記第2のメタル層を構成するメタル材料がくい込んで形成された半導体装置。
(2)
(1)に記載の半導体装置において、
前記第1のメタル層の前記貫通孔は、平面視で複数の貫通孔が前記素子形成領域を囲むように分散配置されることにより構成され、前記複数の貫通孔の下部分にはそれぞれ前記絶縁性材料が形成され、当該複数の貫通孔の前記絶縁性材料が形成された箇所以外の上部分には、それぞれ前記第2のメタル層がくい込んで形成された半導体装置。
(3)
(2)に記載の半導体装置において、
前記第1のメタル層の前記複数の貫通孔は、平面視において格子状に配置された半導体装置。
(4)
(1)から(3)いずれかに記載の半導体装置において、
前記シールリングは前記第2のメタル層上に、当該第2のメタル層に接して形成された第3のメタル層をさらに含み、
前記第2のメタル層は、平面視において前記第1のメタル層の前記貫通孔とは重ならない位置において、前記素子形成領域を囲むように形成された貫通孔を有し、当該貫通孔の下部分には絶縁性材料が形成され、当該貫通孔の前記絶縁性材料が形成された箇所以外の上部分には前記第3のメタル層を構成するメタル材料がくい込んで形成された半導体装置。
(5)
(4)に記載の半導体装置において、
前記第2のメタル層の前記貫通孔は、平面視で複数の貫通孔が前記素子形成領域を囲むように分散配置されることにより構成され、前記複数の貫通孔の下部分にはそれぞれ前記絶縁性材料が形成され、当該複数の貫通孔の前記絶縁性材料が形成された箇所以外の上部分には、それぞれ前記第3のメタル層がくい込んで形成された半導体装置。
(6)
(5)に記載の半導体装置において、
前記第2のメタル層の前記複数の貫通孔は、平面視において格子状に配置された半導体装置。
(7)
(4)から(6)いずれかに記載の半導体装置において、
前記シールリングは、前記第1のメタル層下に、当該第1のメタル層に接して形成された下層メタル層をさらに含み、
前記シールリングは、内周から外周に延在する直線で切断した断面において、前記下層メタル層、前記第1のメタル層、前記第2のメタル層、および前記第3のメタル層をそれぞれ構成するメタル材料中に前記絶縁性材料が島状に分散配置された構造を有する半導体装置。
(8)
(4)から(7)いずれかに記載の半導体装置において、
前記シールリングは、内周から外周に延在する直線で切断した断面において、内周から外周の方向に、前記第1のメタル層の前記貫通孔が形成された列と前記第2のメタル層の前記貫通孔が形成された列とが交互に配置された半導体装置。
(9)
素子形成領域と、当該素子形成領域を囲むように当該素子形成領域の外周に形成されたシールリング部と、を含む半導体装置の製造方法であって、
基板上に形成された第1の絶縁膜に、前記素子形成領域においてビアまたは配線を形成するための第1の溝、および前記シールリング部において平面視で前記素子形成領域を取り囲むように第1のシールリング溝を形成する工程と、
前記第1の溝および前記第1のシールリング溝をメタル材料で埋め込み、次いで前記第1の溝および前記第1のシールリング溝外部に露出した前記メタル材料を除去することにより、前記第1の溝内にビアまたは配線を形成するとともに、前記第1のシールリング溝内に第1のメタル層を形成する工程と、
前記第1の絶縁膜上に第2の絶縁膜を形成する工程と、
前記第2の絶縁膜に、前記素子形成領域においてビアまたは配線を形成するための第2の溝、および前記シールリング部において前記第1のシールリング溝上に第2のシールリング溝を形成する工程と、
前記第2の溝および前記第2のシールリング溝をメタル材料で埋め込み、次いで前記第2の溝および前記第2のシールリング溝外部に露出した前記メタル材料を除去することにより、前記第2の溝内にビアまたは配線を形成するとともに、前記第2のシールリング溝内に、前記第1のメタル層に接する第2のメタル層を形成する工程と、
を含み、
前記第1のシールリング溝を形成する工程において、当該第1のシールリング溝は、当該第1のシールリング溝内に、前記第1の絶縁膜を残して形成され、
前記第1のシールリング溝内に第1のメタル層を形成する工程において、前記第1のシールリング溝に残して形成された前記第1の絶縁膜により、当該第1のメタル層には貫通孔が形成され、
前記第2のシールリング溝を形成する工程において、前記第2のシールリング溝底面に前記第1の絶縁膜が露出した後、当該露出した前記第1の絶縁膜の上部分を除去して、前記第1のメタル層の前記貫通孔の下部分に前記第1の絶縁膜を残し、
前記第2のメタル層を形成する工程において、前記第1のメタル層の前記貫通孔の上部分に、当該第2のメタル層をくい込ませる半導体装置の製造方法。
(10)
(9)に記載の半導体装置の製造方法において、
前記第1のシールリング溝を形成する工程において、当該第1のシールリング溝は、当該第1のシールリング溝内に、平面視で前記素子形成領域を取り囲むように前記第1の絶縁膜が島状に分散配置されるように当該第1の絶縁膜を残して形成され、
前記第1のシールリング溝内に第1のメタル層を形成する工程において、前記第1のシールリング溝に残して形成された前記第1の絶縁膜により、当該第1のメタル層には複数の貫通孔が形成される半導体装置の製造方法。
(11)
(9)または(10)に記載の半導体装置の製造方法において、
前記第2の絶縁膜上に第3の絶縁膜を形成する工程と、
前記第3の絶縁膜に、前記素子形成領域においてビアまたは配線を形成するための第3の溝、および前記シールリング部において前記第2のシールリング溝上に第3のシールリング溝を形成する工程と、
前記第3の溝および前記第3のシールリング溝をメタル材料で埋め込み、次いで前記第3の溝および前記第3のシールリング溝外部に露出した前記メタル材料を除去することにより、前記第3の溝内にビアまたは配線を形成するとともに、前記第3のシールリング溝内に、前記第2のメタル層に接する第3のメタル層を形成する工程と、
をさらに含み、
前記第2のシールリング溝を形成する工程において、当該第2のシールリング溝は、当該第2のシールリング溝内に、平面視で前記第1のメタル層の前記貫通孔とは重ならない位置において、前記素子形成領域を取り囲むように当該第2の絶縁膜を残して形成され、
前記第2のシールリング溝内に第2のメタル層を形成する工程において、前記第2のシールリング溝に残して形成された前記第2の絶縁膜により、当該第2のメタル層には貫通孔が形成され、
前記第3のシールリング溝を形成する工程において、前記第3のシールリング溝底面に前記第2の絶縁膜が露出した後、当該露出した前記第2の絶縁膜の上部分を除去して、前記第2のメタル層の前記貫通孔の下部分に前記第2の絶縁膜を残し、
前記第3のメタル層を形成する工程において、前記第2のメタル層の前記貫通孔の上部分に、当該第3のメタル層をくい込ませる半導体装置の製造方法。
(12)
(11)に記載の半導体装置の製造方法において、
前記第2のシールリング溝を形成する工程において、当該第2のシールリング溝は、当該第2のシールリング溝内に、平面視で前記素子形成領域を取り囲むように前記第2の絶縁膜が島状に分散配置されるように当該第2の絶縁膜を残して形成され、
前記第2のシールリング溝内に第2のメタル層を形成する工程において、前記第2のシールリング溝に残して形成された前記第2の絶縁膜により、当該第2のメタル層には複数の貫通孔が形成される半導体装置の製造方法。
Claims (12)
- 基板と、
前記基板上に形成され、ビアおよび配線が形成される素子形成領域と、
前記基板上に形成され、平面視において前記素子形成領域を囲むように当該素子形成領域の外周に形成されたシールリングと、
を含み、
前記シールリングは、平面視において前記素子形成領域を囲むように形成された貫通孔を有する第1のメタル層と、前記第1のメタル層上に当該第1のメタル層に接して形成された第2のメタル層と、を含み、
前記第1のメタル層の前記貫通孔の下部分には絶縁性材料が形成され、当該貫通孔の前記絶縁性材料が形成された箇所以外の上部分には前記第2のメタル層を構成するメタル材料がくい込んで形成された半導体装置。 - 請求項1に記載の半導体装置において、
前記第1のメタル層の前記貫通孔は、平面視で複数の貫通孔が前記素子形成領域を囲むように分散配置されることにより構成され、前記複数の貫通孔の下部分にはそれぞれ前記絶縁性材料が形成され、当該複数の貫通孔の前記絶縁性材料が形成された箇所以外の上部分には、それぞれ前記第2のメタル層がくい込んで形成された半導体装置。 - 請求項2に記載の半導体装置において、
前記第1のメタル層の前記複数の貫通孔は、平面視において格子状に配置された半導体装置。 - 請求項1から3いずれかに記載の半導体装置において、
前記シールリングは前記第2のメタル層上に、当該第2のメタル層に接して形成された第3のメタル層をさらに含み、
前記第2のメタル層は、平面視において前記第1のメタル層の前記貫通孔とは重ならない位置において、前記素子形成領域を囲むように形成された貫通孔を有し、当該貫通孔の下部分には絶縁性材料が形成され、当該貫通孔の前記絶縁性材料が形成された箇所以外の上部分には前記第3のメタル層を構成するメタル材料がくい込んで形成された半導体装置。 - 請求項4に記載の半導体装置において、
前記第2のメタル層の前記貫通孔は、平面視で複数の貫通孔が前記素子形成領域を囲むように分散配置されることにより構成され、前記複数の貫通孔の下部分にはそれぞれ前記絶縁性材料が形成され、当該複数の貫通孔の前記絶縁性材料が形成された箇所以外の上部分には、それぞれ前記第3のメタル層がくい込んで形成された半導体装置。 - 請求項5に記載の半導体装置において、
前記第2のメタル層の前記複数の貫通孔は、平面視において格子状に配置された半導体装置。 - 請求項4から6いずれかに記載の半導体装置において、
前記シールリングは、前記第1のメタル層下に、当該第1のメタル層に接して形成された下層メタル層をさらに含み、
前記シールリングは、内周から外周に延在する直線で切断した断面において、前記下層メタル層、前記第1のメタル層、前記第2のメタル層、および前記第3のメタル層をそれぞれ構成するメタル材料中に前記絶縁性材料が島状に分散配置された構造を有する半導体装置。 - 請求項4から7いずれかに記載の半導体装置において、
前記シールリングは、内周から外周に延在する直線で切断した断面において、内周から外周の方向に、前記第1のメタル層の前記貫通孔が形成された列と前記第2のメタル層の前記貫通孔が形成された列とが交互に配置された半導体装置。 - 素子形成領域と、当該素子形成領域を囲むように当該素子形成領域の外周に形成されたシールリング部と、を含む半導体装置の製造方法であって、
基板上に形成された第1の絶縁膜に、前記素子形成領域においてビアまたは配線を形成するための第1の溝、および前記シールリング部において平面視で前記素子形成領域を取り囲むように第1のシールリング溝を形成する工程と、
前記第1の溝および前記第1のシールリング溝をメタル材料で埋め込み、次いで前記第1の溝および前記第1のシールリング溝外部に露出した前記メタル材料を除去することにより、前記第1の溝内にビアまたは配線を形成するとともに、前記第1のシールリング溝内に第1のメタル層を形成する工程と、
前記第1の絶縁膜上に第2の絶縁膜を形成する工程と、
前記第2の絶縁膜に、前記素子形成領域においてビアまたは配線を形成するための第2の溝、および前記シールリング部において前記第1のシールリング溝上に第2のシールリング溝を形成する工程と、
前記第2の溝および前記第2のシールリング溝をメタル材料で埋め込み、次いで前記第2の溝および前記第2のシールリング溝外部に露出した前記メタル材料を除去することにより、前記第2の溝内にビアまたは配線を形成するとともに、前記第2のシールリング溝内に、前記第1のメタル層に接する第2のメタル層を形成する工程と、
を含み、
前記第1のシールリング溝を形成する工程において、当該第1のシールリング溝は、当該第1のシールリング溝内に、前記第1の絶縁膜を残して形成され、
前記第1のシールリング溝内に第1のメタル層を形成する工程において、前記第1のシールリング溝に残して形成された前記第1の絶縁膜により、当該第1のメタル層には貫通孔が形成され、
前記第2のシールリング溝を形成する工程において、前記第2のシールリング溝底面に前記第1の絶縁膜が露出した後、当該露出した前記第1の絶縁膜の上部分を除去して、前記第1のメタル層の前記貫通孔の下部分に前記第1の絶縁膜を残し、
前記第2のメタル層を形成する工程において、前記第1のメタル層の前記貫通孔の上部分に、当該第2のメタル層をくい込ませる半導体装置の製造方法。 - 請求項9に記載の半導体装置の製造方法において、
前記第1のシールリング溝を形成する工程において、当該第1のシールリング溝は、当該第1のシールリング溝内に、平面視で前記素子形成領域を取り囲むように前記第1の絶縁膜が島状に分散配置されるように当該第1の絶縁膜を残して形成され、
前記第1のシールリング溝内に第1のメタル層を形成する工程において、前記第1のシールリング溝に残して形成された前記第1の絶縁膜により、当該第1のメタル層には複数の貫通孔が形成される半導体装置の製造方法。 - 請求項9または10に記載の半導体装置の製造方法において、
前記第2の絶縁膜上に第3の絶縁膜を形成する工程と、
前記第3の絶縁膜に、前記素子形成領域においてビアまたは配線を形成するための第3の溝、および前記シールリング部において前記第2のシールリング溝上に第3のシールリング溝を形成する工程と、
前記第3の溝および前記第3のシールリング溝をメタル材料で埋め込み、次いで前記第3の溝および前記第3のシールリング溝外部に露出した前記メタル材料を除去することにより、前記第3の溝内にビアまたは配線を形成するとともに、前記第3のシールリング溝内に、前記第2のメタル層に接する第3のメタル層を形成する工程と、
をさらに含み、
前記第2のシールリング溝を形成する工程において、当該第2のシールリング溝は、当該第2のシールリング溝内に、平面視で前記第1のメタル層の前記貫通孔とは重ならない位置において、前記素子形成領域を取り囲むように当該第2の絶縁膜を残して形成され、
前記第2のシールリング溝内に第2のメタル層を形成する工程において、前記第2のシールリング溝に残して形成された前記第2の絶縁膜により、当該第2のメタル層には貫通孔が形成され、
前記第3のシールリング溝を形成する工程において、前記第3のシールリング溝底面に前記第2の絶縁膜が露出した後、当該露出した前記第2の絶縁膜の上部分を除去して、前記第2のメタル層の前記貫通孔の下部分に前記第2の絶縁膜を残し、
前記第3のメタル層を形成する工程において、前記第2のメタル層の前記貫通孔の上部分に、当該第3のメタル層をくい込ませる半導体装置の製造方法。 - 請求項11に記載の半導体装置の製造方法において、
前記第2のシールリング溝を形成する工程において、当該第2のシールリング溝は、当該第2のシールリング溝内に、平面視で前記素子形成領域を取り囲むように前記第2の絶縁膜が島状に分散配置されるように当該第2の絶縁膜を残して形成され、
前記第2のシールリング溝内に第2のメタル層を形成する工程において、前記第2のシールリング溝に残して形成された前記第2の絶縁膜により、当該第2のメタル層には複数の貫通孔が形成される半導体装置の製造方法。
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Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN117476549A (zh) * | 2023-12-25 | 2024-01-30 | 合肥晶合集成电路股份有限公司 | 半导体叠层结构的制造方法及半导体结构 |
Citations (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH06244188A (ja) * | 1993-02-19 | 1994-09-02 | Oki Electric Ind Co Ltd | 半導体素子保護帯 |
JPH11354637A (ja) * | 1998-06-11 | 1999-12-24 | Oki Electric Ind Co Ltd | 配線の接続構造及び配線の接続部の形成方法 |
JP2004064046A (ja) * | 2002-06-06 | 2004-02-26 | Fujitsu Ltd | 半導体装置及びその製造方法 |
JP2004311930A (ja) * | 2003-03-24 | 2004-11-04 | Nec Electronics Corp | 多層配線を含む半導体装置およびその製造方法 |
JP2004363376A (ja) * | 2003-06-05 | 2004-12-24 | Renesas Technology Corp | 配線及びビアプラグ間の接続構造、及び配線及びビアプラグ間の接続構造を有する半導体装置の製造方法 |
JP2006269519A (ja) * | 2005-03-22 | 2006-10-05 | Matsushita Electric Ind Co Ltd | 半導体装置およびその製造方法 |
JP2007067372A (ja) * | 2005-08-03 | 2007-03-15 | Matsushita Electric Ind Co Ltd | 半導体装置 |
-
2012
- 2012-08-06 JP JP2012173758A patent/JP5504311B2/ja not_active Expired - Fee Related
Patent Citations (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH06244188A (ja) * | 1993-02-19 | 1994-09-02 | Oki Electric Ind Co Ltd | 半導体素子保護帯 |
JPH11354637A (ja) * | 1998-06-11 | 1999-12-24 | Oki Electric Ind Co Ltd | 配線の接続構造及び配線の接続部の形成方法 |
JP2004064046A (ja) * | 2002-06-06 | 2004-02-26 | Fujitsu Ltd | 半導体装置及びその製造方法 |
JP2004311930A (ja) * | 2003-03-24 | 2004-11-04 | Nec Electronics Corp | 多層配線を含む半導体装置およびその製造方法 |
JP2004363376A (ja) * | 2003-06-05 | 2004-12-24 | Renesas Technology Corp | 配線及びビアプラグ間の接続構造、及び配線及びビアプラグ間の接続構造を有する半導体装置の製造方法 |
JP2006269519A (ja) * | 2005-03-22 | 2006-10-05 | Matsushita Electric Ind Co Ltd | 半導体装置およびその製造方法 |
JP2007067372A (ja) * | 2005-08-03 | 2007-03-15 | Matsushita Electric Ind Co Ltd | 半導体装置 |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN117476549A (zh) * | 2023-12-25 | 2024-01-30 | 合肥晶合集成电路股份有限公司 | 半导体叠层结构的制造方法及半导体结构 |
CN117476549B (zh) * | 2023-12-25 | 2024-04-09 | 合肥晶合集成电路股份有限公司 | 半导体叠层结构的制造方法及半导体结构 |
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