JP2012190283A - 情報処理装置、情報処理装置の制御方法、およびプログラム - Google Patents

Abstract

【課題】データ転送を行わない期間の消費電力を省電力効果の高い状態に早く遷移させる。
【解決手段】データ制御装置へデータを転送するように要求する要求部と、転送されたデータを処理して逐次出力する出力部と、転送が完了してから次に転送が開始されるまでの第１の時間を、要求部により要求されたデータの転送量と、出力部により出力される出力レートとに基づいて算出する算出部と、第１の時間と、データ制御装置と接続するチップ間バスを省電力状態へ遷移させるのに要する時間と省電力状態から復帰させるのに要する時間との合計である第２の時間と、を比較する比較部と、比較部により第１の時間が第２の時間よりも長いと判断されると、チップ間バスを省電力状態へ遷移させる変更部と、を備える。
【選択図】 図３

Description

本発明は、情報処理装置、情報処理装置の制御方法、およびプログラムに関し、特に、デジタル画像データを印刷あるいは表示するために使用される最終出力デバイスと接続する情報処理装置、情報処理装置の制御方法、およびプログラムに関する。

近年、デジタル画像処理装置から出力される画像は、高速化且つ高精細化されている。最終出力デバイスにおいては一定間隔で必ず画像データを出力する必要があり、そのため、最終出力デバイスには大容量のバッファメモリが必要とされている。

一方、近年ではチップ間接続に高速な接続規格が規定されており、この高速接続規格を利用してデータ転送を行う手法が提案されている（特許文献１参照）。

特許文献１で用いられているＰＣＩ−Ｅｘｐｒｅｓｓ規格では消費電力を低く抑えるために、Ｌ０／Ｌ０ｓ／Ｌ１／Ｌ２という各リンク状態が定義されている。Ｌ０状態は通常状態であり、Ｌ０ｓ状態乃至Ｌ２状態は省電力状態であり、消費電力量はＬ０ｓ状態からＬ２状態へ移るにつれて順に低くなるように定義されている。

特許文献１では、ライン同期信号またはフレーム同期信号に同期して画像データを転送する方法が開示されている。具体的には、ライン同期で起動される一連の転送処理によるパケット間隔をＰＣＩ−Ｅｘｐｒｅｓｓ規格で定義されている省電力状態Ｌ０ｓへの遷移時間以下としている。これにより、一連のデータ転送中にＬ０状態への不要な遷移を行わせず、Ｌ０ｓ省電力時間を全体として長くするようにしている。

特開２００６−２０１９０９号公報

"ＰＣＩ−Ｅｘｐｒｅｓｓ規格の概要"Ｉｎｔｅｒｆａｃｅ誌、Ｊｕｌｙ，ｐ８０−ｐ９２´２００３ 里見尚志 "ＰＣＩ Ｅｘｐｒｅｓｓ Ｓｙｓｔｅｍ Ａｒｃｈｉｔｅｃｔｕｒｅ，ｐ５６７−ｐ６４５"ＭｉｎｄＳｈａｒｅ，Ｉｎｃ．

しかしながら、特許文献１に記載の方法は、ＰＣＩ−Ｅｘｐｒｅｓｓ規格で規定されている省電力状態の中で、省電力効果が比較的低いＬ０ｓ状態を利用するものであるため省電力効果の大幅な向上は見込めない。また、ＰＣＩ−Ｅｘｐｒｅｓｓ規格で規定されている省電力遷移は、データ転送が行われていない論理的アイドル状態である時間に依存して遷移が行われるため、必要なデータ転送完了から省電力状態への移行に際して無駄な時間が生じるという課題がある。

上記の課題に鑑み、本発明は、データ転送を行わない期間に、より省電力効果の高い状態に効率的に遷移させることを目的とする。

上記の目的を達成する本発明に係る情報処理装置は、
データ制御装置から転送されたデータを処理する情報処理装置であって、
前記データ制御装置へデータを転送するように要求する要求手段と、
前記転送された前記データを処理して逐次出力する出力手段と、
前記転送が完了してから次に転送が開始されるまでの第１の時間を、前記要求手段により要求されたデータの転送量と、前記出力手段により出力される出力レートとに基づいて算出する算出手段と、
前記第１の時間と、前記データ制御装置と接続するチップ間バスを省電力状態へ遷移させるのに要する時間と前記省電力状態から復帰させるのに要する時間との合計である第２の時間と、を比較する比較手段と、
前記比較手段により前記第１の時間が前記第２の時間よりも長いと判断されると、前記チップ間バスを前記省電力状態へ遷移させる変更手段と
を備えることを特徴とする。

本発明によれば、データ転送を行わない期間に、より省電力効果の高い状態に効率的に遷移させることができる。

データ転送システムの全体概略図。 本発明の制御側の動作概要を説明するフローチャート。 ＤＭＡ部の動作概要を説明するフローチャート。 図２、図３のフローチャート動作の前提となるタイミング関係を示すタイミングチャート。 Ｌ１遷移要求回路の一例を示す図。 Ｌ１遷移要求回路の動作を説明する図。 ＰＣＩ−Ｅｘｐｒｅｓｓ規格のリンク状態定義を説明する図。 アクティブステート電源管理の制御例を示すタイミングチャート。

（第１実施形態）
最初に、ＰＣＩ−Ｅｘｐｒｅｓｓの省電力管理機構の概要を説明する。図７に示すように、ＰＣＩ−Ｅｘｐｒｅｓｓでは消費電力を低く抑えるために、Ｌ０／Ｌ０ｓ／Ｌ１／Ｌ２というリンクステート（リンク状態）が定義されている。Ｌ０は通常モードで、Ｌ０ｓからＬ２へと移るにつれて低消費電力となる。Ｌ０ｓ状態は、リンクがコモンモード電圧であり、クロックや主電源がオンの状態である。Ｌ１状態は、リンクがコモンモード電圧であり、クロックはオフの状態であり、主電源がオンの状態である。Ｌ２状態は、クロックや主電源がオフの状態であり、補助電源がある場合は供給が行われる状態である。

図８は、Ｌ０ｓ／Ｌ１／Ｌ２の各状態について示している。図８（ａ）では、ｍｓオーダでＬ２状態の省電力モードに入り（その期間を“Ｌ２”で示す）、ソフトウェア制御により電源管理を行う。図８（ｂ）では、μsオーダでＬ１状態の省電力モードに入り（その期間を“Ｌ１”で示す）、図８（ｃ）では、ｎｓオーダでＬ０ｓ状態の省電力モードに入る（その期間を“Ｌ０ｓ”で示す）。Ｌ０ｓ状態およびＬ１状態では、それぞれハードウェア制御により電源管理を行う。

Ｌ０状態からＬ０ｓ／Ｌ１／Ｌ２の各省電力モードへ移行するために、また、各省電力モードからＬ０状態へ復帰するために、時間を要する。この時間が最も短いＬ０ｓ状態においては、復帰にかかる時間が１６ｎｓ〜４μsである。これらの省電力状態へ遷移させる条件として、リンク上に通信が存在しない状態（論理的アイドル状態）がデバイス固有の期間継続した場合に省電力状態へ遷移させることがＰＣＩ−Ｅｘｐｒｅｓｓ規格で規定されている。

次に、Ｌ０状態からＬ１状態への遷移とその復帰についての概要を説明する。ハードウェア制御による省電力制御（Ａｃｔｉｖｅ ＳｔａｔｅＰｏｗｅｒＭａｎａｇｅｍｅｎｔ、以下ＡＳＰＭと称する）が行われるＬ１状態への遷移は、ダウンストリームコンポーネント（受信側）から開始される。ＡＳＰＭ_Ｌ１への遷移を開始しようとするダウンストリームコンポーネントは、Ｌ１遷移要求（ＰＭ_Ａｃｔｉｖｅ_Ｓｔａｔｅ_Ｒｅｑｕｅｓｔ_Ｌ１として定義されているＤａｔａ Ｌｉｎｋ Ｌａｙｅｒ Ｐａｃｋｅｔ）をアップストリームコンポーネント（送信側）に送信する。アップストリームコンポーネントがＬ１状態への遷移を受け入れる場合には、アップストリームコンポーネントは受領通知（ＰＭ_Ｒｅｑｕｅｓｔ_Ａｃｋとして定義されているＤａｔａ Ｌｉｎｋ Ｌａｙｅｒ Ｐａｃｋｅｔ）をダウンストリームコンポーネントに送信する。受領通知を受け取ったダウンストリームコンポーネントは、リンクを電気的アイドル状態に移行する。アップストリームコンポーネントは、ダウンストリームコンポーネントと接続されているリンクが電気的アイドル状態に移行したことを確認し、自身も電気的アイドル状態に移行する。これによりＬ０状態からＬ１状態への遷移が完了する。

一方、Ｌ１状態からＬ０状態への遷移（復帰）はアップストリームコンポーネントとダウンストリームコンポーネントのどちらからも開始可能であることが規格で定義されている。Ｌ１状態でリンクを介して通信を行おうとするコンポーネントは、自身をＬ０状態に復帰させてから通信を開始することが規格で規定されている。また、Ｌ１状態からＬ０状態に復帰させる際の手続きについても仕様で定義されている。

以下、特にチップ間接続に用いる高速インタフェースとしてＰＣＩ−Ｅｘｐｒｅｓｓを用いた場合の実施形態について、図面を用いて詳細説明を行う。受信側がチップ間インタフェースを省電力状態に移行させるコマンドインタフェースを有しており、送信側から受信側へのデータ転送完了時に受信側を低消費電力状態に移行させるコマンドを実行する。さらに、データ転送を開始する時間間隔が一定、あるいは、一定でなくても次回のデータ転送開始時間が予測可能であり、次回のデータ転送開始までの時間が省電力状態への移行に要する時間よりも大きい場合に当該コマンドを発行するようにする。

図１を参照して、本発明をプリンタに適用した場合の全体概略ブロック図を示す。

データ制御装置１０１は、不図示のホストコンピュータから印刷データを受け取り保持する。データ制御装置１０１は、ホストインタフェース１０２と、ＣＰＵ１０３と、メモリ制御部１０４と、割り込み受信回路１０６と、チップ間インタフェース１０７とを備える。

ホストインタフェース１０２は、不図示のホストコンピュータと通信を行う。

ＣＰＵ１０３は、各構成要素を制御する。メモリ制御部１０４は、メモリデバイス１０５を制御する。メモリデバイス１０５は、メモリ制御部１０４により制御され、データを記憶する外付けのメモリデバイスである。割り込み受信回路１０６は、画像データ出力装置１０８からタイミング信号を受信する。チップ間インタフェース１０７は、データ制御装置１０１側のチップ間バス接続用インタフェースである。

情報処理装置としての画像データ出力装置１０８は、印刷データに基づいて印刷を行い出力する。画像データ出力装置１０８は、チップ間インタフェース１０９と、画像データ出力インタフェース１１０と、画像データ出力制御部１１１と、ＤＭＡ部１１２と、Ｌ１遷移要求回路１１３と、選択回路１１４とを備える。

チップ間インタフェース１０９は、画像データ出力装置１０８側のチップ間バス接続用インタフェースである。画像データ出力インタフェース１１０は、不図示の印刷エンジンに画像データを出力する。また、画像データ出力インタフェース１１０は、図４で後述するように画像データ出力インタフェース１１０内部のバッファ残量があらかじめ設定されている閾値以下になった場合に、ＤＭＡ転送要求をＤＭＡ部１１２に対して出力する。

画像データ出力制御部１１１は、画像データ出力装置１０８内部の各構成要素および不図示の印刷エンジンを制御する。ＤＭＡ部１１２は、データ制御装置１０１に接続されたメモリデバイス１０５から印刷に必要なデータを読み出し、画像データ出力インタフェース１１０にデータを提供する。Ｌ１遷移要求回路１１３は、ＤＭＡ部１１２からの要求を受けて、チップ間インタフェース１０９をＬ１状態に遷移させる要求を行う。選択回路１１４は、画像データ出力インタフェース１１０に入力される画像データを選択するである。

図４は、図２および図３のフローチャートで示される動作の前提となるタイミング関係を示すタイミングチャートである。

図４は、画像データ出力インタフェース１１０に含まれるバッファに蓄積されているデータ残量と、受信側である画像データ出力装置１０８からのＤＭＡ転送要求と、ＤＭＡ部１１２の転送要求コマンドと、受信データと、Ｌ１遷移要求信号とを示す。画像データ出力インタフェース１１０のバッファ残量は時刻ｔ０以降徐々に低下していく。そして時刻ｔ１において、受信側である画像データ出力装置１０８からのＤＭＡ転送要求が行われる。そしてＤＭＡ部１１２により転送要求コマンドが発行され、送信側であるデータ制御装置１０１からデータを受信する。データを受信すると、画像データ出力インタフェース１１０のバッファ残量が増加していく。そして時刻ｔ１’において、Ｌ１遷移要求信号が発せられ、Ｌ０状態からＬ１状態へ遷移する。Ｌ１状態へ遷移している間、データは逐次出力され、バッファ残量が徐々に低下していく。以降同様の処理が繰り返されることになる。

次に、図２および図３のフローチャートを参照して、データ制御装置１０１による処理の手順および画像データ出力装置１０８が印刷動作を行う際の処理の手順を説明する。

本実施形態に係る情報処理装置（画像データ出力装置１０８）は、接続しているデータ制御装置からの転送が完了した時から次に転送が開始されるまでの第１の時間を、データの転送量と、出力レートとに基づいて算出する。そして、転送が完了した時に、第１の時間が、データ制御装置と接続するチップ間バスを省電力状態へ遷移させるのに要する時間と省電力状態から復帰させるのに要する時間との合計である第２の時間よりも長い場合に、十分な時間があるとしてチップ間バスを省電力状態へ遷移させる。以下、省電力状態へ変更する際の具体的な処理を説明する。

図２のＳ２０１において、データ制御装置１０１は、画像データ出力装置１０８に対して、印刷される画像の各種情報（用紙サイズ、カラー、ＤＭＡ部１１２に必要な設定等）を設定する。

Ｓ２０２において、その後、データ制御装置１０１は、画像データ出力制御部１１１に、選択回路１１４の入力選択をデータ制御装置１０１からのデータ受信状態として設定させる。

Ｓ２０３において、データ制御装置１０１は、その上でデータを送信し、画像データ出力インタフェース１１０内の不図示の出力データバッファを一杯の状態とする。

Ｓ２０４において、データ制御装置１０１は、出力データバッファを一杯の状態にした後、画像データ出力制御部１１１に対して、選択回路１１４の入力選択をＤＭＡ部１１２からの入力に切り替える指示を行った後、印刷実行を指示する。

Ｓ２０５において、印刷実行指示を受け取った画像データ出力制御部１１１は、不図示の印刷装置に対して起動指示を行い、画像データ出力インタフェース１１０は、印刷装置から入力されるタイミング信号に基づいて、画像データの出力を開始する。

印刷動作が開始されると、画像データ出力インタフェース１１０内の画像データバッファのバッファ残量は、図４に示されるように徐々に減少する。画像データ出力インタフェース１１０は、バッファ残量があらかじめ設定されている閾値（トリガレベル）以下になったらＤＭＡ転送要求をＤＭＡ部１１２に対して出力する。ＤＭＡ部１１２はＤＭＡ転送要求を受け取ると、あらかじめ設定されている量の画像データ転送要求を、画像データ出力装置１０８内のチップ間バス経由でデータ制御装置１０１に送信する。この時、ＤＭＡ部１１２がデータ制御装置１０１に対して要求を行うデータ要求量は、
データ要求量 ≦ 画像データバッファサイズ − トリガレベル
という関係を満たすようにあらかじめ設定される。

ＤＭＡ部１１２は、要求したデータをすべて受信すると、Ｌ１遷移要求回路１１３に対してＬ１要求信号を出力する。Ｌ１遷移要求回路１１３は、ＤＭＡ部１１２からＬ１要求信号を受け取ると、チップ間インタフェース１０９に対してＬ１状態への遷移を行わせるｔｏＬ１信号を出力する。

ここで、図５は、Ｌ１遷移要求回路１１３の一例を示す。図５に示されるように、チップ内部のモジュールからのチップ間インタフェース１０９を経由したアクセス要求（ＡｃｃｅｓｓＲｅｑｕｅｓｔ）信号により、あるいは、データ制御装置１０１からのチップ間インタフェース１０７を経由したアクセス（Ｌ１ｔｏＬ０）信号により、Ｌ１遷移要求回路１１３は、Ｌ１遷移要求を解除する。

Ｓ２０６において、ＣＰＵ１０３は、終了割り込み信号を受信したか否かを判定する。終了割り込み信号を受信したと判定された場合（Ｓ２０６；ＹＥＳ）、処理を終了する。一方、終了割り込み信号を受信していないと判定された場合（Ｓ２０６；ＮＯ）、受信があるまで待機する。

次に図３のフローチャートを参照して、ＤＭＡ部１１２の処理手順を説明する。ＤＭＡ部１１２は、その内部に、１回のＤＭＡ要求で実行される読み出し要求回数をカウントする転送回数カウンタを有する。

Ｓ３０１において、ＤＭＡ部１１２は、画像データ出力インタフェース１１０からＤＭＡ要求信号を受信したか否かを判定する。ＤＭＡ要求信号を受信したと判定された場合（Ｓ３０１；ＹＥＳ）、Ｓ３０２へ進む。一方、ＤＭＡ要求信号を受信していないと判定された場合（Ｓ３０１；ＮＯ）、受信するまで待機する。

Ｓ３０２において、ＤＭＡ部１１２は、画像データ出力インタフェース１１０からＤＭＡ要求を受け取ると、まず、転送回数カウンタを０に初期化する。転送回数カウンタは、１回のＤＭＡ要求でデータ制御装置１０１から読み出してくるデータ要求量を満たすために、ＤＭＡ部１１２が接続された画像データ出力装置１０８内部のバスにおける１回のデータ転送量から必要とされる要求回数をカウントするために使用される。

Ｓ３０３において、ＤＭＡ部１１２は、画像データ出力インタフェース１１０からＤＭＡ転送要求を受け取る。その後、ＤＭＡ部１１２は、チップ内部のバス経由でデータ制御装置１０１に対して画像データの読み出し要求を行う。

Ｓ３０４において、読み出し要求発行後、ＤＭＡ部１１２は、転送済みのデータ量を示す転送量カウンタ（不図示）を、読み出し要求サイズだけ増加させる。また、１回のＤＭＡ転送要求により実行される転送の回数をカウントするために使用される転送回数カウンタに１を加える。さらに、次の転送要求のために読み出しアドレス値を更新する。

Ｓ３０５において、ＤＭＡ部１１２は、その後、ページ印刷に必要な転送がすべて完了したか否か、すなわち、総転送量が設定値に達したか否かを判定する。ページ印刷に必要なデータの転送が完了していないと判定された場合（Ｓ３０５；ＮＯ）、Ｓ３０６へ進む。一方、ページ印刷に必要なデータの転送が完了したと判定された場合（Ｓ３０５；ＹＥＳ）、Ｓ３１０へ進む。

Ｓ３０６において、ＤＭＡ部１１２は、転送回数カウンタの値から転送回数が設定値に達したか否かを判定する。転送回数が設定値に達したと判定された場合（Ｓ３０６；ＹＥＳ）、Ｓ３０７へ進む。一方、転送回数が設定値に達していないと判定された場合（Ｓ３０６；ＮＯ）、Ｓ３０３に戻る。

Ｓ３０７において、ＤＭＡ部１１２は、要求したすべての転送が完了したか否かを判定する。転送が完了したと判定された場合（Ｓ３０７；ＹＥＳ）、Ｓ３０８へ進む。一方、転送が完了していないと判定された場合（Ｓ３０７；ＮＯ）、待機する。

Ｓ３０８において、ＤＭＡ部１１２は、次回の転送を開始するまでに十分な時間があるか否か判定する。以下、この判定処理の内容について説明する。ＤＭＡ部１１２は、ＤＭＡ部１１２の内部に存在する不図示のタイマ値を参照する。このタイマは、カウンタ初期値がＤＭＡ要求の発生する周期をカウンタのクロック周期で表す値に設定されている。つまり、
カウンタ初期値 ＝ データ要求量 ／ データ消費レート
である。ここで、データ消費レートは、印刷エンジンの処理速度によって決定される値をタイマクロック周期に換算した値である。タイマは、ＤＭＡ要求信号を受け取ると、カウンタ初期値をロードし、クロック周期に従い、１ずつカウント値を減らしていき、値が０となることによって、あるいは、ＤＭＡ部１１２からの指示によって、カウント動作を停止するように構成されている。要求したすべてのデータの受信を完了した時、このタイマの値を参照し、予め設定されている設定値と比較する。

その結果、次回の転送を開始するまでに十分な時間があると判定された場合、すなわちタイマの値が設定値よりも大きいと判定された場合（Ｓ３０８；ＹＥＳ）、Ｓ３０９へ進む。一方、次回の転送を開始するまでに十分な時間がないと判定された場合、すなわちタイマの値が設定値以下であると判定された場合（Ｓ３０８；ＹＥＳ）、Ｌ１遷移要求信号を出力せずに、Ｓ３０１へ戻る。

Ｓ３０９において、ＤＭＡ部１１２は、Ｌ１遷移要求回路１１３に対して省電力移行コマンドであるＬ１遷移要求信号を出力し、次の転送要求を受け取るために、Ｓ３０１へ戻る。

タイマカウンタの値を判断する上述の設定値はあらかじめ、例えばデータ制御装置１０１内のＣＰＵ１０３によりチップ間インタフェースを介して設定される。その設定値は、チップ間インタフェースがＬ１状態に遷移し、その状態からＬ０状態に復帰するのに必要とする時間であってもよく、またはこれらに加えて、データ制御装置１０１に接続されたメモリデバイス１０５から実際にデータを読み出せる時間を加味して決定されてもよい。このカウンタの値が次回転送までの時間を示すものである。

すなわち、接続しているデータ制御装置からの転送が完了した時から次に転送が開始されるまでの第１の時間と、データ制御装置と接続するチップ間バスを省電力状態へ遷移させるのに要する時間と省電力状態から復帰させるのに要する時間との合計である第２の時間との長短が判定されることになる。

次に、省電力移行コマンドインタフェースについて説明を行う。本実施形態では画像データ出力装置１０８におけるＬ１遷移要求回路１１３がその機能を有している。先に説明したように、ＰＣＩ−Ｅｘｐｒｅｓｓ規格においてはどちら側からでも低消費電力状態であるＬ１状態から通常状態Ｌ０への復帰を開始してもよいことが仕様で規定されている。そのため、省電力移行コマンドインタフェースは、ＤＭＡ部１１２からの読み出し要求を受けてＬ１状態からＬ０状態への復帰を開始できるようにしておく必要がある。その一具体例が図５に示され、その概略動作タイミングチャートが図６に示される。図６は、画像データ出力装置１０８の内部モジュールからアクセス要求があった場合を示してある。省電力移行コマンドインタフェースは、接続相手であるデータ制御装置１０１からのアクセス要求によるＬ０復帰信号（Ｌ１ｔｏＬ０）および画像データ出力装置１０８の内部モジュールからのアクセス要求（ＡｃｃｅｓｓＲｅｑｕｅｓｔ）信号の両方を考慮する必要がある。それらの何れかからのアクセスによりチップ間インタフェース１０９をＬ１状態へ遷移させる要求信号（ｔｏＬ１）を解除する。図５では、データ出力装置１０８の内部モジュールからのアクセス要求があった場合が示されている。

画像データ出力装置１０８の画像データ出力レートが入手可能であり、また、チップ間インタフェースのＬ１状態への遷移時間および復帰時間ならびにＤＭＡ転送量が既知であることから、タイマは転送間隔予測機能を有する。また遷移を行うか否かの判断処理は、ＤＭＡ部１１２が転送完了後にタイマの残り時間と、設定値との比較を行うことで実現している。

以上説明したように、本実施形態によれば、データ転送を行わない期間の消費電力を、より省電力効果の高い状態に早く遷移させることができる。

（その他の実施形態）
また、本発明は、以下の処理を実行することによっても実現される。即ち、上述した実施形態の機能を実現するソフトウェア（プログラム）を、ネットワーク又は各種記憶媒体を介してシステム或いは装置に供給し、そのシステム或いは装置のコンピュータ（またはＣＰＵやＭＰＵ等）がプログラムを読み出して実行する処理である。

Claims (6)

1. データ制御装置から転送されたデータを処理する情報処理装置であって、
   前記データ制御装置へデータを転送するように要求する要求手段と、
   前記転送された前記データを処理して逐次出力する出力手段と、
   前記転送が完了してから次に転送が開始されるまでの第１の時間を、前記要求手段により要求されたデータの転送量と、前記出力手段により出力される出力レートとに基づいて算出する算出手段と、
   前記第１の時間と、前記データ制御装置と接続するチップ間バスを省電力状態へ遷移させるのに要する時間と前記省電力状態から復帰させるのに要する時間との合計である第２の時間と、を比較する比較手段と、
   前記比較手段により前記第１の時間が前記第２の時間よりも長いと判断されると、前記チップ間バスを前記省電力状態へ遷移させる変更手段と
   を備えることを特徴とする情報処理装置。
2. 前記データ制御装置から転送された前記データを受信して蓄積する蓄積手段をさらに備え、
   前記要求手段は、前記出力手段により前記データが出力されていき、前記蓄積手段のバッファ残量が閾値以下になった場合に、前記データ制御装置へデータを転送するように要求することを特徴とする請求項１に記載の情報処理装置。
3. 前記チップ間バスにＰＣＩ−Ｅｘｐｒｅｓｓを使用することを特徴とする請求項１または２に記載の情報処理装置。
4. 前記省電力状態はＬ１状態であることを特徴とする請求項３に記載の情報処理装置。
5. データ制御装置から転送されたデータを処理する情報処理装置の制御方法であって、
   前記データ制御装置へデータを転送するように要求する要求工程と、
   前記転送された前記データを処理して逐次出力する出力工程と、
   前記転送が完了してから次に転送が開始されるまでの第１の時間を、前記要求工程により要求されるデータの転送量と、前記出力工程により出力される出力レートとに基づいて算出する算出工程と、
   前記第１の時間と、前記データ制御装置と接続するチップ間バスを省電力状態へ遷移させるのに要する時間および前記省電力状態から復帰させるのに要する時間の合計である第２の時間と、を比較する比較工程と、
   前記比較工程により前記第１の時間が前記第２の時間よりも長いと判断されると、前記チップ間バスを前記省電力状態へ遷移させる変更工程と、
   を備えることを特徴とする情報処理装置の制御方法。
6. コンピュータに請求項５に記載の情報処理装置の制御方法の各工程を実行させるためのプログラム。

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