JP2011175555A - 記憶装置および記憶システム - Google Patents

Abstract

【課題】メモリカードなどの記憶装置において、低消費電力のインタフェースを実現する。
【解決手段】記憶装置１は、データ通信可能な通信可能状態Ｌ０とデータ通信不可能な休止状態との間で動作状態を制御可能な通信実行部１１と、前記通信実行部が送受するデータを記憶するバッファ１３と、データを記憶可能なメモリ１５と、メモリ１５とバッファ１３との間でのデータ入出力を実行するメモリ制御部１４と、データ通信する場合に通信実行部１１を動作させ、データ通信しない場合に休止させる通信制御部１１とを有する。通信制御部１１は、バッファ１３のデータ処理状態に応じて、データ通信中に、通信実行部１１の動作状態を通信可能状態と休止状態との間で切り替える。
【選択図】図１

Description

本発明は、メモリカードなどの記憶装置および記憶システムに関する。

メモリカードは、電子機器に対して着脱可能に装着され、電子機器のデータ処理に係るデータを記憶することができる。
たとえばカメラに装着された場合、メモリカードは、カメラで撮像した画像のデータなどを記憶することができる。
このようなメモリカードと電子機器とのインタフェースとして、ＰＣＩ Ｅｘｐｒｅｓｓがある（特許文献１、２）。
ＰＣＩ Ｅｘｐｒｅｓｓは、シリアルデータ通信によりデータを高速に転送するものであり、ピクセル数の多い画像や動画のデータ転送に適している。

特開２００６−２２１４５３号公報 米国特許出願公開第２００８／０２８８７９８号明細書

しかしながら、ＰＣＩ Ｅｘｐｒｅｓｓでは、高速なシリアルデータ通信を実現するために、高い周波数のクロック信号を使用する。
このため、ＰＣＩ Ｅｘｐｒｅｓｓなどのシリアルデータ通信方式をインタフェースに用いた場合、消費電力が大きくなる可能性がある。
たとえばバッテリ駆動されるモバイル機器においてメモリカードとのインタフェースにＰＣＩ Ｅｘｐｒｅｓｓを採用した場合、モバイル機器の連続使用可能時間、バッテリの寿命に影響を与える可能性がある。

このようにメモリカードなどの記憶装置では、低消費電力のインタフェースが求められている。

本発明の第１の観点の記憶装置は、データ通信可能な通信可能状態とデータ通信不可能な休止状態との間で動作状態を制御可能な通信実行部と、通信実行部が送受するデータを記憶するバッファと、データを記憶可能なメモリと、メモリとバッファとの間でのデータ入出力を実行するメモリ制御部と、データ通信する場合に通信実行部を動作させ、データ通信しない場合に休止させる通信制御部とを有する。そして、通信制御部は、バッファのデータ処理状態に応じて、データ通信中に、通信実行部の動作状態を通信可能状態と休止状態との間で切り替える。

第１の態様に係る記憶装置では、データ通信する通信実行部は、バッファのデータ処理状態に応じて、データ通信中に、通信可能状態と休止状態の間で切り替わる。休止状態に切り替わることにより、データ通信中の通信実行部の消費電力が減る。

本発明の第２の観点の記憶システムは、データ処理を実行する電子機器と、電子機器に着脱可能に装着され、電子機器のデータ処理に係るデータを記憶する記憶装置とを有する。記憶装置は、電子機器とデータ通信可能な通信可能状態とデータ通信不可能な休止状態との間で動作状態を制御可能な通信実行部と、通信実行部が電子機器との間で送受するデータを記憶するバッファと、データを記憶可能なメモリと、メモリとバッファとの間でのデータ入出力を実行するメモリ制御部と、電子機器とデータ通信する場合に通信実行部を動作させ、データ通信しない場合に休止させる通信制御部とを有する。そして、通信制御部は、バッファのデータ処理状態に応じて、電子機器とのデータ通信中に、通信実行部の動作状態を通信可能状態と休止状態との間で切り替える。

本発明では、低消費電力のインタフェースを実現することができる。

図１は、本発明の実施形態に係るメモリカードのハードウェアのブロック図である。 図２は、図１のメモリカードを用いたカメラシステムの概略構成図である。 図３は、ＰＣＩ Ｅｘｐｒｅｓｓの通信方式の説明図である。 図４は、ＰＣＩ Ｅｘｐｒｅｓｓの通信プロトコルの説明図である。 図５は、ＰＣＩ Ｅｘｐｒｅｓｓの通信パケットの説明図である。 図６は、ＰＣＩ Ｅｘｐｒｅｓｓのコンポーネントの状態遷移図である。 図７は、動作状態をＬ０からＬ１へ切り替える通信シーケンスチャートの一例である。 図８は、動作状態をＬ０からＬ０ｓへ切り替える通信シーケンスチャートの一例である。 図９は、動作状態をＬ１からＬ０へ切り替える通信シーケンスチャートの一例である。 図１０は、動作状態をＬ０ｓからＬ０へ切り替える通信シーケンスチャートの一例である。 図１１は、書込みアクセス期間中のバッファの状態に応じた動作状態の制御に関するメモリ空間の説明図である。 図１２は、書込みアクセス期間中の状態制御のフローチャートである。 図１３は、書込みアクセス期間中のバッファ内の未処理書込みデータ量の時間的変化の一例を示す説明図である。 図１４は、読出しアクセス期間中のバッファの状態に応じた動作状態の制御に関するメモリ空間の説明図である。 図１５は、読出しアクセス期間中の状態制御のフローチャートである。 図１６は、読出しアクセス期間中のバッファ内の未処理読出しデータ量の時間的変化の一例を示す説明図である。 図１７は、第１の変形例に係るメモリカードのハードウェアのブロック図である。 図１８は、第２の変形例に係るメモリカードのハードウェアのブロック図である。

以下、本発明の実施の形態を図面に関連付けて説明する。なお、説明は以下の順序で行う。
１．メモリカードおよびカメラ装置（ホスト機器）の構成
２．ＰＣＩ Ｅｘｐｒｅｓｓの通信方式
３．ＰＣＩ Ｅｘｐｒｅｓｓの電源管理
４．ホスト機器の書込みアクセス期間中の電源管理
５．ホスト機器の読出しアクセス期間中の電源管理

［メモリカード１およびカメラ装置２の構成］
図１は、本発明の実施形態に係るメモリカード１のハードウェアレベルのブロック図である。
図１のメモリカード１は、カードインタフェース部（Ｃ＿Ｉ／Ｆ）１１、コントロールレジスタ（ＲＥＧ）１２、バッファ（ＢＵＦ）１３、メモリコントローラ（Ｍ＿ＣＴＲＬ）１４、不揮発性メモリ（ＮＶ＿ＭＥＭ）１５を有する。
そして、メモリカード１は、ＰＣＩ Ｅｘｐｒｅｓｓの規格に準拠して電子機器と通信する。

図２は、図１のメモリカード１を用いたカメラシステム３の概略構成図である。
図２のカメラシステム３は、図１のメモリカード１と、ホスト機器としてのカメラ装置２とを有する。

図２のカメラ装置２は、撮像部（ＣＡＭ）２１、操作部（ＫＥＹ）２２、表示部（ＤＩＳＰ）２３、ＣＰＵ２４、メモリ（ＭＥＭ）２５、ホストインタフェース部（Ｈ＿Ｉ／Ｆ）２６、およびこれらを接続するシステムバス２７を有する。
また、カメラ装置２は、バッテリ（ＢＡＴ）２８により駆動される。

撮像部２１は、ＣＭＯＳセンサ、ＣＣＤなどを有する。
そして、撮像部２１は、動画または静止画の画像データを生成し、画像データを含む信号をＣＰＵ２４へ出力する。
操作部２２は、撮像ボタン、十字キーなどを有する。
そして、操作部２２は、操作されたキーに応じた信号をＣＰＵ２４へ出力する。

表示部２３は、ＴＦＴディスプレイ、有機ＥＬディスプレイなどを有する。
そして、表示部２３は、ＣＰＵ２４から映像信号が入力され、映像信号の画像を表示する。

メモリ２５は、ＣＰＵ２４が実行するプログラムやデータ記憶する。
ＣＰＵ２４は、メモリ２５に記憶されているプログラムを読み込んで実行する。
これにより、ＣＰＵ２４には、カメラ装置２の制御部が実現される。
制御部は、撮像部２１、表示部２３、ホストインタフェース部２６などを管理して制御する。

ホストインタフェース部２６は、ＰＣＩ Ｅｘｐｒｅｓｓの接続規格に準拠したスロットを有する。
図１のメモリカード１は、このスロットに脱着可能に装着される。
カメラ装置２のＣＰＵ２４は、たとえば静止画または動画などを撮像し、撮像した画像の画像データをメモリカード１に書込む。このとき、カメラ装置２のＣＰＵ２４は、メモリカード１に対して書込みアクセスする。
なお、ＣＰＵ２４は、所定のデータ量の単位で、メモリカード１に対して書込みアクセスしてもよい。
また、カメラ装置２は、たとえばメモリカード１から画像データを読み込み、表示部２３に表示する。このとき、カメラ装置２のＣＰＵ２４は、メモリカード１に対して読出しアクセスする。
なお、ＣＰＵ２４は、所定のデータ量の単位で、メモリカード１に対して読出しアクセスしてもよい。

図１の不揮発性メモリ１５は、たとえばＮＡＮＤ型フラッシュメモリ、ＮＯＲ型フラッシュメモリなどの不揮発性の半導体メモリである。
そして、不揮発性メモリ１５は、カメラ装置２の書込みデータなどを記憶する。

バッファ１３は、たとえばＳＲＡＭ、ＤＲＡＭなどの半導体メモリである。
そして、バッファ１３は、不揮発性メモリ１５に書込まれる書込みデータまたは不揮発性メモリ１５から読み出された読出しデータを一時的に記憶する。

メモリコントローラ１４は、不揮発性メモリ１５、バッファ１３、およびカードインタフェース部１１に接続される。
そして、メモリコントローラ１４は、カードインタフェース部１１から書込みデータの保存が指示されると、バッファ１３から書込みデータを読み込み、不揮発性メモリ１５に保存する。
また、カードインタフェース部１１からデータの読出しが指示されると、メモリコントローラ１４は、不揮発性メモリ１５から指示された読出しデータを読み込み、バッファ１３に保存する。

コントロールレジスタ１２は、カードインタフェース部１１を通じてホスト機器によりコマンドが書込まれる。

カードインタフェース部１１は、ＰＣＩ Ｅｘｐｒｅｓｓの通信規格に準拠した通信方式によりホスト機器と通信する。
また、カードインタフェース部１１は、コントロールレジスタ１２、バッファ１３、メモリコントローラ１４に接続される。
そして、カードインタフェース部１１は、メモリカード１全体の処理を管理し、コントロールレジスタ１２に書込まれたコマンドに対応する処理を実行する。
たとえばコントロールレジスタ１２に書込みコマンドが書込まれた場合、カードインタフェース部１１は、ホスト機器から受信する書込みデータをバッファ１３に書込む。
また、カードインタフェース部１１は、メモリコントローラ１４へ書込みデータの保存を指示する信号を出力する。
この他にも例えばコントロールレジスタ１２に読出しコマンドが書込まれた場合、カードインタフェース部１１は、メモリコントローラ１４へデータの読出しを指示する信号を出力する。
カードインタフェース部１１は、バッファ１３から読出しデータを読み込み、ホスト機器へ出力する。

［ＰＣＩ Ｅｘｐｒｅｓｓの通信方式］
次に、ＰＣＩ Ｅｘｐｒｅｓｓによる通信方式を説明する。
図３には、ＰＣＩ Ｅｘｐｒｅｓｓにより通信する第１コンポーネント３１と第２コンポーネント３２とが図示されている。
第１コンポーネント３１は、図１および図２の例においてたとえばホスト機器としてのカメラ装置２に対応する。
第２コンポーネント３２は、メモリカード１のカードインタフェース部１１に対応する。

第１コンポーネント３１および第２コンポーネント３２には、データとクロック信号とが入力される。
なお、クロック信号は、図示しないクロック発生回路により生成すればよい。

第１コンポーネント３１および第２コンポーネント３２は、たとえば２組の差動伝送路（差動信号線対）により接続される。２組の差動伝送路ペアは、レーンと呼ばれる。
なお、ＰＣＩ Ｅｘｐｒｅｓｓでは、２つのコンポーネント３１，３２を複数のレーンにより接続することもできる。

そして、たとえば第１コンポーネント３１から第２コンポーネント３２へデータを伝送する場合、第１コンポーネント３１は、シリアルデータのパケットを、一方の差動伝送路ペアから第２コンポーネント３２へ出力する。
第２コンポーネント３２は、当該一方の差動伝送路ペアからパケットを受信し、データを取得する。

また、第２コンポーネント３２は、他方の差動伝送路ペアから第１コンポーネント３１へ、シリアルデータのパケットを送信する。なお、シリアルデータには、クロック信号が重畳されている。

図４は、ＰＣＩ Ｅｘｐｒｅｓｓによるデータ伝送のために図３の２つのコンポーネント３１，３２に実現される通信プロトコルの説明図である。
図４には、第１コンポーネント３１に実現される機能として、ソフトウェア層３３、トランザクション層３４、データリンク層３５、物理層３６、メカニカル層３７が記載されている。
また、第２コンポーネント３２にも、ソフトウェア層３３、トランザクション層３４、データリンク層３５、物理層３６、メカニカル層３７が実現される。

図５は、図４の２つのコンポーネント３１，３２の間で送受されるパケットのデータ構造の説明図である。
図５のパケットは、フレーミングキャラクタデータ４１、シーケンス番号データ４２、ヘッダデータ４３、実データ４４、ＥＣＲＣデータ４５、ＬＣＲＣデータ４６、フレーミングキャラクタデータ４７で構成される。

図４のソフトウェア層３３は、ＰＣＩ Ｅｘｐｒｅｓｓによるデータ伝送を利用する。
ソフトウェア層３３は、たとえば、メモリカード１に撮像した静止画または動画の画像を書込むカメラの撮影制御部などである。
通信したい実データ４４が発生すると、ソフトウェア層３３は、トランザクションを開始する。

トランザクション層３４は、ソフトウェア層３３から入力される実データ４４に、ヘッダとＥＣＲＣとを付加してパケット化し、ＴＬＰ（トランザクション層パケット）を生成する。
ＴＬＰは、他のトランザクション層３４へ送信される。
ＴＬＰを受信した他のトランザクション層３４は、ＥＣＲＣを用いて実データ４４の誤りを検出する。

データリンク層３５は、トランザクション層３４から入力されるＴＬＰに、シーケンス番号データ４２とＬＣＲＣデータ４６とを付加し、ＤＬＬＰ（データリンク層パケット）を生成する。
ＤＬＬＰは、他のデータリンク層３５へ送信される。
他のデータリンク層３５は、ＬＣＲＣデータ４６を用いてＴＬＰの誤りを検出する。
また、データリンク層３５は、他の受信するシーケンス番号データ４２が所定の順番でなかった場合、ＴＬＰの誤りを検出した場合、他のデータリンク層３５に当該シーケンス番号データ４２のＤＬＬＰを再送させる。

物理層３６は、データリンク層３５が生成したＤＬＬＰに、フレーミングキャラクタを付加し、図５のＰＬＰ（物理層パケット）を生成する。
ＰＬＰは、他の物理層３６へ送信される。
また、物理層３６は、必要に応じてオーダードセットなどの制御信号を他の物理層３６との間で送受する。オーダードセットには、たとえばエレクトリカル・アイドル・オーダードセットがある。
送信路をエレクトリカル・アイドルにする場合、物理層３６は、まず、他の物理層３６へエレクトリカル・アイドル・オーダードセットを送信する。その後、物理層３６は、送信用の差動伝送路ペアを、エレクトリカル・アイドル・オーダードセットに対応した状態にセットして、送信路をエレクトリカル・アイドルにする。これにより、コンポーネントの通信状態は、休止状態に制御される。

また、物理層３６は、たとえば各差動伝送路ペアが接続される複数の入出力ポート、各入出力ポートのアナログバッファ、８ｂ／１０ｂコーデック用のＳｅｒＤｅｓ回路などを有する。
ＳｅｒＤｅｓ回路は、送信するパラレルデータをシリアルデータへ変換する。また、ＳｅｒＤｅｓ回路は、受信したシリアルデータをパラレルデータへ変換する。
そして、物理層３６は、物理層３６に生成された図５の物理層パケット、オーダードセットなどを、他の物理層３６へ送信する。
たとえば物理層３６は、図５の物理層パケットのデータを左側のデータから順番に送信する。
図５の物理層パケットのデータは、送信用の差動伝送路ペアから、シリアルデータの信号として送信される。

メカニカル層３７は、図示外のコネクタなどを有する。

［ＰＣＩ Ｅｘｐｒｅｓｓの電源管理］
図６は、図３の各コンポーネントの動作状態の遷移図である。
ＰＣＩ Ｅｘｐｒｅｓｓのコンポーネントの動作状態には、たとえばＬ０ステート、Ｌ０ｓステート、Ｌ１ステートがある。
ＰＣＩ Ｅｘｐｒｅｓｓにより通信するコンポーネント３１，３２は、ＡＳＰＭ（Active State Power Management）により動作状態を切り替える。

Ｌ０ステートは、データ通信を実行可能な通信可能状態である。
Ｌ０ｓステート、およびＬ１ステートは、スタンバイ状態（休止状態）であり、Ｌ０ｓステートよりＬ１ステートのほうが深い休止状態である。

Ｌ０ｓステートでは、複数のレーンによるコンポーネント間のリンクが電気的にアイドル状態になる。各コンポーネントにはクロック信号が入力され、ＳｅｒＤｅｓ回路のＰＬＬ回路などは給電されて動作している。
Ｌ０ｓステートからＬ０ステートへの復旧時間は、たとえば数百ナノ秒から数マイクロ秒である。

Ｌ１ステートでは、コンポーネント間のリンクが電気的にアイドル状態になる。Ｌ１ステートでは、給電は停止しない。
Ｌ１ステートからＬ０ステートへの復旧時間は、たとえば数マイクロ秒から数十マイクロ秒である。
また、Ｌ１ステートからＬ０ステートへ復旧する場合、コンポーネントは、Ｌ１ステートからリカバリステートとなり、リカバリステートからＬ０ステートへ復旧する。

［Ｌ０からＬ１への切り替え動作］
そして、コンポーネント３１，３２は、パケットの受信状況などに応じて動作状態を制御する。

図７は、ホスト機器（２）とメモリカード１との動作状態をＬ０からＬ１へ切り替える場合のシーケンスチャートの一例である。
Ｌ０からＬ１への状態切替では、メモリカード１のトランザクション層３４は、新たなパケットの送信を停止し、データリンク層３５は、Ｌ０からＬ１への状態切替を要求するリクエストを繰り返し送信する（ステップＳＴ１）。
切替要求を受信すると、ホスト機器（２）のデータリンク層３５は、自己の通信状態に応じて、切り替え許可（ＡＣＫ）または不可（ＮＡＫ）を送信する（ステップＳＴ２）。
また、切り替え許可が送信される場合、トランザクション層３４は、新たなパケットの送信を禁止する。

切り替え許可を受信した場合、メモリカード１のデータリンク層３５は停止し、物理層３６は、エレクトリカル・アイドル・オーダードセットを送信する（ステップＳＴ３）。
ホスト機器（２）の物理層３６は、エレクトリカル・アイドル・オーダードセットを受信すると、通信を停止する。
また、物理層３６は、エレクトリカル・アイドル・オーダードセットを送信する（ステップＳＴ４）。
これにより、２つのコンポーネント３１，３２の動作状態は、Ｌ０からＬ１に切り替わる。
Ｌ１の休止状態では、物理層３６、データリンク層３５、トランザクション層３４は停止する。

［Ｌ０からＬ０ｓへの切り替え動作］
図８は、ホスト機器（２）とメモリカード１との動作状態をＬ０からＬ０ｓへ切り替える場合のシーケンスチャートの一例である。
Ｌ０からＬ０ｓへの状態切替では、メモリカード１の物理層３６は、エレクトリカル・アイドル・オーダードセットを送信し（ステップＳＴ１１）、休止状態となる。
ホスト機器（２）のコンポーネントの物理層３６は、エレクトリカル・アイドル・オーダードセットを受信すると、休止状態となる。
Ｌ０ｓの休止状態では、物理層３６のみが停止する。

なお、ＰＣＩ Ｅｘｐｒｅｓｓのコンポーネント３１，３２は、７マイクロ秒以上のアイドル期間が発生した場合、Ｌ０状態からＬ０ｓ状態に切り替わる必要がある。
このため、各コンポーネント３１，３２は、図示しないタイマを有し、このタイマによりアイドル期間を計測している。
これに対して、ＰＣＩ Ｅｘｐｒｅｓｓの規格において、Ｌ１状態への切り替え条件は、実装者が決めることができる。
よって、各コンポーネント３１，３２は、Ｌ１状態への切り替えのためにタイマを使用しなくてもよい。

［Ｌ１からＬ０への切り替え動作］
図９は、ホスト機器（２）とメモリカード１との動作状態をＬ１からＬ０へ切り替える場合のシーケンスチャートの一例である。
Ｌ１からＬ０への状態切替では、物理層３６は、エレクトリカル・アイドルを解除する。
エレクトリカル・アイドルを解除した後、一方のコンポーネントは、ＴＳ１オーダードセットとＴＳ２オーダードセットとを所定回数ずつ、他方のコンポーネントへ送信する（ステップＳＴ２１，ＳＴ２３）。
また、他方のコンポーネントも、ＴＳ１オーダードセットとＴＳ２オーダードセットとを所定回数ずつ、一方のコンポーネントへ送信する（ステップＳＴ２２，ＳＴ２４）。
具体的には、各コンポーネントは、エレクトリカル・アイドルを解除した後、ＴＳ１オーダードセットの送信を開始する。各コンポーネントは、ＴＳ１またはＴＳ２オーダードセットを連続で８個受信するまで、ＴＳ１オーダードセットを送信し続ける。
ＴＳ１またはＴＳ２オーダードセットを連続で８個受信すると、各コンポーネントは、ＴＳ２オーダードセットの送信に切り替わる。各コンポーネントは、ＴＳ２オーダードセットを連続して８個受信し、かつ、１個のＴＳ２オーダードセットを受信した後に１６個のＴＳ２オーダードセットの送信を終えるまで、ＴＳ２オーダードセットを送信し続ける。
このＴＳ１オーダードセットおよびＴＳ２オーダードセットにより、コンポーネントは、ＣＯＭシンボル、リンクシンボル、レーンシンボル、トレーニング用データなどを交換する。

次に、ＴＳ２オーダードセットを送信し終えると、一方のコンポーネントは、アイドルデータのパケットを、他方のコンポーネントへ所定回数送信する（ステップＳＴ２５）。
アイドルデータのパケットは、一方のコンポーネントのデータリンク層３５またはトランザクション層３４により、他方のコンポーネントのデータリンク層３５およびトランザクション層３４へ送信される。
なお、このパケットのデータは、すべて０でなければならない。
また、他方のコンポーネントも、ＴＳ２オーダードセットを送信し終えると、アイドルデータのパケットを、一方のコンポーネントへ所定回数送信する（ステップＳＴ２６）。
具体的には、ＴＳ２オーダードセットを送信し終えた各コンポーネントは、アイドルデータの送信を開始する。各コンポーネントは、アイドルデータを連続して８個受信し、かつ、１個のアイドルデータを受信した後に１６個のアイドルデータの送信を終えるまで、アイドルデータを送信し続ける。
これにより、２つのコンポーネント３１，３２の動作状態は、リカバリ状態を経由して、Ｌ１からＬ０に復旧される。

［Ｌ０ｓからＬ０への切り替え動作］
図１０は、ホスト機器（２）とメモリカード１との動作状態をＬ０ｓからＬ０へ切り替える場合のシーケンスチャートの一例である。
Ｌ０ｓの休止状態では、物理層３６のみが停止している。
Ｌ０ｓからＬ０への状態切替では、一方のコンポーネントの物理層３６は、停止状態から復旧した後、所定のオーダードセット（ＦＴＳオーダードセットおよびＳＫＰオーダードセット）を送信する（ステップＳＴ３１）。
他方のコンポーネントの物理層３６は、これらのオーダードセットを受信すると、休止状態から復旧する。

［ホスト機器によるメモリカード１へのアクセス］
次に、ホスト機器としてのカメラ装置２がメモリカード１に書込みアクセス、または読出しアクセスする場合の、メモリカード１の動作を説明する。
書込みアクセスでは、カードインタフェース部１１は、ホスト機器からデータを受信し、バッファ１３にライトする。メモリコントローラ１４は、バッファ１３からデータをリードし、不揮発性メモリ１５へライトする。
読出しアクセスでは、メモリコントローラ１４は、不揮発性メモリ１５からデータをリードし、バッファ１３にライトする。カードインタフェース部１１は、バッファ１３からデータをリードし、ホスト機器へ送信する。
カードインタフェース部１１は、書込みアクセス中または読出しアクセス中に、スタンバイ状態（たとえばＬ１）となる。

［ホスト機器の書込みアクセス期間中の電源管理］
図１１は、図１のバッファ１３のメモリ空間の説明図である。
図１１に示すように、書込みアクセス中の休止制御のために、バッファ１３の総バッファ量（Ｂｕｆ）に対して、ライト上限閾値（Ｔｈ＿ｗｆｕｌｌ）と、ライト下限閾値（Ｔｈ＿ｗｅｍｐ）とが設定される。
ライト上限閾値およびライト下限閾値は、たとえば不揮発性メモリ１５などに記憶されればよい。

ライト上限閾値は、カードインタフェース部１１によるバッファ１３へのデータ書込みを休止させる制御を開始する上限閾値である。
カードインタフェース部１１は、バッファ１３内の未処理の書込みデータの量がこのライト上限閾値を超えると、スタンバイ状態（たとえばＬ１）に移行する。

ライト下限閾値は、カードインタフェース部１１によるバッファ１３へのデータ書込みを再開させる制御を開始する下限閾値である。
カードインタフェース部１１は、バッファ１３内の未処理の書込みデータの量がこのライト下限閾値より少なくなると、スタンバイ状態から復旧する。

そして、カードインタフェース部１１は、書込みアクセス中に、バッファ１３の記憶容量の残量を監視し、ライト上限閾値およびライト下限閾値に基づいて自らの動作状態を切り替える。
たとえば書込みアクセス中にバッファ１３内の未処理の書込みデータの量がライト上限閾値を越えると、当該未処理データ量がライト下限閾値を下回るまで、カードインタフェース部１１は、自らの動作状態をスタンバイ状態（たとえばＬ０ｓ）に制御する。

図１２は、書込みアクセス中に図１のカードインタフェース部１１が実行する状態制御のフローチャートである。
ホスト機器がコントロールレジスタ１２にライトコマンドを書込むと、メモリカード１は、不揮発性メモリ１５への書込み処理を開始する。
カードインタフェース部１１は、ホスト機器からパケット化された書込みデータを受信する（ステップＳＴ４１）。
カードインタフェース部１１は、受信した書込みデータをバッファ１３に書込む。

パケット化された書込みデータを受信すると、カードインタフェース部１１は、１回の書込みアクセスでのすべての書込みデータを受信し終えたか否かを判断する（ステップＳＴ４２）。
すべての書込みデータの受信が完了すると、カードインタフェース部１１は、自らの動作状態をＬ０状態からスタンバイ状態へ切り替える制御を実行する（ステップＳＴ４３）。
たとえばＬ１状態へ切り替える場合、カードインタフェース部１１は、ホスト機器のコンポーネントとの間で図７の通信処理を実行し、自らの動作状態をＬ０状態からＬ１状態へ切り替える。
また、Ｌ０ｓ状態へ切り替える場合、カードインタフェース部１１は、ホスト機器のコンポーネントとの間で図８の通信処理を実行し、自らの動作状態をＬ０状態からＬ０ｓ状態へ切り替える。

その後、スタンバイ状態となったカードインタフェース部１１は、不揮発性メモリ１５に対する書込み動作が終了するのを待って、書込み処理を終了と判断する（ステップＳＴ４４）。
なお、カードインタフェース部１１は、Ｌ０に復帰した状態で書込み処理を終了してもよい。

ステップＳＴ４２の判断においてすべての書込みデータを受信し終えていないと判断すると、カードインタフェース部１１は、バッファ１３内の未処理の書込みデータの量がライト上限閾値以上であるか否かを判断する（ステップＳＴ４５）。
具体的にはたとえば、カードインタフェース部１１は、バッファ１３の空き容量を読み込み、バッファ１３の総バッファ量から空き容量を減算し、この減算後の容量がライト上限閾値以上であるか否かを判断する。
バッファ１３内の未処理の書込みデータの量がライト上限閾値以上でない場合、カードインタフェース部１１は、次の書込みデータの受信待ち状態となる（ステップＳＴ４１）。

バッファ１３内の未処理の書込みデータの量がライト上限閾値以上である場合、カードインタフェース部１１は、自らの動作状態をＬ０状態からスタンバイ状態へ切り替える制御を実行する（ステップＳＴ４６）。
たとえばＬ０ｓ状態へ切り替える場合、カードインタフェース部１１は、ホスト機器のコンポーネントとの間で図８の通信処理を実行し、自らの動作状態をＬ０状態からＬ０ｓ状態へ切り替える。
また、Ｌ１状態へ切り替える場合、カードインタフェース部１１は、ホスト機器のコンポーネントとの間で図７の通信処理を実行し、自らの動作状態をＬ０状態からＬ１状態へ切り替える。

その後、カードインタフェース部１１は、バッファ１３を監視する。カードインタフェース部１１は、バッファ１３内の未処理の書込みデータの量がライト下限閾値以下になったか否かを繰り返し判断する（ステップＳＴ４７）。
バッファ１３内の未処理の書込みデータの量がライト下限閾値以下になると、カードインタフェース部１１は、自らの動作状態をスタンバイ状態から通信可能なＬ０状態へ切り替える制御を実行する（ステップＳＴ４８）。
具体的には、カードインタフェース部１１は、ホスト機器のコンポーネントとの間で図９または図８の通信処理を実行し、自らの動作状態をスタンバイ状態からＬ０状態へ切り替える。
通信可能なＬ０状態へ復帰すると、カードインタフェース部１１は、次の書込みデータの受信待ち状態となる。

図１３は、図１２の制御の下でのバッファ１３内の未処理の書込みデータ量の時間的変化の一例を示す説明図である。
図１３の横軸は時間であり、縦軸はバッファ１３内の未処理の書込みデータ量である。

図１２の制御の下では、１回の書込みアクセスにおけるバッファ１３内の未処理の書込みデータ量は、書込み開始時Ｔ０の０から、ライト上限閾値まで上昇する。
これは、カードインタフェース部１１とホスト機器との間の通信速度が、メモリコントローラ１４が不揮発性メモリ１５にデータを書込むためにバッファ１３から書込みデータを読み出す速度より高いためである。
一般的にフラッシュメモリへのデータ書込み速度は高くない。

バッファ１３内の未処理の書込みデータ量が時刻Ｔ１においてライト上限閾値に達すると、カードインタフェース部１１は、遷移レイテンシの後に時刻Ｔ２において、動作状態（Ｌ０）からスタンバイ状態へ切り替わる。
カードインタフェース部１１がスタンバイ状態へ切り替わったとしても、メモリコントローラ１４は、バッファ１３内の書込みデータを不揮発性メモリ１５へ書込んでいる。
このため、バッファ１３内の未処理の書込みデータ量は、減り始める。

また、スタンバイ状態へ切り替わったカードインタフェース部１１は、バッファ１３を監視する。
そして、時刻Ｔ３においてバッファ１３内の未処理の書込みデータ量がライト下限閾値以下になると、カードインタフェース部１１は、遷移レイテンシの後の時刻Ｔ４において、動作状態（Ｌ０）へ切り替わる。
動作状態へ切り替わったカードインタフェース部１１は、データ転送レイテンシの後の時刻Ｔ５にホスト機器から書込みデータの受信を再開し、バッファ１３に書込む。
これにより、バッファ１３内の未処理の書込みデータ量は、再び上昇し始める。

このように１回の書込みアクセス中に、カードインタフェース部１１は動作状態とスタンバイ状態との間で切り替わる。
そして、バッファ１３内の未処理の書込みデータ量は、ライト上限閾値とライト下限閾値とを基準として増減する。
よって、バッファ１３は、未処理の書込みデータにより満杯になることはない。
なお、ライト上限閾値を設けるのは、実装上の理由による。
たとえば、バッファ１３が未処理の書込みデータで満杯となり、カードインターフェース部１１からのデータ転送が中断されている間はスタンバイへ遷移できないなどの実装上の問題が生じる場合には、このライト上限閾値を設けるとよい。
これに対して、バッファ１３が未処理の書込みデータにより満杯になることが実装上問題とならない場合には、ライト上限閾値を設けなくてもよい。

また、メモリコントローラ１４は、１回の書込みアクセス中に、バッファ１３内の書込みデータを処理する。
よって、ライト下限閾値による制御により、バッファ１３内の未処理の書込みデータが無くなることがない。
また、スタンバイ状態からＬ０に復帰するまでの期間においてもバッファ１３が空になることもない。
その結果、メモリコントローラ１４は、１回の書込みアクセス中に連続的に且つ常に、バッファ１３内の書込みデータを処理できる。

［ホスト機器の読出しアクセス期間中の電源管理］
図１４は、図１のバッファ１３のメモリ空間の説明図である。
図１４に示すように、読出しアクセス中の休止制御のために、バッファ１３の総バッファ量（Ｂｕｆ）に対して、リード上限閾値（Ｔｈ＿ｒｆｕｌｌ）と、リード下限閾値（Ｔｈ＿ｒｅｍｐ）とが設定される。
リード上限閾値およびリード下限閾値は、たとえば不揮発性メモリ１５などに記憶されればよい。

リード下限閾値は、カードインタフェース部１１によるバッファ１３からのデータ読出しを休止させる制御を開始する下限閾値である。
カードインタフェース部１１は、バッファ１３内の未処理の読出しデータの量がこのリード下限閾値より少なくなると、スタンバイ状態（たとえばＬ１）に移行する。

リード上限閾値は、カードインタフェース部１１によるバッファ１３からのデータ読出しを再開するさせる制御を開始する上限閾値である。
カードインタフェース部１１は、バッファ１３内の未処理の読出しデータの量がこのリード上限閾値を超えると、スタンバイ状態から復旧する。

そして、カードインタフェース部１１は、読出しアクセス中に、バッファ１３の記憶容量の残量を監視し、リード上限閾値およびリード下限閾値に基づいて自らの動作状態を切り替える。
たとえば読出しアクセス中にバッファ１３内の未処理の読出しデータの量がリード下限閾値を下回ると、当該未処理データ量がリードライト上限閾値を上回るまで、カードインタフェース部１１は、自らの動作状態をスタンバイ状態（たとえばＬ０ｓ）に制御する。

図１５は、読出しアクセス中に図１のカードインタフェース部１１が実行する状態制御のフローチャートである。
ホスト機器がコントロールレジスタ１２にリードコマンドを書込むと、メモリカード１は、不揮発性メモリ１５からのリード処理を開始する。
カードインタフェース部１１は、メモリコントローラ１４に読出しを指示する。
メモリコントローラ１４は、不揮発性メモリ１５からデータを読出してバッファ１３に書込む。

また、カードインタフェース部１１は、転送残りデータ量が所定の値（Ｔｈ＿ｒｅｍａｉｎ）以上か否かを判断する（ステップＳＴ５１）。
この所定の値は、たとえばリード上限閾値より大きな値とすればよい。
この値の判断をすることにより、リード上限閾値より少ないデータしか残っていない場合において、カードインタフェース部１１がリード上限閾値以上のデータが蓄積されることを待ってしまうデッドロック状態の発生を防止できる。

転送残りデータ量が所定の値以上である場合、カードインタフェース部１１は、スタンバイ状態への遷移を開始する（ステップＳＴ５２）。
カードインタフェース部１１は、ホスト機器のコンポーネントとの間で図７または図８の通信処理を実行し、自らの動作状態をスタンバイ状態へ切り替える。

その後、カードインタフェース部１１は、バッファ１３を監視する。
カードインタフェース部１１は、バッファ１３内の未処理の読出しデータの量がリード上限閾値以上になったか否かを繰り返し判断する（ステップＳＴ５３）。
バッファ１３内の未処理の読出しデータの量がリード上限閾値以上になると、カードインタフェース部１１は、自らの動作状態をスタンバイ状態から通信可能なＬ０状態へ切り替える制御を実行する（ステップＳＴ５４）。
具体的には、カードインタフェース部１１は、ホスト機器のコンポーネントとの間で図９または図８の通信処理を実行し、自らの動作状態をスタンバイ状態からＬ０状態へ切り替える。

通信可能なＬ０状態へ復帰すると、カードインタフェース部１１は、読出しデータをバッファ１３から読み込み、ホスト機器へ送信する（ステップＳＴ５５）。
また、カードインタフェース部１１は、バッファ１３を監視する。
カードインタフェース部１１は、バッファ１３内の未処理の読出しデータの量がリード下限閾値以下になったか否かを判断する（ステップＳＴ５６）。
カードインタフェース部１１は、バッファ１３内の未処理の読出しデータの量がリード下限閾値以下になるまで、読出しデータをバッファ１３から読み込み、ホスト機器へ送信する。

バッファ１３内の未処理の読出しデータの量がリード下限閾値以下になると、カードインタフェース部１１は、ステップＳＴ５１に戻り、転送残りデータ量が所定の値（Ｔｈ＿ｒｅｍａｉｎ）以上か否かを判断する。
そして、転送残りデータ量が所定の値以上である場合、カードインタフェース部１１は、ステップＳＴ１２からＳＴ１６までの処理を繰り返す。

転送残りデータ量が減って所定の値未満になると、カードインタフェース部１１は、ホスト機器への読出しデータの転送処理を継続する（ステップＳＴ５７）。
カードインタフェース部１１は、要求に係るすべてのデータを転送したか否かを判断する（ステップＳＴ５８）。
カードインタフェース部１１は、要求に係るすべてのデータを転送し終えるまで、読出しデータをバッファ１３から読み込み、ホスト機器へ送信する。
また、要求に係るすべてのデータを転送し終えると、カードインタフェース部１１は、リード処理を終了する。
なお、カードインタフェース部１１は、スタンバイ状態に遷移した状態でリード処理を終了してもよい。

図１６は、図１５の制御の下でのバッファ１３内の未処理の読出しデータ量の時間的変化の一例を示す説明図である。
図１６の横軸は時間であり、縦軸はバッファ１３内の未処理の読出しデータ量である。

図１５の制御の下では、アクセス転送残りデータ量が所定値Ｔｈ＿ｒｅｍａｉｎ以上の場合、カードインタフェース部１１はスタンバイ状態になる。
このため、バッファ１３内の未処理の読出しデータ量は、読出し開始時Ｔ１０の０から、リード上限閾値まで上昇する。
これは、リード処理開始時には、カードインタフェース部１１は、ステップＳＴ１２の処理によりスタンバイ状態となっているからである。

バッファ１３内の未処理の読出しデータ量が時刻Ｔ１１においてリード上限閾値に達すると、カードインタフェース部１１は、遷移レイテンシの後に時刻Ｔ１２において、スタンバイ状態から動作状態（Ｌ０）へ切り替わる。
動作状態へ切り替わったカードインタフェース部１１は、データ転送レイテンシの後の時刻Ｔ１３に読出しデータの送信を開始する。
これにより、バッファ１３内の未処理の読出しデータ量は、減少し始める。

カードインタフェース部１１は、バッファ１３内の読出しデータをホスト機器へ転送しながら、バッファ１３を監視する。
そして、時刻Ｔ１４においてバッファ１３内の未処理の読出しデータ量がリード下限閾値以下になると、カードインタフェース部１１は、遷移レイテンシの後に時刻Ｔ１２において、動作状態（Ｌ０）からスタンバイ状態へ切り替わる。

このように１回の読出しアクセス中に、カードインタフェース部１１は動作状態とスタンバイ状態との間で切り替わる。
そして、バッファ１３内の未処理の読出しデータ量は、リード上限閾値とリード下限閾値とを基準として増減する。
バッファ１３内の未処理の読出しデータは、無くなったり、バッファ１３内を満杯にしたりすることはない。
なお、リード時にバッファ１３が空になることが問題とならないシステムであれば、リード下限閾値を設けなくてもよい。

また、カードインタフェース部１１は、各回の通信可能期間において、バッファ１３内の読出しデータを処理する。
リード下限閾値による制御により、バッファ１３内の未処理の読出しデータが無くなることがない。
よって、スタンバイ状態からＬ０に復帰するまでの期間においてもバッファ１３が空になることもない。
その結果、カードインタフェース部１１は、各回の通信可能期間において連続的に且つ常に、バッファ１３内の読出しデータを処理する。

また、リード上限閾値を設けることにより、遷移レイテンシおよびデータ転送レイテンシの期間においてバッファ１３が一杯にならないようにできる。
これにより、スタンバイ状態からＬ０に復帰してデータ送信を開始するまでのレイテンシが、メモリカード１のリード速度に与える影響を除去できる。

以上のように、本実施形態では、ホスト機器としてのカメラ装置２の書込みアクセス期間中にバッファ１３の容量が不足する場合にはカードインタフェース部１１を休止させる。
カードインタフェース部１１は、当該書込みアクセス期間中に間欠的に動作する。
よって、本実施形態では、書込みアクセス期間中の消費電力を削減できる。
そして、カードインタフェース部１１は、高速なシリアルデータ通信をするＰＣＩ Ｅｘｐｒｅｓｓの通信方式で動作するため、消費電力の削減効果は大きい。

また、カードインタフェース部１１は、バッファ１３の容量を監視し、未処理の書込みデータの量がライト上限閾値を超えた場合に休止状態となり、ライト下限閾値未満になった場合に休止状態から通信可能状態に復旧する。
すなわち、本実施形態では、書込みアクセス期間中にカードインタフェース部１１を間欠的に動作させているにもかかわらず、バッファ１３内には常に未処理の書込みデータが残る。
このため、メモリコントローラ１４は、書込みアクセス期間中に常に且つ連続的に書込み処理を継続する。
よって、本実施形態では、記憶装置に対する書込み処理において、実効的な書込み速度が低下しない。
ホスト機器としてのカメラ装置２は、メモリコントローラ１４による不揮発性メモリ１５への書込み処理により律せられる実効的な書込み速度により、書込みアクセスできる。

これに対して、たとえば本実施形態と異なり、カードインタフェース部１１がバッファ１３の状態によらずに、たとえば無通信期間をタイマにより計測して、無通信期間が経過した場合に動作状態からスタンバイ状態へ切り替わるように構成することも考えられる。
しかしながら、このようにタイマを使用した場合には、ホスト機器の書込みアクセス期間中にスタンバイ状態へ切り替えることが実質的に困難であるので、高い消費電力の削減効果が得られない。
また、ホスト機器の書込みアクセス期間中にスタンバイ状態へ切り替えることができるようにタイマの無通信期間を短くしたとしても、スタンバイ状態への遷移直後にバッファが空になり、メモリコントローラ１４が次の書込みデータを待つ状態になる場合がある。
この場合には、その待ち時間の分だけ、メモリコントローラ１４が書込みデータの処理を終えるまでの時間が長くなり、メモリコントローラ１４の実効的な書込み速度が低下してしまう。

また、本実施形態では、ホスト機器としてのカメラ装置２の読出しアクセス期間中にバッファ１３内の未処理の読出しデータが少ない状態ではカードインタフェース部１１を休止させる。
カードインタフェース部１１は、当該読出しアクセス期間中に間欠的に動作する。
よって、本実施形態では、読出しアクセス期間中の消費電力を削減できる。

また、カードインタフェース部１１は、バッファ１３の容量を監視し、未処理の読出しデータの量が、リード上限閾値を越えた場合に休止状態から復旧し、リード下限閾値未満になった場合に休止する。
すなわち、本実施形態では、カードインタフェース部１１が休止している期間においても、メモリコントローラ１４は、継続的にバッファ１３へ読出しデータを書込む。
よって、本実施形態は、メモリカード１からの読出し処理における実効的なリード速度が低下しない。
ホスト機器としてのカメラ装置２は、メモリコントローラ１４によるバッファ１３への読出し処理により律せられる実効的な読出し速度により、読出しアクセスできる。

このように本実施形態では、ＰＣＩ Ｅｘｐｒｅｓｓ Ｉ／Ｆを用いてホスト機器とデータ送受信を行うメモリカード１において、メモリカード１の実効的なリード・ライト速度を低下させることなく、ホスト機器のアクセス期間中の消費電力を低減できる。
また、本実施形態は、不揮発性メモリ１５のリード・ライト速度の高低に関係なく、その速度に対して適応的に動作することができる。
すなわち、リード・ライト速度の遅い不揮発性メモリ１５を使用した場合は、ＰＣＩ Ｅｘｐｒｅｓｓ Ｉ／Ｆのスタンバイ期間が適応的に長くなる。
また、リード・ライト速度の速い不揮発性メモリ１５を使用した場合は、スタンバイ期間が短くなるように自動調整される。
このように本実施形態では、不揮発性メモリ１５のリード・ライト速度に応じて適応的に消費電力を減らすことができる。

以上の実施形態は、本発明の好適な実施形態の例であるが、本発明は、これに限定されるものではなく、発明の要旨を逸脱しない範囲において種々の変形または変更が可能である。

たとえば上記実施形態では、メモリカード１のカードインタフェース部１１は、ホスト機器（２）と通信するコンポーネント機能と、バッファ１３監視に基づく電源管理機能とを有する。
この他にも例えば、バッファ１３の監視に基づくカードインタフェース部１１の通信制御機能をカードインタフェース部１１と別体とし、カードインタフェース部１１は、ホスト機器と通信するコンポーネント機能のみを有するものであってもよい。
さらに他にも例えば、カードインタフェース部１１は、図１７に示すように、バッファ１３を内蔵してもよい。
図１７の場合、メモリコントローラ１４は、カードインタフェース部１１に接続され、カードインタフェース部１１内のバッファ１３にアクセスする。
また、バッファ１３は、図１８に示すように、メモリコントローラ１４に内蔵されてもよい。
図１８の場合、カードインタフェース部１１は、メモリコントローラ１４に接続され、メモリコントローラ１４内のバッファ１３にアクセスする。

上記実施形態では、メモリカード１は、不揮発性メモリ１５としてのフラッシュメモリを有する。
この他にも例えば、記憶装置は、ＥＥＰＲＯＭ、ＲＡＭなどのその他の半導体メモリを有しても、ハードディスクドライブなどを有してもよい。

上記実施形態は、メモリカード１をカメラ装置２で利用するカメラシステム３の例である。
この他にも例えば、メモリカード１は、ビデオカメラ装置、録音装置、パーソナルコンピュータ装置、携帯電話機、ＰＤＡ、ナビゲーション装置などの電子機器で利用することができる。

上記実施形態では、メモリカード１とホスト機器との通信インタフェースに、クロック信号を通信に用いるＰＣＩ Ｅｘｐｒｅｓｓを利用した例である。
この他にも例えば、メモリカード１とホスト機器との通信インタフェースには、ＵＳＢインタフェース、無線通信インタフェースなどを利用してもよい。

１…メモリカード（記憶装置）、２…カメラ装置（電子機器）、３…カメラシステム（記憶システム）、１１…カードインタフェース部（通信実行部、通信制御部）、１３…バッファ、１５…不揮発性メモリ（メモリ）、１４…メモリコントローラ（メモリ制御部）、Ｔｈ＿ｗｆｕｌｌ…ライト上限閾値、Ｔｈ＿ｗｅｍｐ…ライト下限閾値、Ｔｈ＿ｒｆｕｌｌ…リード上限閾値、Ｔｈ＿ｒｅｍｐ…リード下限閾値、Ｌ０…通信可能状態、Ｌ０ｓ，Ｌ１…休止状態

Claims (11)

1. データ通信可能な通信可能状態とデータ通信不可能な休止状態との間で動作状態を制御可能な通信実行部と、
   前記通信実行部が送受するデータを記憶するバッファと、
   データを記憶可能なメモリと、
   前記メモリと前記バッファとの間でのデータ入出力を実行するメモリ制御部と、
   データ通信する場合に前記通信実行部を動作させ、データ通信しない場合に休止させる通信制御部と
   を有し、
   前記通信制御部は、
   前記バッファのデータ処理状態に応じて、データ通信中に、前記通信実行部の動作状態を通信可能状態と休止状態との間で切り替える
   記憶装置。
2. 前記通信実行部は、
   当該記憶装置に対する書込みアクセス期間中の通信可能状態において受信した書込みデータを前記バッファに書込み、
   前記通信制御部は、
   前記書込みアクセス期間中に前記バッファの容量が不足する場合には前記通信実行部を休止状態に切り替え、当該書込みアクセス期間中に前記通信実行部を間欠的に通信可能状態にする
   請求項１記載の記憶装置。
3. 前記通信制御部は、
   前記メモリ制御部により処理されていない前記バッファ内の未処理の書込みデータの量が、前記バッファの容量に対する所定のライト上限閾値を超えた場合に前記通信実行部を休止状態に制御し、前記バッファが未処理の書込みデータにより一杯になる前に前記通信実行部を休止させる
   請求項２記載の記憶装置。
4. 前記通信制御部は、
   前記通信実行部を休止させた場合に前記バッファを監視し、
   前記バッファ内の未処理の書込みデータの量が、前記バッファの容量に対する所定のライト下限閾値未満になった場合に前記通信実行部を通信可能状態に制御し、前記バッファ内の未処理の書込みデータが尽きる前に前記通信実行部を通信可能状態にする
   請求項３記載の記憶装置。
5. 前記通信実行部は、
   当該記憶装置に対する読出しアクセス期間中の通信可能状態において、前記メモリ制御部が前記バッファに書込んだ読出しデータを送信し、
   前記通信制御部は、
   前記読出しアクセス期間中に前記バッファ内の未処理の読出しデータが少ない場合には前記通信実行部を休止状態に切り替え、当該読出しアクセス期間中に前記通信実行部を間欠的に通信可能状態にする
   請求項１から４のいずれか一項記載の記憶装置。
6. 前記通信制御部は、
   前記読出しアクセス期間の当初において、前記通信実行部を休止状態に制御する
   請求項５記載の記憶装置。
7. 前記通信制御部は、
   前記通信実行部を休止させた場合に前記バッファを監視し、
   前記通信制御部により処理されていない前記バッファ内の未処理の読出しデータの量が、前記バッファの容量に対する所定のリード上限閾値を越えた場合に前記通信実行部を通信可能状態に制御し、前記バッファ内が未処理の読出しデータで一杯になる前に前記通信実行部を通信可能状態にする
   請求項６記載の記憶装置。
8. 前記通信制御部は、
   前記通信実行部を通信可能にした場合、前記バッファ内の未処理の読出しデータの量が、前記バッファの容量に対する所定のリード下限閾値未満になった場合に前記通信実行部を休止状態に制御し、前記バッファ内の未処理データが尽きる前に前記通信実行部を休止状態にする
   請求項７記載の記憶装置。
9. 前記通信制御部は、
   前記通信実行部を休止状態に制御する場合に、残りの未処理の読出しデータ量が、前記リード上限閾値に相当する前記バッファの容量以上であるか否かを判断し、
   未処理の読出しデータ量が当該容量以上である場合に前記通信実行部を休止状態に制御する
   請求項８記載の記憶装置。
10. 前記通信実行部は、
    前記通信可能状態においてシリアルデータ信号を送受し、
    通信可能状態から休止状態へ切り替わる場合に通信し、当該通信により許可された場合に通信可能状態から休止状態へ切り替わる
    請求項１から９のいずれか一項記載の記憶装置。
11. データ処理を実行する電子機器と、
    前記電子機器に着脱可能に装着され、前記電子機器のデータ処理に係るデータを記憶する記憶装置と
    を有し、
    前記記憶装置は、
    前記電子機器とデータ通信可能な通信可能状態とデータ通信不可能な休止状態との間で動作状態を制御可能な通信実行部と、
    前記通信実行部が前記電子機器との間で送受するデータを記憶するバッファと、
    データを記憶可能なメモリと、
    前記メモリと前記バッファとの間でのデータ入出力を実行するメモリ制御部と、
    前記電子機器とデータ通信する場合に前記通信実行部を動作させ、データ通信しない場合に休止させる通信制御部と
    を有し、
    前記通信制御部は、
    前記バッファのデータ処理状態に応じて、前記電子機器とのデータ通信中に、前記通信実行部の動作状態を通信可能状態と休止状態との間で切り替える
    記憶システム。

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