JP2018501576A - リンクの電力状態をコントロールするための方法および装置 - Google Patents

リンクの電力状態をコントロールするための方法および装置 Download PDF

Info

Publication number
JP2018501576A
JP2018501576A JP2017533452A JP2017533452A JP2018501576A JP 2018501576 A JP2018501576 A JP 2018501576A JP 2017533452 A JP2017533452 A JP 2017533452A JP 2017533452 A JP2017533452 A JP 2017533452A JP 2018501576 A JP2018501576 A JP 2018501576A
Authority
JP
Japan
Prior art keywords
state
link
pcie
power
processor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2017533452A
Other languages
English (en)
Other versions
JP7098326B2 (ja
Inventor
ディー. ゴフ,コーリー
ディー. ゴフ,コーリー
エム. スタイナー,イアン
エム. スタイナー,イアン
ヴィー. シストラ,クリシュナカント
ヴィー. シストラ,クリシュナカント
Original Assignee
インテル コーポレイション
インテル コーポレイション
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by インテル コーポレイション, インテル コーポレイション filed Critical インテル コーポレイション
Publication of JP2018501576A publication Critical patent/JP2018501576A/ja
Application granted granted Critical
Publication of JP7098326B2 publication Critical patent/JP7098326B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/26Power supply means, e.g. regulation thereof
    • G06F1/32Means for saving power
    • G06F1/3203Power management, i.e. event-based initiation of a power-saving mode
    • G06F1/3206Monitoring of events, devices or parameters that trigger a change in power modality
    • G06F1/3228Monitoring task completion, e.g. by use of idle timers, stop commands or wait commands
    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/26Power supply means, e.g. regulation thereof
    • G06F1/28Supervision thereof, e.g. detecting power-supply failure by out of limits supervision
    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/26Power supply means, e.g. regulation thereof
    • G06F1/32Means for saving power
    • G06F1/3203Power management, i.e. event-based initiation of a power-saving mode
    • G06F1/3234Power saving characterised by the action undertaken
    • G06F1/325Power saving in peripheral device
    • G06F1/3253Power saving in bus
    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/26Power supply means, e.g. regulation thereof
    • G06F1/32Means for saving power
    • G06F1/3203Power management, i.e. event-based initiation of a power-saving mode
    • G06F1/3234Power saving characterised by the action undertaken
    • G06F1/3287Power saving characterised by the action undertaken by switching off individual functional units in the computer system
    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/26Power supply means, e.g. regulation thereof
    • G06F1/32Means for saving power
    • G06F1/3203Power management, i.e. event-based initiation of a power-saving mode
    • G06F1/3234Power saving characterised by the action undertaken
    • G06F1/3296Power saving characterised by the action undertaken by lowering the supply or operating voltage
    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38Information transfer, e.g. on bus
    • G06F13/42Bus transfer protocol, e.g. handshake; Synchronisation
    • G06F13/4282Bus transfer protocol, e.g. handshake; Synchronisation on a serial bus, e.g. I2C bus, SPI bus
    • YGENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02BCLIMATE CHANGE MITIGATION TECHNOLOGIES RELATED TO BUILDINGS, e.g. HOUSING, HOUSE APPLIANCES OR RELATED END-USER APPLICATIONS
    • Y02B70/00Technologies for an efficient end-user side electric power management and consumption
    • Y02B70/10Technologies improving the efficiency by using switched-mode power supplies [SMPS], i.e. efficient power electronics conversion e.g. power factor correction or reduction of losses in power supplies or efficient standby modes
    • YGENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02DCLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
    • Y02D10/00Energy efficient computing, e.g. low power processors, power management or thermal management
    • YGENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02DCLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
    • Y02D30/00Reducing energy consumption in communication networks
    • Y02D30/50Reducing energy consumption in communication networks in wire-line communication networks, e.g. low power modes or reduced link rate

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • General Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Computing Systems (AREA)
  • Power Sources (AREA)
  • Bus Control (AREA)
  • Small-Scale Networks (AREA)

Abstract

リンクをコントロールするための方法が提供される。本方法は、リンクに対して接続されている第1デバイスの状態を判断するステップと、第1デバイスにおいて、リンクに対して接続されている第2デバイスから所定のリンク状態に対する要求を受信するステップと、第1デバイスの判断された状態に基づいてリンクの電力状態を決定するステップ を含む。

Description

実施例は、リンクの電力状態、及び/又は、リンクの電力管理に関する。
ネットワークシステム、コンピュータシステム、およびモバイル端末といった、電子システムは、様々な目的のために相互に通信するコンポーネントで構成されてよい。通信は、ペリフェラルコンポーネントインターコネクト(PCI)またはペリフェラルコンポーネントインターコネクトエクスプレス(PCIe)を使用して提供されてよい。コンポーネントを相互接続(interconnect)するリンクは、データを転送するためのメカニズムを提供し得る。一つの例として、PCIエクスプレス(PCIe)は、各PCIeデバイスをホストデバイス(別のPCIeデバイスといったもの)に対して接続している個別のシリアルリンクを用いて、ポイントツーポイントトポロジ(point−to−point topology)に基づく高速シリアル拡張バス標準である。
以下の図面を参照して、構成および実施例が詳細に説明され得る。そこでは、同様な参照番号は同様なエレメントを参照している。
図1は、一つの構成例に従って、(時間にわたる)プロセッサの動作状態と(時間にわたる)PCIeリンクの動作状態を示しているグラフである。 図2は、一つの構成例に従って、(時間にわたる)プロセッサの動作状態と(時間にわたる)PCIeリンクの動作状態を示しているグラフである。 図3Aは、一つの実施例に従って、電子システムを示している。 図3Bは、一つの実施例に従って、システムオンチップを示している。 図4は、一つの実施例に従って、リンク電力管理オペレーションを示しているフローチャートである。 図5は、一つの実施例に従って、リンク電力管理オペレーションを示しているフローチャートである。 図6は、一つの実施例に従って、電子システムを示している。
以下の詳細な説明において、同様な数字および文字は、異なる図面における同一の、対応する、及び/又は、類似のコンポーネントを示すために使用されてよい。さらに、以下の詳細な説明においては、サイズ/モデル/値/範囲の例が与えられ得るが、実施例は、同一のものに限定されない。実施例を説明するために特定の詳細が明らかにされる場合、当業者にとっては、実施例がこれらの特定な詳細なしで実施され得ることが明らかである。
実施例が、2つのPCIeデバイス間のPCIeリンクに関して説明され得る。PCIeデバイスは、PCIeエンドポイント、スイッチデバイス、PCIeルートコンプレクスデバイス、等であってよい。以下において、PCIeリンクは、プロセッサ(つまり、アップストリーム(upstream)デバイス)とダウンストリーム(downstream)デバイスとの間にあるものとして説明され得る。他のタイプのリンク及び/又はデバイスも、また、提供され得る。
実施例は、電子システム及び/又は電子デバイスに対して適用可能であり得る。電子システム及び/又は電子デバイスは、モバイル端末、モバイルデバイス、モバイルコンピューティングプラットフォーム、モバイルプラットフォーム、サーバー、ラップトップコンピュータ、タブレット、ウルトラモバイルパーソナルコンピュータ、モバイルインターネットデバイス、スマートフォン、パーソナルデジタルアシスタント、ディスプレイ装置、テレビジョン(TV)等のうち一つであってよい。
実施例は、プラットフォームとしても参照される、電子システム及び/又は電子デバイスに関し得る。プラットフォームは、ハードウェアとソフトウェアを含んでよい。プロセッサは、プラットフォームのコンポーネントであり得る。
実施例は、PCIeデバイスおよびホストデバイス(PCIeデバイスでもある)といった、2つのデバイス間のペリフェラルコンポーネントインターコネクト(PCI)エクスプレス(PCIe)リンクを含んでよい。PCIeデバイスはダウンストリームデバイスとみなされ、ホストデバイスはアップストリームデバイスとみなされる。各PCIeデバイスは、PCIeポートを含み得る。
PCIeデバイスは、リンク(または、インターコネクト)を介して通信することができる。リンクは、2つのPCIeポート間のポイントツーポイント(point-to-point)通信チャネルであり、ポートは、PCI要求(コンフィギュレーションのリード/ライト、入力/出力(I/O)リード/ライト、メモリのリード/ライト)を送信/受信し、かつ、割り込みすることができる。2つのデバイス間のPCIeリンクは、例えば、1から32レーンを含んでよい。レーンは、2つの差動信号ペア(differential signaling pairs)を含んでよい。データを受信するための第1ペアと、データを送信するための第2ペアである。他の数量のレーンも、また、提供され得る。
PCIeリンクは、リンク(または、インターコネクト)がアクティブでないときに、電力消費を低減するリンク(または、アクティブ)状態電力管理(power management)を利用することができる。リンク状態電力管理は、PCIエクスプレスアクティブステートパワーマネジメント(ASPM)の一部であってよい。例えば、リンクがデータ転送していないときに、PCIeデバイスのリンク状態がL0(オン(on))からL1(オフ(off))に変換されてよい。データがリンクにわたり転送のために利用可能なときに、ハードウェアは自動的にL0に戻るよう変換されてよい。
L1は、低い出口レイテンシ(low exit latency)を有するリンク状態である。L1状態(またはL1電力状態)は、電力を消費し得るものであり、PCIeデバイスが未解決の要求(outstanding requests)及び/又は保留中のトランザクションの欠如(lack)を認識するときに要求され得る。L0は、非常に低い出口レイテンシを有するリンク状態である。L0状態(またはL0電力状態)は、リンクアクティビティ間の短いインターバルの最中の電力の浪費を低減することができる。
実施例は、また、L1以外のPCIe電力およびパフォーマンス状態をコントロールするためにも適用可能であり得る。例えば、実施例は、PCIe L1(および全てのサブ状態)、PCIe L2/L3レディ状態(ready states)、PCIe L2状態、及び/又は、PCIeダイナミックリンク幅(DLW)、等に対して適用可能であり得る。
一つの例として、DLWは、PCIeリンクの幅(width)を動的に再構成する能力である。8個(×8)のPCIeデバイスは、8レーンのうちの4レーンだけを使用するように動的に構成され得る。リンク削減(reduction)は、電力を節約するために実行され得るものである。
構成および実施例が、L1リンク状態に関して、これ以降に説明される。しかしながら、実施例は、また、L0状態、及び/又は、他の電力またはパフォーマンス状態に対しても適用可能であり得る。
未解決の要求または保留中のトランザクションが存在しないときに、L1状態は、PCIeリンク上でアクティブになってよい。L1状態を使用する一つの利点は、アイドルリンク(idle links)における電力節約である。しかしながら、L1状態を使用する一つの欠点は、L1状態からイグジットする時間量(すなわち、出口レイテンシ(exit latency))である。L1出口レイテンシは、トランザクション応答時間の増加を生じさせることがある。
L1I状態へのエントリは、ダウンストリームデバイス(PCIeデバイスといったもの)によって開始されてよい。ダウンストリームデバイスが所定の時間量についてアイドルであるときである。PCIeデバイスは、ネットワークストレージデバイス、電力管理デバイス、ネットワークカード、ネットワークコントローラ(つまり、カード)、ストレージコントローラ、グラフィックスコントローラ、管理コントローラといった、いくつかの異なるデバイスのうちいずれであってもよい。一つの例として、ダウンストリームデバイスは、PCIeデバイスが、32ナノ秒といった、所定の時間についてアイドルであるときに、L1状態要求(またはL1要求)を提供し得る。所定の時間は、異なる時間量であってよい。
ホストデバイス(または、アップストリームPCIeデバイス)は、リンク上で、L1状態に対する要求を受信し、そして、ホスト(または、アップストリームPCIeデバイス)は、L1要求を受け入れる(許可する)か、または、拒否する(否定する)ことができる。ホストデバイスは、チップセットまたは中央処理装置(CPU)の中にPCIeルートコプレックス(root complex)デバイスを含んでよい。ホストデバイスは、サーバー及び/又はプロセッサ(または、CPU)であってよい。不利な構成においては、L1状態に入るための時間量(つまり、L1エントリ)、および、L1状態をイグジットするための時間量(すなわちL1イグジット)は、ホストデバイス(プロセッサといったもの)におけるアクティビティとは独立して発生し得る。
一つの欠点は、PCIeデバイスにおける、非アクティビティ(inactivity)の短い期間がその後に続く、頻繁な短いアクティビティの期間であり得る。このことは、L1イグジットの高い数量と、トランザクション応答時間における許容できない増加を結果として生じ得るものである。
構成は、レイテンシのインパクトを回避するために、(PCIeデバイスについて)L1状態に入る能力をディセーブル(disable)することができる。L1状態の使用をディセーブルすることは、レイテンシのインパクトを排除し得る一方で、L1状態の使用をディセーブルすることがプラットフォームのアイドル電力を増加させ得る。(L1状態のディセーブルからの)電力増加は、PCIeリンクからのものであり、全てのダウンストリームデバイスがL1状態になるまで最も低いアイドル電力状態に到達しないことがある(プロセッサおよびプラットフォームコントローラハブといった)他のプラットフォームコンポーネントに基づくものであり得る。L1状態の使用をディセーブルすることは、アイドル時またはアクティブ時に、プラットフォーム電力を増加させ得るものである。L1状態の使用をディセーブルすることは、プラットフォーム(またはプロセッサ)の電力を増加し得るが、また、デバイスの電力を増加させ、かつ、メモリ電圧レギュレータ(VR)の位相脱落(phase shedding)を防ぐこともでき得る。
プロセッサ(または、プラットフォーム)は、いつでも、L1状態がパフォーマンスにインパクトを与えるポテンシャルを有するか否かを判断する能力を有し得る。プロセッサ(または、プラットフォーム)は、また、L1イグジットレイテンシが、c−状態ウェイクイベント(c-state wake event)といった、他の電力管理アクションの背後に隠れているかも判断し得る。例えば、c−状態ウェイクイベントは、プロセッサ(またはプラットフォーム)上の多くのリソースがアイドル状態からアクティブ状態に移行するときに発生し得る。実行が再開する以前に、c−状態のウェイクイベントに続いてアクションがとられてよい。これらのアクションのレイテンシがL1イグジットレイテンシを超える場合には、他のアクションに基づいてL1イグジットレイテンシが隠されることがある。
プロセッサ(または、プラットフォーム)は、グローバルアイドル状態、または、プロセッサ及び/又はプラットフォーム上に存在するプラットフォームアクティビティに係る他のインジケータに基づいて、判断することができる。例えば、グローバルアイドル状態(または、プラットフォームアクティビティに係る他のインジケータ)は、プラットフォームのコンポーネントがc−状態(または、プラットフォームc−状態)に入ることができるときに、存在し得る。例えば、プラットフォームがc−状態(または、プラットフォームc−状態)に入ることができるとき、プラットフォームによって処理されていないトランザクションは、全てが非アクティブ状態(または、非アクティブコンディション(condition))にあってよい。こうした状態の最中のL1イグジットレイテンシは、電圧の上昇、または、メモリおよびコアのウェイクアップといった、他のプラットフォームのアクションの背後に隠れることがある。
実施例は、PCIeのL1状態(または、PCIeのL1電力状態)の使用を決定するために、グローバルアイドル状態情報を使用し得る。実施例は、また、PCIeのL1状態の使用を決定するために、プラットフォームアクティビティに係る情報または他のインジケータを使用してもよい。
実施例は、リンクの電力状態をコントロールするために、ハイパフォーマンスな方法を提供し得る。実施例は、L1状態がパッケージパフォーマンス(または、システムパフォーマンス)にインパクトを与えない期間だけに、L1状態(または、PCIeのL1電力状態)の使用を制限(もしくは、使用を拒否)することができる。実施例は、パフォーマンスのインパクトを有することなく、PCIeのL1I状態に係るアイドル電力の利益を提供することができる。
実施例は、リンクに結合された第1デバイス(プロセッサまたはプラットフォームといったもの)の状態を判断し得る。第1デバイスは、第2デバイス(つまり、ダウンストリームのデバイス)から特定のリンク状態に対する要求を受信し得る。第1デバイスは、第1デバイスに係る判断された条件に基づいて、リンクの電力状態を決定し得る。例えば、第1デバイスは、第1デバイスに係る判断されたアイドル状態に基づいて、リンクの電源オフ状態を決定することができる。他方で、第1デバイスは、第1デバイスの少なくとも一つのコンポーネントに係る判断されたアクティブ状態に基づいて、リンクの電源オン状態を決定することができる。
ホストデバイスは、プロセッサ(または、中央処理装置(CPU))であってよい。グローバルアイドル状態またはプラットフォームアクティビティ(または、プロセッサアクティビティ)の他のインジケータに基づいて、L1状態が使用され得る(または、使用されない)ときに、マイクロコード(または、CPUマイクロコード)ハードウェア、回路、及び/又はロジックが、調整(coordinating)のためのプラットフォーム(または、プロセッサ)の中に備えられてよい。一つの例として、マイクロコード、ハードウェア、回路、及び/又はロジックが、プロセッサのマイクロコントローラの中に備えられてよい。マイクロコントローラは、グローバルアイドル状態(または、プラットフォームアクティビティに係る他のインジケータ)をモニタリングし、そして、c−状態を交渉することによって動作し得る。プラットフォームコントローラハブ(PCH)及び/又はチップセットと同様に、他のプログラムを用いて、といったものである。最終的に、アップストリームデバイスからの全てのリンクがL1状態に入る場合に、マイクロコントローラ(または、CPU)は、電力を節約するための追加のアクションを取り得る(つまり、より深いc−状態に入ること)。しかしながら、グローバルアイドル状態(または、他のインジケータ)がもはや存在しない(すなわち、c−状態をイグジットする)ときに、マイクロコントローラ(または、CPU)は、ダウンストリームデバイスからのL1要求を拒否するために、アップストリームコンポーネント(プロセッサといったもの)をコンフィグレーションすることによって、L1状態の使用をディセーブルし得る
コントロールメカニズムは、マイクロコード、ハードウェア、回路、及び/又はロジックによって、全体的または部分的に実施されてよい。
少なくとも一つの実施例において、ダウンストリームデバイスに対して、および、アップストリームデバイス(プロセッサといったもの)に対して結合されているPCIeリンクについて、マイクロコード、ハードウェア、回路、及び/又はロジックは、ホストデバイス(または、プロセッサといったアップストリームコンポーネント)におけるL1状態の使用をイネーブル(許可)し、または、使用をディセーブル(拒否)してよい。少なくとも一つの実施例において、ダウンストリームデバイスに対して、および、アップストリームデバイス(CPUといったもの)に対して結合されているPCIeリンクについて、マイクロコード、ハードウェア、回路、及び/又はロジックは、プロセッサにおけるL1状態の使用をイネーブル(許可)し、または、使用をディセーブル(拒否)してよい。プロセッサ(または、CPU)によって提供されるグローバルアイドルエントリ及び/又はイグジットメッセージに基づいて、L1状態の使用を認識することができる。
図1は、一つの構成例に従って、(時間にわたる)プロセッサの動作状態と(時間にわたる)PCIeリンクの動作状態を示しているグラフである。他の構成も、また、可能である。
図1は、アクティブ状態(または、アクティブコンディション)と、非アクティブ状態(または、アイドル状態)との間で変化しているプロセッサの動作状態を示している。図1は、y軸上でより高い状態であるアクティブ状態(または、図1においてより高いものとして図示されているもの)、および、y軸上でより低い状態であるアイドル状態(または、図1においてより低いものとして図示されているもの)を示している。
図1は、また、アクティブ状態(または、アクティブコンディション)と非アクティブ状態(または、アイドル状態)との間で変化しているPCIリンクの動作状態を示している。図1は、y軸上でより高い状態であるアクティブ状態(または、図1においてより高いものとして図示されているもの)、および、y軸上でより低い状態であるアイドル状態(または、図1においてより低いものとして図示されているもの)を示している。
図1は、アクティブ状態(またはアクティブコンディション)にあるPCIリンクを示している。例えば、図1は、期間21の最中にアクティブ状態(または、アクティブコンディション)にあり、期間30の最中に非アクティブ状態(または、非アクティブコンディション)にあり、そして、期間41の最中にアクティブ状態にある、プロセッサを示している。非アクティブ状態は、また、アイドル状態またはアイドルコンディションとも呼ばれてよい。
図1は、また、プロセッサがアクティブ状態(期間21におけるといったもの)にある間に、PCIリンクが異なる時点(期間22、24、および26といったもの)においてアイドル状態(または、アイドルコンディション)にあってよいことも示している。図1は、また、プロセッサがアクティブ状態(期間41におけるといったもの)にある間に、他の時点(期間42、44、46、48、52、54、56、および58といったもの)において、PCIリンクがアイドル状態(または、アイドルコンディション)にあってよいことも示している。
図1は、また、PCIリンクのL1状態エントリが、プロセッサ活動とは独立してよいことも示している。従って、プロセッサがアクティブである間の頻繁なPCIリンクのL1イグジットが、パフォーマンスインパクトを生じ得る。
図2は、一つの構成例に従って、(時間にわたる)プロセッサの動作状態と(時間にわたる)PCIeリンクの動作状態を示しているグラフである。他の実施例および構成も、また、提供され得る。
図2は、アクティブ状態(または、アクティブコンディション)と非アクティブ状態(または、アイドル状態)との間で変化しているプロセッサの動作状態を示している。図2は、y軸上でより高い状態であるアクティブ状態(または、図2においてより高いものとして図示されているもの)、および、y軸上でより低い状態であるアイドル状態(または、図2においてより低いものとして図示されているもの)を示している。
図2は、また、アクティブ状態(または、アクティブコンディション)と非アクティブ状態(または、アイドル状態)との間で変化しているPCIリンクの動作状態を示している。図2は、y軸上でより高い状態であるアクティブ状態(または、図2においてより高いものとして図示されているもの)、および、y軸上でより低い状態であるアイドル状態(または、図2においてより低いものとして図示されているもの)を示している。
図2は、期間21の最中のアクティブ状態(または、アクティブコンディション)、期間30の最中の非アクティブ状態(または非アクティブコンディション)、および期間41の最中のアクティブ状態(またはアクティブコンディション)にある、プロセッサを示している。図2は、また、期間30の最中に非アクティブ状態(または非アクティブコンディション)が、時点29と時点31との間に生じることも示している。
実施例は、グローバルアイドル状態(または、プラットフォームアクティビティに係る他のインジケータ)が、時点29と時点31との間に生じることを決定することができる。例えば、プロセッサのアクティビティは、時点29と時点31との間で非アクティブ(または、アイドルコンディション)であってよい。実施例は、(グローバルアイドル状態または他のインジケータが存在するときに)時点29と時点31との間で、L1状態エントリを許可してよい。実施例は、また、パッケージ(または、システム)がc−状態(または、プラットフォームc−状態)に入ることができるといったときに、グローバルアイドル状態(または、他のインジケータ)の最中だけでL1状態エントリを許可することもできる。
この構成例において、ダウンストリームデバイスは、(ダウンストリームデバイスがアイドルであるときに)期間22、24、26においてL1状態エントリを要求することができる。しかしながら、アップストリームデバイスは、プロセッサが期間21の最中にアクティブ(または、アクティブ状態)であるために、L1状態エントリ要求を許可しなくてよい。
同様に、ダウンストリームデバイスは、(ダウンストリームデバイスがアイドルまたはアイドル状態であるときに)期間42、44、46、48、52、54、56、および58においてL1状態エントリを要求することができる。しかしながら、アップストリームデバイスは、プロセッサが期間41の最中にアクティブ(または、アクティブ状態)であるために、L1状態エントリ要求を許可しなくてよい。
図2は、プロセッサがアクティブである間(期間21および41の最中といったもの)には、L1状態要求が拒否され、かつ、それぞれのPCIeリンクはL0状態のままであることを示している。つまり、ダウンストリームデバイスはL1状態を(期間21および21の最中に)要求することができるが、アップストリームデバイスがアクティブ(または、アクティブ状態)であるときには、L1状態要求が拒否される。
図3Aは、一つの実施例に従って、電子システムを示している。他の実施例および構成も、また、提供され得る。図3は、また、プラットフォーム及び/又は電子デバイスとしても参照され得るものである。
電子システム(または、プラットフォーム)は、第1プロセッサ100(または、CPU)、ダウンストリームデバイス125(または、ダウンストリームデバイス)、プラットフォームコントローラハブ(PCH)150(または、チップセット)、ダウンストリームデバイス160(複数のダウンストリームデバイス)、第2プロセッサ170(または、CPU)、および、ダウンストリームデバイス180(または、複数のダウンストリームデバイス)を示している。システム(または、プラットフォーム)に係る他のコンフィグレーションも、また、提供されてよい。
プロセッサ100は、第1デバイスと呼ばれてよく、かつ、ダウンストリームデバイスのうち一つは、第2のデバイスと呼ばれてよい。
PCIeインターコネクト(リンクを有しているもの)は、プロセッサ100とダウンストリームデバイス125との間に接続される。PCIeインターコネクト165(リンクを有しているもの)は、プラットフォームコントローラハブ(PCH)150(またはチップセット)とダウンストリームデバイス160との間に結合されている。PCIeインターコネクト190(リンクを有しているものは、プロセッサ170とダウンストリームデバイス180との間に結合されている。他のコンフィグレーションも、また、提供され得る。
PCIeインターコネクト130は、プロセッサ100と、一つまたはそれ以上のダウンストリームデバイス125との間に、一つまたはそれ以上のリンク(PCIeリンク)を含んでよい。PCIインターコネクト165は、プラットフォームコントローラハブ(PCH)150(または、チップセット)と、一つまたはそれ以上のダウンストリームデバイス160との間に、一つまたはそれ以上のリンク(PCIeリンク)を含んでよい。PCIeインターコネクト190は、プロセッサ170と、一つまたはそれ以上のダウンストリームデバイス180との間に、一つまたはそれ以上のリンク(PCIeリンク)を含んでよい。
プロセッサ100は、中央処理装置(CPU)であってよい。プロセッサ100は、PCIeルートコンプレクスデバイス110およびマイクロコントローラ120を含んでいる。PCIeルートコンプレクスデバイス110は、プロセッサ100に代わってトランザクション要求を生成することができる。一つの例として、PCIeコンプレクスデバイス110は、PCIコントローラであってよい。
PCIeルートコンプレクスデバイス110は、インターコネクト130のPCIeリンク(または、複数のリンク)に対して接続するための一つまたはそれ以上のPCIeを含んでよい。PCIeルートコンプレクスデバイス110は、PCIeのL1状態要求を許可(または、付与)、および、PCIeのL1状態要求を拒否することができる。
プロセッサ100は、リンク171によってプロセッサに対して結合されてよい。プロセッサ170は、CPUであってよい。プロセッサ170は、マイクロコントローラ175とPCIeルートコンプレクスデバイス178を含んでよい。PCIeルートコンプレクスデバイス178は、プロセッサ170に代わってトランザクション要求を生成することができる。一つの例として、PCIeルートコンプレクスデバイス178は、PCIIコントローラであってよい。PCIeルートコンプレクスデバイス178は、インターコネクト190のPCIeリンク(または、複数のリンク)に結合するための一つまたはそれ以上のPCIeポートを含んでよい。PCIeルートコンプレクスデバイス178は、PCIeのL1状態要求を許可(または、付与)、および、PCIeのL1状態要求を拒否することができる。
プロセッサ100は、また、第1リンク142と第2リンク144を介して、プラットフォームコントローラハブ(PCH)150に対して(または、チップセットに対して)に結合されてよい。
PCH150は、デバイス152(PCH150の中)、マイクロコントローラ154、およびPCIeルートコンプレクスデバイス156(または、PCIIコントローラ)を含んでよい。PCH150またはチップセットは、PCIeデバイス(デバイス152といったもの)を含んでよい。例えば、PCIeデバイス152は、第1リンク142を介して、(プロセッサ100の)PCIeルートコンプレクスデバイス110に対して直接的に接続されてよい。PCIデバイス152は、(PCHまたはチップセットにおける)統合されたネットワークコントローラであってよい。PCH150は、また、第2リンク144を使用して、プロセッサ100とデータを通信し得る。
図3Bは、一つの実施例に従って、システムオンチップ(SOC)を示している。他の実施例および構成も、また、提供され得る。システムオンチップ(SOC)は、電子システムまたは電子デバイスのコンポーネントであってよい。
システムオンチップ(SOC)200は、シリコンチップを含んでよく、そして、シリコンチップ上で提供される複数のインテレクチュアルプロパティ(IP)ブロックを含んでよい。SOC200は、電子システムのコンポーネントを単一のシリコンチップの中へと統合する集積回路(IC)であってよい。SOC200は、デジタル、アナログ、混合信号、および、無線周波数機能を含んでよい。SOC200は、ハードウェア(プロセッサ、コントローラ、メモリ、電圧レギュレータ、等)と、ハードウェアをコントロールするためのソフトウェアの両方を含んでよい。
一つの例として、そして、説明を容易にするために、図3Bは、プロセッサ100、プロセッサコントローラハブ(PCH)150、およびプロセッサ170を含む、SOC200を示している。SOC200は、また、例えば、入力/出力(I/O)のためのIPブロック202とラフィックスのためのIPブロック204を含んでよい。オーディオ、イメージング、ビデオ、等のためのIPブロックといった他のIPブロックが使用されてよい。
図3Bは、チップ外(off-chip)に配置されたPCIeデバイスを伴うSOC200を示しており、ダウンストリームデバイスも、また、SOC200の外側で提供されてよい。例えば、ダウンストリームデバイス125がPCIeリンクを介してSOC200に対して接続されてよく、ダウンストリームデバイス180がPCIeリンクを介してSOC200に対して接続されてよく、そして、ダウンストリームデバイス160がPCIeリンクを介してSOC200に対して接続されてよい。
少なくとも一つの実施例において、SOCは、PCIeプロトコルを使用して結合されたマルチチップパッケージ(MCP)(PCIeデバイスを有しているもの)に対して結合されてよい。少なくとも一つの実施例において、SOCは、SOCと同じダイ上に組み込まれたPCIeデバイスを有してよく、そして、PCIeデバイスは、PCIeプロトコル(L1を含んでいるもの)を使用して接続されてよい。
図4と図5は、リンク電力管理オペレーションに関する。説明を容易にするために、オペレーションは、図3Aに示される電子システム(または、プラットフォーム)に関して説明され。図4は、グローバルアイドル状態が満たされるときに(プロセッサ100がアイドル状態にあるといったもの)、一連のオペレーションが行われ得ることを示している。
図4は、一つの実施例に従って、リンク電力管理オペレーションを示しているフローチャートである。他のオペレーション、オペレーションの順序、および実施例も、また、提供されてよい。以降のフローチャートは、PCIeリンクに対して取り付けられたプロセッサを含むシステム、及び/又は、PCIeリンクに対して取り付けられたプラットフォームコントローラハブ(PCH)またはチップセットを含むシステム、といった電子システムに関する。
図4のリンク電力管理オペレーションは、グローバルアイドル状態にあるプロセッサ100(つまり、プロセッサがアイドル状態または非アクティブ状態にあるもの)に関する。図5の電力管理オペレーションは、もはやグローバルアイドル状態にないプロセッサ100(つまり、プロセッサがアクティブコンディションまたは状態にあるもの)に関する。
グローバルアイドル状態は、特定のシステム(または、プラットフォーム)に基づいて予め決定されてよい。グローバルアイドル状態は、一つまたはそれ以上のプラットフォームリソースが同時にアイドルである(または、同時のアイドル状態にある)ときであってよい。一つの例として、グローバルアイドル状態は、プラットフォームの全てのコアが同時にアイドルであるとき、全てのコアとメモリが同時にアイドルである(または、同時のアイドル状態にある)とき、及び/又は、全てのコア、メモリ、およびチップセットが同時にアイドルである(または、同時のアイドル状態にある)ときに、発生し得る。グローバルアイドル状態に対する基準(criteria)は、システムごとに(または、プラットフォームごとに)変動してよい。
図4に示されるように、オペレーション250においては、グローバルアイドル状態が提供され得る。これは、例えば、プロセッサ100のコアに対するアクティビティが停止された(または、アイドルである)ときに発生し得る。上述のように、グローバルアイドル状態は、他の基準に基づいて発生してよい。グローバルアイドル状態は、プロセッサ100(または、プラットフォーム)がアイドルであるときに発生し得る。
リンクに対して結合されたプロセッサ100(または、第1デバイス)の状態が判断され得る。(プロセッサ100の)マイクロコントローラ120は、プロセッサ100がアイドル状態(または、非アクティブ)にあると判断し得る。一つの例として、マイクロコントローラ120は、プラットフォームがc−状態エントリ(パッケージc−状態エントリといったもの)についてレディ(ready)であると判断することができる。グローバルアイドル状態が判断されるとき、他の特定のアクションが提供され得る。
オペレーション252においては、グローバルアイドル状態に基づいて、マイクロコントローラ120が、PCIeのL1状態の使用をイネーブル(許可)することができる。マイクロコントローラ120は、(プロセッサ100の)PCIeルートコンプレクスデバイス110に対してイネーブル情報(enabling information)を提供してよい。
オペレーション253において、ダウンストリームデバイス125のうち一つは、PCIeのL1状態を要求することができる。例えば、ダウンストリームデバイス125のうち一つは、プロセッサ100に対してPCIe L1状態(または、PCIe L1状態要求)に対する要求を提供し得る。要求は、所定の時間量についてダウンストリームデバイス125がアイドルであると判断されるときに提供され得る。オペレーション253は、プロセッサ(リンクが取り付けられたプロセッサについて)、PCH(PCHが取り付けられたリンクについて)、等といった、アップストリームデバイスに対して要求を提供するPCIeデバイスに関する。プロセッサ(または、第1デバイス)は、ダウンストリーム(または、第2デバイス)からの特定のリンク状態に対する要求を受け取ってよい。
オペレーション254において、アップストリームコンポーネントは(ダウンストリームデバイス125によって送信された)PCIeのL1状態要求を許可することができる。例えば、PCIeルートコンプレクスデバイス110は、グローバルアイドル状態が存在してから、(ダウンストリームデバイス125のうち一つからの)L1状態要求を許可(付与)することができる。
プロセッサ100は、プロセッサ(または、第1デバイス)の判断された状態に基づいてリンクの電力状態を決定することができる。一つの例として、プロセッサ100は、プロセッサ(または、第1デバイス)の判断されたアイドル状態に基づいて、リンクの電力状態を決定することができる。
マイクロコントローラ120は、オペレーション255において、PCHに対してc−状態エントリ(または、パッケージc−状態エントリ)を示すことができる。オペレーション255は、プロセッサ100(または、パッケージ)が、c−状態(または、パッケージc−状態)へと入る、あらゆるときに発生し得るものである。
オペレーション256において、(PCH150の)マイクロコントローラ154は、PCIのL1状態の使用をイネーブルすることができる。マイクロコントローラ154は、(PCH150の)PCIeルートコンプレクスデバイス156に対してイネーブル情報を提供することができる。
オペレーション257において、ダウンストリームデバイス160のうち一つは、PCIeのL1状態を要求することができる。例えば、ダウンストリームデバイス160のうち一つは、PCIeのL1状態(または、PCIeのL1状態要求)に対する要求をPCH150に対して提供することができる。要求は、所定の時間量についてダウンストリームデバイス160がアイドルであると判断されるときに提供され得る。
オペレーション258において、アップストリームコンポーネント(PCIeルートコンプレクスデバイス156といったもの)は、(ダウンストリームデバイス160によって送信された)PCIe のL1状態要求を許可(付与)することができる。例えば、PCIeルートコンプレクスデバイス156は、(ダウンストリームデバイス160のうち一つからの)L1状態要求を許可(付与)することができる。
オペレーション259において、(プロセッサ100の)マイクロコントローラ120は、より深いc−状態の中へ入るためのオペレーションを実行することができる。例えば、コンポーネントは、より深いc−状態(より深いパッケージのc−状態といったもの)の中に入ることができる。一つの例として、パッケージのc−状態エントリは、電力を節約するための一式のアクション(プラットフォームにわたる節電といったもの)が含まれてよい。
図4のオペレーションの最中はいつでも、プロセッサ100は、アクティブ状態(または、アクティブコンディション)の中へ入ることができる。例えば、c−状態(パッケージc−状態といったもの)における間に、PCIeデバイスのアクティビティは、プロセッサ100のウェイクアップ(waking up)を引き起こし得る割り込み(interrupt)を生じてよい。アクティビティが再開するとき、グローバルアイドル状態は、もはや満たされず、そして、図5において説明されたオペレーションが実行されてよい。
図5は、一つの実施例に従って、リンク電力管理オペレーションを示しているフローチャートである。他のオペレーション、オペレーションおよび実施例の順序も、また、提供されてよい。フローチャートは、電子システムに関連してよい。PCIeリンクに対して取り付けられたプロセッサ、及び/又は、PCIeリンクに対して取り付けられたプラットフォームコントローラハブ(PCH)またはチップセットを含むシステム、といったものである。
図5のリンク電力管理オペレーションは、もはやグローバルアイドル状態にはない(つまり、プロセッサがアクティブ状態にある)プロセッサ100(または、第1デバイス)に関する。
図5に示されるように、オペレーション300においては、割り込み条件が提供され得る。このことは、例えば、プロセッサ100に係る少なくとも一つのコアについてアクティビティが発生するときに起こり得る。一つの例として、プロセッサに対して割り込み信号が提供されてよく、イベントが発生して処理される必要があることを示している。割り込みは、プロセッサによって受信されてよく、そして、少なくとも一つのコアをウェイクアップさせることができる(つまり、アイドルからアクティブ状態への移行)。割り込みは、ネットワークコントローラ、ストレージコントローラ、等によって生成されてよい。グローバルアイドル状態の欠如は、プロセッサ100(または、プラットフォーム)がアクティブである(少なくとも一つのコアがアクティブ状態にある、といった)ときに、発生し得る。
オペレーション301において、マイクロコントローラ120は、c−状態(例えば、パッケージc−状態)のイグジットを実行してよい。マイクロコントローラ120は、グローバルアイドルコンディション(または、状態)からアクティブコンディション(または、状態)へとプロセッサ(または、プラットフォーム)を移行することに関するアクションをとってよい(コアに係る少なくとも一つのウェイクアップ、プラットフォームインターコネクトのウェイクアップ、キャッシュに対する電力の補間、メモリのウェイクアップ、等である)。ウェイクアップは、アイドル状態からアクティブ状態へリソースを移行させることを参照してよい。
オペレーション302において、マイクロコントローラ120は、PCIeのL1状態の使用をディセーブルすることができる。マイクロコントローラ120は(プロセッサ100の)PCIeルートコンプレクスデバイス110に対してディセーブル情報を提供してよい。
オペレーション303において、ダウンストリームデバイス125のうち一つがPCIeのL1状態を要求することができる。例えば、ダウンストリームデバイス125のうち一つは、プロセッサ100に対してPCIeのL1状態(または、PCIeのL1状態要求)に対する要求を提供することができる。要求は、ダウンストリームデバイス125が所定の時間量についてアイドルであると判断されるときに、提供されてよい。オペレーション303は、プロセッサ(リンクが取り付けられたプロセッサについて)、PCH(PCHが取り付けられたリンクについて)、等といった、アップストリームデバイスに対して要求を提供するPCIeデバイスに関する。
オペレーション304において、アップストリームコンポーネントは(ダウンストリームデバイス125によって送信された)PCIeのL1状態要求を拒否し得る。例えば、PCIeルートコンプレクスデバイス110は、(ダウンストリームデバイス125のうち一つからの)L1状態要求を拒否することができる。
マイクロコントローラ120は、オペレーション305において、PCH150(または、他のコンポーネント)に対してc−状態イグジット(または、パッケージc−状態イグジット)を示してよい。オペレーション305は、プロセッサ100(または、プラットフォーム)がc−状態(または、パッケージ状態)をイグジットするときはいつでも、発生し得るものである。
オペレーション306において、(PCH150の)マイクロコントローラ154は、PCIのL1状態の使用をディセーブルすることができる。マイクロコントローラ154は、(PCH150の)PCIeルートコンプレクスデバイス156に対してディセーブル情報を提供することができる。
オペレーション307において、ダウンストリームデバイス160のうち一つは、PCIeのL1状態要求を要求することができる。例えば、ダウンストリームデバイス160のうち一つ、PCIeのL1状態(または、PCIeのL1状態要求)の要求をPCH150に対して提供することができる。要求は、所定の時間量についてダウンストリームデバイス160がアイドルであると判断されるときに提供され得る。
オペレーション308において、アップストリームコンポーネント(PCIeルートコンプレクスデバイス156といったもの)は、(ダウンストリームデバイス160によって送信された)PCIeのL1状態要求を拒否することができる。例えば、PCIeルートコンプレクスデバイス156は、(ダウンストリームデバイス160のうち一つからの)L1状態要求を拒否することができる。
オペレーション309において、(プロセッサ100の)マイクロコントローラ120は、実行を再開するためのオペレーションを実行することができる。例えば、プロセッサは、インストラクションの実行を再開することができる。
プラットフォームがアクティブであるとき、PCIeの非アクティブは、L1状態に向かっているPCIeリンクを結果として生じないことがある。PCIeのL1状態に対するすべての要求が拒否されるので、リンクは、L0状態のままでよい。
図6は、一つの実施例に従って、電子システムを示している。他の実施例および構成も、また、提供され得る。電子システムは、上述のように動作し得るシステムのコンポーネントを示すために提供される。
図6は、プロセッサ410、電源420、ディスプレイ425、およびメモリ430を含む、システム400を示している。プロセッサ410は、例えば、算術論理ユニットおよび内部キャッシュを含んでよい。プロセッサ410は、コンピュータ読取り可能な媒体(または、マシン読取り可能な媒体)を介して受信されたインストラクションといった、受信されたインストラクションを使用して、オペレーションを実行することができる。プロセッサ410は、前述したあらゆるプロセッサに対応することができる。
上述の機能は、図6に示される電子システム400の中で提供されてよい。
システム400は、また、グラフィカルインターフェイス440、チップセット450、キャッシュ460、ネットワークインターフェイス470、および無線通信ユニット480、ネットワークインターフェイス470の中に組み込まれ得るもの、を含んでよい。代替的または追加的に、無線通信ユニット490は、プロセッサ410に対して結合されてよく、そして、メモリ430とプロセッサ410との間に直接的な接続が存在してよい。
プロセッサ410は、CPU、マイクロプロセッサ、または、あらゆる他のタイプの処理または演算回路であってよく、そして、残りの機能の全てまたはあらゆる組合せをと共にチップダイ上に含まれてよい。もしくは、残りの機能のうち一つまたはそれ以上は、既知の接続およびインターフェイスを介して、マイクロプロセッサダイに対して電気的に結合されてよい。示されている接続は、例えば、チッププラットフォーム、機能性、または、アプリケーション要求に応じて、図示されたエレメント間において存在し得る他の接続としての、単なる例示である。
少なくとも一つの実施例において、プロセッサ410は、図3Bに関して上述したようなシステムオンチップといった、チップ上で提供されてよい。プロセッサは、メモリコントローラやグラフィックスデバイス、等といったコンポーネントを含んでよい。
少なくとも一つの実施例において、コンピュータ読取り可能な媒体(または、マシン読取り可能な媒体)は、PCIeリンクの電力状態をコントロールするための制御回路に対するプログラムを保管することができる。回路は、リンクのL1状態をコントロールするように制御され得る。プログラムは、システムメモリの中に保管されてよく、例えば、プロセッサに対して内部または外部にあってよい。プログラムは、インストラクションまたはコードを含んでよい。
プロセッサによって実行されるインストラクションまたはコードは、マシン読取り可能な媒体、または、一つまたはそれ以上の電気的にアクセス可能な媒体、等に対するアクセスを提供している、リモート接続を介して(例えば、アンテナ及び/又はネットワークインターフェイスを介したネットワークにわたり)アクセス可能な外部ストレージデバイスから、メモリに提供されてよい。マシン読取り可能な媒体は、マシン(例えば、コンピュータ)によって読み取り可能な形式において情報を提供(つまり、保管及び/又は送信)するあらゆるメカニズムを含んでよい。例えば、マシン読取り可能な媒体は、ランダムアクセスメモリ(RAM)、リードオンリーメモリ(ROM)、磁気または光ストレージ媒体、フラッシュメモリデバイス、電気的、光学的、音響的、または他の形式の伝播信号(例えば、搬送波、赤外線信号、デジタル信号)、等を含んでよい。代替的な実施例においては、インストラクションまたはコードの代わりに、または、組合せにおいて、ハードワイヤード(hard-wired)回路が使用され得る。そして、従って、実施例は、ハードウェア回路およびソフトウェアインストラクションの特定の組合せに限定されるものではない。
プログラムは、上記で以前に説明した実施例において実行される、あらゆるオペレーションまたは機能を実行するためのコードまたはインストラクションを含んでよい。
上述の実施例の機能は、タスクを実行するためのコードセグメントまたはインストラクションにおいて提供されてよい。コードセグメントまたはタスクは、プロセッサ読取り可能な媒体(または、マシン読取り可能な媒体)の中に保管されてよく、もしくは、伝送媒体または通信リンクにわたる搬送波における演算データ信号(computing data signal)によって送信されてよい。プロセッサ読取り可能な媒体、マシン読取り可能な媒体、及び/又は、コンピュータ読取り可能な媒体は、情報を保管または転送できるあらゆる媒体を含んでよい。
以下の例は、さらなる実施例に関する。
実施例1は、リンクをコントロールする方法であって、リンクに対して接続されている第1デバイスの状態を判断するステップと、第1デバイスにおいてリンクに対して接続されている第2デバイスから所定のリンク状態に対する要求を受信するステップと、第1デバイスの判断された状態に基づいてリンクの電力状態を決定するステップと、を含む。
実施例2において、実施例1に係る技術的事項は、任意的に以下を含んでよく、第1デバイスの状態を判断するステップは、第1デバイスのアイドル状態を判断するステップを含む。
実施例3において、実施例1と実施例2に係る技術的事項は、任意的に以下を含んでよく、電力状態を決定するステップは、第1デバイスの判断されたアイドル状態に基づいて、リンクの電源オフ状態を決定するステップを含む。
実施例4において、実施例1に係る技術的事項は、任意的に以下を含んでよく、第1デバイスの状態を判断するステップは、第1デバイスに係る少なくとも一つのコンポーネントのアクティブ状態を判断するステップを含む。
実施例5において、実施例1と実施例4に係る技術的事項は、任意的に以下を含んでよく、電力状態を決定するステップは、第1デバイスに係る少なくとも一つのコンポーネントの判断されたアクティブ状態に基づいて、リンクの電源オン状態を決定するステップを含む。
実施例6において、実施例1−5に係る技術的事項は、任意的に以下を含んでよく、リンクは、ペリフェラルコンポーネントインターコネクトエクスプレス(PCIe)リンクである。
実施例7において、実施例1と実施例6に係る技術的事項は、任意的に以下を含んでよく、第1デバイスはプロセッサを含む。
実施例8において、実施例1と実施例7に係る技術的事項は、任意的に以下を含んでよく、プロセッサはPCIeルートコンプレクスデバイスを含む。
実施例9において、実施例1−8に係る技術的事項は、任意的に、リンクの判断された電力状態に基づいてリンクに対する電力をコントロールするステップを含んでよい。
実施例10において、実施例1−9に係る技術的事項は、任意的に以下を含んでよく、リンクの電力状態は、リンクの電源オフ状態またはリンクの電源オン状態である。
実施例11において、実施例1に係る技術的事項は、任意的に、決定された電力状態に基づいて、リンクの電源オフ状態を拒否するステップを含んでよい。
実施例12において、実施例1に係る技術的事項は、任意的に、決定された電力状態に基づいて、リンクの電源オン状態を許可するステップを含んでよい。
実施例13において、実施例1に係る技術的事項は、任意的に以下を含んでよく、状態を判断するステップは、第1デバイスのグローバルアイドル状態を判断するステップを含んでよい。
実施例14は、電子システムであり、第1デバイスと、第2デバイスと、第1デバイスと第2デバイスとの間のリンクを有し、第1デバイスは第1デバイスの状態を判断し、かつ、第1デバイスの判断された状態に基づいて、リンクの電力状態を決定する。
実施例15において、実施例14に係る技術的事項は、任意的に以下を含んでよく、第1デバイスは、第1デバイスのアイドル状態を判断する。
実施例16において、実施例14と実施例15に係る技術的事項は、任意的に以下を含んでよく、第1デバイスは、第1デバイスの判断されたアイドル状態に基づいて、リンクの電源オフ状態を決定する。
実施例17において、実施例14に係る技術的事項は、任意的に以下を含んでよく、第1デバイスは、第1デバイスに係る少なくとも一つのコンポーネントのアクティブ状態を判断する。
実施例18において、実施例14と実施例17に係る技術的事項は、任意的に以下を含んでよく、第1デバイスは、第1デバイスに係る少なくとも一つのコンポーネントの判断されたアクティブ状態に基づいて、リンクの電源オン状態を決定する。
実施例19において、実施例14−18に係る技術的事項は、任意的に以下を含んでよく、リンクは、第1デバイスと第2デバイスとの間のペリフェラルコンポーネントインターコネクトエクスプレス(PCIe)リンクである。
実施例20において、実施例14に係る技術的事項は、任意的に以下を含んでよく、第1デバイスはプロセッサを含む。
実施例21において、実施例14と実施例20に係る技術的事項は、任意的に以下を含んでよく、プロセッサは、マイクロコントローラとPCIeルートコンプレクスデバイスを含む。
実施例22において、実施例14と実施例21に係る技術的事項は、任意的に以下を含んでよく、PCIeルートコンプレクスデバイスは、リンクの判断された電力状態に基づいてリンクをコントロールする。
実施例23において、実施例14と実施例21に係る技術的事項は、任意的に以下を含んでよく、PCIeルートコンプレクスデバイスは、第2デバイスから、所定のリンク状態に対する要求を受信する。
実施例24において、実施例14と実施例21に係る技術的事項は、任意的に以下を含んでよく、マイクロコントローラは、第1デバイスの状態を判断する。
実施例25において、実施例14と実施例21に係る技術的事項は、任意的に以下を含んでよく、マイクロコントローラは、第1デバイスのアイドル状態を判断する。
実施例26において、実施例14と実施例21に係る技術的事項は、任意的に以下を含んでよく、マイクロコントローラは、第1デバイスに係る少なくとも一つのコンポーネントのアクティブ状態を判断する。
実施例27において、実施例14−26に係る技術的事項は、任意的に以下を含んでよく、リンクの電力状態は、リンクの電源オフ状態またはリンクの電源オン状態である。
実施例28において、実施例14に係る技術的事項は、任意的に以下を含んでよく、第1デバイスは、決定された電力状態に基づいて、リンクの電源オフ状態を拒否する。
実施例29において、実施例14に係る技術的事項は、任意的に以下を含んでよく、第1デバイスは、決定された電力状態に基づいて、リンクの電源オフ状態を許可する。
実施例29において、実施例14に係る技術的事項は、任意的に以下を含んでよく、第1デバイスは、第1デバイスのグローバルアイドル状態を判断する。
実施例31は、第1デバイスを含む電子装置であり、第1デバイスは、第1デバイスの状態を判断し、かつ、第1デバイスの判断された状態に基づいて、リンクの電力状態を決定する。
実施例32において、実施例31に係る技術的事項は、任意的に以下を含んでよく、第1デバイスは、第1デバイスのアイドル状態を判断する。
実施例33において、実施例31と実施例32に係る技術的事項は、任意的に以下を含んでよく、第1デバイスは、第1デバイスの判断されたアイドル状態に基づいて、リンクの電源オフ状態を決定する。
実施例34において、実施例31に係る技術的事項は、任意的に以下を含んでよく、第1デバイスは、第1デバイスに係る少なくとも一つのコンポーネントのアクティブ状態を判断する。
実施例35において、実施例31と実施例34に係る技術的事項は、任意的に以下を含んでよく、第1デバイスは、第1デバイスに係る少なくとも一つのコンポーネントの判断されたアクティブ状態に基づいて、リンクの電源オン状態を決定する。
実施例36において、実施例31−35に係る技術的事項は、任意的に以下を含んでよく、リンクは、第1デバイスと第2デバイスとの間のペリフェラルコンポーネントインターコネクトエクスプレス(PCIe)リンクである。
実施例37において、実施例31と実施例36に係る技術的事項は、任意的に以下を含んでよく、第1デバイスはプロセッサを含む。
実施例38において、実施例31と実施例37に係る技術的事項は、任意的に以下を含んでよく、プロセッサは、マイクロコントローラとPCIeルートコンプレクスデバイスを含む。
実施例39において、実施例31と実施例38に係る技術的事項は、任意的に以下を含んでよく、PCIeルートコンプレクスデバイスは、リンクの判断された電力状態に基づいてリンクをコントロールする。
実施例40において、実施例31と実施例38に係る技術的事項は、任意的に以下を含んでよく、PCIeルートコンプレクスデバイスは、第2デバイスから、所定のリンク状態に対する要求を受信する。
実施例41において、実施例31と実施例38に係る技術的事項は、任意的に以下を含んでよく、マイクロコントローラは、第1デバイスの状態を判断する。
実施例42において、実施例31と実施例38に係る技術的事項は、任意的に以下を含んでよく、マイクロコントローラは、第1デバイスのアイドル状態を判断する。
実施例43において、実施例31と実施例38に係る技術的事項は、任意的に以下を含んでよく、マイクロコントローラは、第1デバイスに係る少なくとも一つのコンポーネントのアクティブ状態を判断する。
実施例44において、実施例31−43に係る技術的事項は、任意的に以下を含んでよく、リンクの電力状態は、リンクの電源オフ状態またはリンクの電源オン状態である。
実施例45において、実施例31に係る技術的事項は、任意的に以下を含んでよく、第1デバイスは、決定された電力状態に基づいて、リンクの電源オフ状態を拒否する。
実施例46において、実施例31に係る技術的事項は、任意的に以下を含んでよく、第1デバイスは、決定された電力状態に基づいて、リンクの電源オフ状態を許可する。
実施例47において、実施例31に係る技術的事項は、任意的に以下を含んでよく、第1デバイスは、第1デバイスのグローバルアイドル状態を判断する。
実施例48は、リンクを有するシステムであって、リンクに対して接続されている第1デバイスの状態を判断するための手段と、第1デバイスにおいて、リンクに対して接続されている第2デバイスから所定のリンク状態に対する要求を受信するための手段と、第1デバイスの判断された状態に基づいて、リンクの電力状態を決定するための手段と、を含む。
実施例49において、実施例48に係る技術的事項は、任意的に以下を含んでよく、状態を判断するための手段は、第1デバイスのアイドル状態を判断する。
実施例50において、実施例48と実施例49に係る技術的事項は、任意的に以下を含んでよく、電力状態を決定するための手段は、第1デバイスの判断されたアイドル状態に基づいて、リンクの電源オフ状態を決定する。
実施例51において、実施例48に係る技術的事項は、任意的に以下を含んでよく、状態を判断するための手段は、第1デバイスに係る少なくとも一つのコンポーネントのアクティブ状態を判断する。
実施例52において、実施例48と実施例51に係る技術的事項は、任意的に以下を含んでよく、電力状態を決定するための手段は、第1デバイスに係る少なくとも一つのコンポーネントの判断されたアクティブ状態に基づいて、リンクの電源オン状態を決定する。
実施例53において、実施例48−52に係る技術的事項は、任意的に以下を含んでよく、リンクは、第1デバイスと第2デバイスとの間のペリフェラルコンポーネントインターコネクトエクスプレス(PCIe)リンクである。
実施例54において、実施例48と実施例53に係る技術的事項は、任意的に以下を含んでよく、第1デバイスはプロセッサを含む。
実施例55において、実施例48と実施例54に係る技術的事項は、任意的に以下を含んでよく、プロセッサは、PCIeルートコンプレクスデバイスを含む。
実施例56において、実施例44−55に係る技術的事項は、任意的に、リンクの判断された電力状態に基づいてリンクに対する電力をコントロールするための手段を含んでよい。
実施例57において、実施例48−56に係る技術的事項は、任意的に、実施例48−56のうちいずれか一つに係るシステムを含んでよく、ここで、リンクの電力状態は、リンクの電源オフ状態またはリンクの電源オン状態である。
実施例58において、実施例48に係る技術的事項は、任意的に、決定された電力状態に基づいて、リンクの電源オフ状態を拒否するための手段を含んでよい。
実施例59において、実施例48に係る技術的事項は、任意的に、決定された電力状態に基づいて、リンクの電源オン状態を許可するための手段を含んでよい。
実施例60において、実施例48に係る技術的事項は、任意的に以下を含んでよく、状態を判断するための手段は、第1デバイスのグローバルアイドル状態を判断する。
実施例61は、電子装置であって、第1デバイスの状態を判断し、第1ロジックの少なくとも一部はハードウェアである、第1ロジック、および、第1デバイスの判断された状態に基づいてリンクの電力状態を決定し、第2ロジックの少なくとも一部はハードウェアである、第2ロジック、を含む。
実施例62において、実施例61に係る技術的事項は、任意的に以下を含んでよく、第1ロジックは、第1デバイスのアイドル状態を判断する。
実施例63において、実施例61と実施例62に係る技術的事項は、任意的に以下を含んでよく、第2ロジックは、第1デバイスの判断されたアイドル状態に基づいて、リンクの電源オフ状態を決定する。
実施例64において、実施例61に係る技術的事項は、任意的に以下を含んでよく、第1ロジックは、第1デバイスに係る少なくとも一つのコンポーネントのアクティブ状態を判断する。
実施例65において、実施例61−64に係る技術的事項は、任意的に以下を含んでよく、第2ロジックは、第1デバイスに係る少なくとも一つのコンポーネントの判断されたアクティブ状態に基づいて、リンクの電源オン状態を決定する。
実施例66において、実施例61−65に係る技術的事項は、任意的に以下を含んでよく、リンクは、ペリフェラルコンポーネントインターコネクトエクスプレス(PCIe)リンクである。
実施例67において、実施例61−66に係る技術的事項は、任意的に以下を含んでよく、リンクの電力状態は、リンクの電源オフ状態またはリンクの電源オン状態である。
実施例68において、実施例61に係る技術的事項は、任意的に以下を含んでよく、第2ロジックは、決定された電力状態に基づいて、リンクの電源オフ状態を拒否する。
実施例69において、実施例61に係る技術的事項は、任意的に以下を含んでよく、第2ロジックは、決定された電力状態に基づいて、リンクの電源オン状態を許可する。
実施例70において、実施例61に係る技術的事項は、任意的に以下を含んでよく、第1ロジックは、第1デバイスのグローバルアイドル状態を判断する。
実施例71は、一つまたはそれ以上のインストラクションを含むマシン読取り可能な媒体であって、インストラクションが実行されるとプロセッサに、一つまたはそれ以上のオペレーションを実行させ、リンクに対して接続されている第1デバイスの状態を判断し、かつ、第1デバイスの判断された状態に基づいて、前記リンクの電力状態を決定する。
実施例72において、実施例71に係る技術的事項は、任意的に以下を含んでよく、一つまたはそれ以上のオペレーションは、第1デバイスのアイドル状態を判断することを含む。
実施例73において、実施例71と実施例72に係る技術的事項は、任意的に以下を含んでよく、一つまたはそれ以上のオペレーションは、第1デバイスの判断されたアイドル状態に基づいて、リンクの電源オフ状態を決定することを含む。
実施例74において、実施例71に係る技術的事項は、任意的に以下を含んでよく、一つまたはそれ以上のオペレーションは、第1デバイスに係る少なくとも一つのコンポーネントのアクティブ状態を判断することを含む。
実施例75において、実施例71と実施例74に係る技術的事項は、任意的に以下を含んでよく、一つまたはそれ以上のオペレーションは、第1デバイスに係る少なくとも一つのコンポーネントの判断されたアクティブ状態に基づいて、リンクの電源オン状態を決定することを含む。
実施例76において、実施例71−75に係る技術的事項は、任意的に以下を含んでよく、リンクは、ペリフェラルコンポーネントインターコネクトエクスプレス(PCIe)リンクである。
実施例77において、実施例71−76に係る技術的事項は、任意的に以下を含んでよく、一つまたはそれ以上のオペレーションは、リンクの判断された電力状態に基づいてリンクに対する電力をコントロールすることを含む。
実施例78において、実施例71−77に係る技術的事項は、任意的に以下を含んでよく、リンクの電力状態は、リンクの電源オフ状態またはリンクの電源オン状態である。
実施例79において、実施例71に係る技術的事項は、任意的に以下を含んでよく、一つまたはそれ以上のオペレーションは、決定された電力状態に基づいて、リンクの電源オフ状態を拒否することを含む。
実施例80において、実施例71に係る技術的事項は、任意的に以下を含んでよく、一つまたはそれ以上のオペレーションは、決定された電力状態に基づいて、リンクの電源オン状態を許可することを含む。
実施例81において、実施例71に係る技術的事項は、任意的に以下を含んでよく、一つまたはそれ以上のオペレーションは、第1デバイスのグローバルアイドル状態を判断することを含む。
この明細書における「一つの実施例(“one embodiment”)」、「実施例(“an embodiment”)」、「実施の例(“example embodiment”)」への言及は、実施例に関して説明された所定の特徴、構成、または、特性が、少なくとも一つの実施例に含まれていることを意味している。明細書の中で様々な場所におけるそうしたフレーズの出現は、必ずしも同一の実施例を参照することを要しない。さらに、特定の機能、構造、または特性がいずれかの実施例に関して説明されるとき、実施例に係る他のものに関連してそうした特徴、構成、または、特性に影響することは当業者の視野の範囲内にあることが示されている。
実施例は、数多くの説明的な実施例を参照して説明されてきたが、本開示の原理に係る精神および範囲内に入る多くの他の変更および実施例が、当業者によって考案され得ることが理解されよう。より特定的には、明細書、図面、および添付の請求項の範囲内で、主題の組合せ構成に係るコンポーネント部分及び/又は配置において、様々な変形および変更が可能である。コンポーネント部分及び/又は配置の変形および変更に加えて、代替の使用も、また、当業者にとっては明らかである。

Claims (26)

  1. リンクをコントロールする方法であって、
    前記リンクに対して接続されている第1デバイスの状態を判断するステップと、
    前記第1デバイスにおいて、前記リンクに対して接続されている第2デバイスから所定のリンク状態に対する要求を受信するステップと、
    前記第1デバイスの判断された状態に基づいて、前記リンクの電力状態を決定するステップと、
    を含む、方法。
  2. 前記第1デバイスの状態を判断するステップは、前記第1デバイスのアイドル状態を判断するステップ、
    を含む、請求項1に記載の方法。
  3. 前記電力状態を決定するステップは、前記第1デバイスの判断されたアイドル状態に基づいて、前記リンクの電源オフ状態を決定するステップ、
    を含む、請求項2に記載の方法。
  4. 前記第1デバイスの状態を判断するステップは、前記第1デバイスに係る少なくとも一つのコンポーネントのアクティブ状態を判断するステップ、
    を含む、請求項1に記載の方法。
  5. 前記電力状態を決定するステップは、前記第1デバイスに係る少なくとも一つのコンポーネントの判断されたアクティブ状態に基づいて、前記リンクの電源オン状態を決定するステップ、
    を含む、請求項4に記載の方法。
  6. 前記リンクは、ペリフェラルコンポーネントインターコネクトエクスプレス(PCIe)リンクである、
    請求項1乃至5いずれか一項に記載の方法。
  7. 前記方法は、さらに、
    前記リンクの決定された電力状態に基づいて、前記リンクに対する電源をコントロールするステップ、
    を含む、請求項6に記載の方法。
  8. 第1デバイスと、
    第2デバイスと、
    前記第1デバイスと前記第2デバイスとの間のリンクであり、
    前記第1デバイスは、前記第1デバイスの状態を判断し、かつ、前記第1デバイスの判断された状態に基づいて、前記リンクの電力状態を決定する、
    リンクと、
    を含む、電子システム。
  9. 前記第1デバイスは、前記第1デバイスのアイドル状態を判断する、
    請求項8に記載の電子システム。
  10. 前記第1デバイスは、前記第1デバイスの判断されたアイドル状態に基づいて、前記リンクの電源オフ状態を決定する、
    請求項9に記載の電子システム。
  11. 前記第1デバイスは、前記第1デバイスに係る少なくとも一つのコンポーネントのアクティブ状態を判断する、
    請求項8に記載の電子システム。
  12. 前記第1デバイスは、前記第1デバイスに係る少なくとも一つのコンポーネントの判断されたアクティブ状態に基づいて、前記リンクの電源オン状態を決定する、
    請求項11に記載の電子システム。
  13. 前記リンクは、前記第1デバイスと前記第2デバイスとの間のペリフェラルコンポーネントインターコネクトエクスプレス(PCIe)リンクである、
    請求項8乃至12いずれか一項に記載の電子システム。
  14. リンクを有するシステムであって、
    前記リンクに対して接続されている第1デバイスの状態を判断するための手段と、
    前記第1デバイスにおいて、前記リンクに対して接続されている第2デバイスから所定のリンク状態に対する要求を受信するための手段と、
    前記第1デバイスの判断された状態に基づいて、前記リンクの電力状態を決定するための手段と、
    を含む、システム。
  15. 前記状態を判断するための手段は、前記第1デバイスのアイドル状態を判断する、
    請求項14に記載のシステム。
  16. 前記電力状態を決定するための手段は、前記第1デバイスの判断されたアイドル状態に基づいて、前記リンクの電源オフ状態を決定する、
    請求項15に記載のシステム。
  17. 前記リンクは、ペリフェラルコンポーネントインターコネクトエクスプレス(PCIe)リンクである、
    請求項14乃至16いずれか一項に記載のシステム。
  18. 第1デバイスの状態を判断する第1ロジックであり、前記第1ロジックの少なくとも一部はハードウェアである、第1ロジックと、
    前記第1デバイスの判断された状態に基づいて、リンクの電力状態を決定する第2ロジックであり、前記第2ロジックの少なくとも一部はハードウェアである、第2ロジックと、
    を含む、電子装置。
  19. 前記第1ロジックは、前記第1デバイスのアイドル状態を判断する、
    請求項18に記載の電子装置。
  20. 前記第2ロジックは、前記第1デバイスの判断されたアイドル状態に基づいて、前記リンクの電源オフ状態を決定する、
    請求項19に記載の電子装置。
  21. 前記リンクは、ペリフェラルコンポーネントインターコネクトエクスプレス(PCIe)リンクである、
    請求項18乃至20いずれか一項に記載の電子装置。
  22. 一つまたはそれ以上のインストラクションを含むコンピュータプログラムであって、インストラクションが実行されるとプロセッサに、一つまたはそれ以上のオペレーションを実行させ、
    リンクに対して接続されている第1デバイスの状態を判断し、かつ、
    前記第1デバイスの判断された状態に基づいて、前記リンクの電力状態を決定する、
    コンピュータプログラム。
  23. 前記一つまたはそれ以上のオペレーションは、前記第1デバイスのアイドル状態を判断すること、を含む、
    請求項22に記載のコンピュータプログラム。
  24. 前記一つまたはそれ以上のオペレーションは、前記第1デバイスの判断されたアイドル状態に基づいて、前記リンクの電源オフ状態を決定すること、を含む、
    請求項23に記載のコンピュータプログラム。
  25. 前記リンクは、ペリフェラルコンポーネントインターコネクトエクスプレス(PCIe)リンクである、
    請求項22乃至24いずれか一項に記載のコンピュータプログラム。
  26. 請求項22乃至25いずれか一項に記載のコンピュータプログラムを記憶した、コンピュータ読取り可能な記録媒体。
JP2017533452A 2014-12-24 2015-11-20 リンクの電力状態をコントロールするための方法および装置 Active JP7098326B2 (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US14/582,741 2014-12-24
US14/582,741 US9880601B2 (en) 2014-12-24 2014-12-24 Method and apparatus to control a link power state
PCT/US2015/061785 WO2016105731A1 (en) 2014-12-24 2015-11-20 Method and apparatus to control a link power state

Publications (2)

Publication Number Publication Date
JP2018501576A true JP2018501576A (ja) 2018-01-18
JP7098326B2 JP7098326B2 (ja) 2022-07-11

Family

ID=56151324

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2017533452A Active JP7098326B2 (ja) 2014-12-24 2015-11-20 リンクの電力状態をコントロールするための方法および装置

Country Status (5)

Country Link
US (2) US9880601B2 (ja)
EP (1) EP3238000A4 (ja)
JP (1) JP7098326B2 (ja)
CN (1) CN107003975B (ja)
WO (1) WO2016105731A1 (ja)

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7260369B2 (en) 2005-08-03 2007-08-21 Kamilo Feher Location finder, tracker, communication and remote control system
US10009956B1 (en) 2017-09-02 2018-06-26 Kamilo Feher OFDM, 3G and 4G cellular multimode systems and wireless mobile networks
US9880601B2 (en) * 2014-12-24 2018-01-30 Intel Corporation Method and apparatus to control a link power state
US10572426B2 (en) * 2015-06-02 2020-02-25 Nxp Usa, Inc. System-level redundancy in PCI express equipment
JP6455382B2 (ja) * 2015-09-24 2019-01-23 富士通株式会社 制御装置および制御プログラム
WO2018194676A1 (en) * 2017-04-21 2018-10-25 Hewlett-Packard Development Company, L.P. Multi sleep mode power saving
US11054887B2 (en) * 2017-12-28 2021-07-06 Advanced Micro Devices, Inc. System-wide low power management
KR102504660B1 (ko) * 2018-02-05 2023-03-02 삼성전자주식회사 응용 프로세서, 전장 프로세서, 그리고 응용 프로세서를 포함하는 컴퓨팅 장치
CN111142653B (zh) * 2019-12-26 2022-03-22 江苏芯盛智能科技有限公司 一种PCIe设备低功耗控制方法、装置及电子设备
KR20220059981A (ko) 2020-11-02 2022-05-11 삼성전자주식회사 스토리지 장치 및 스토리지 장치의 동작 방법

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7584375B2 (en) * 2002-12-31 2009-09-01 Intel Corporation Active state link power management
JP2011175555A (ja) * 2010-02-25 2011-09-08 Sony Corp 記憶装置および記憶システム
JP2012176611A (ja) * 2011-01-31 2012-09-13 Canon Inc 画像処理装置、記録装置、及び画像処理装置の制御方法

Family Cites Families (44)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6785564B1 (en) * 1999-08-31 2004-08-31 Broadcom Corporation Method and apparatus for latency reduction in low power two way communications equipment applications in hybrid fiber coax plants
US7327754B2 (en) * 2000-09-28 2008-02-05 Teridian Semiconductor, Corp. Apparatus and method for freezing the states of a receiver during silent line state operation of a network device
US7237131B2 (en) * 2003-12-30 2007-06-26 Intel Corporation Transaction-based power management in a computer system
JP4594761B2 (ja) * 2005-02-10 2010-12-08 株式会社東芝 情報処理装置およびその制御方法
TWI311705B (en) * 2005-05-23 2009-07-01 Via Tech Inc Peripheral component interconnect express and changing method of link power states thereof
US7424566B2 (en) * 2005-11-16 2008-09-09 Sun Microsystems, Inc. Method, system, and apparatus for dynamic buffer space allocation
US7809969B2 (en) * 2005-12-28 2010-10-05 Intel Corporation Using asymmetric lanes dynamically in a multi-lane serial link
US7752473B1 (en) * 2006-03-20 2010-07-06 Intel Corporation Providing a deterministic idle time window for an idle state of a device
US7716536B2 (en) * 2006-06-29 2010-05-11 Intel Corporation Techniques for entering a low-power link state
GB2440514A (en) * 2006-08-01 2008-02-06 Dyson Technology Ltd A filter assembly
US8151059B2 (en) 2006-11-29 2012-04-03 Intel Corporation Conflict detection and resolution in a multi core-cache domain for a chip multi-processor employing scalability agent architecture
US7984314B2 (en) * 2007-05-14 2011-07-19 Intel Corporation Power management of low power link states
KR101464741B1 (ko) * 2007-12-12 2014-11-24 엘지전자 주식회사 전원관리 제어 장치 및 방법
US8112647B2 (en) * 2008-08-27 2012-02-07 Globalfoundries Inc. Protocol for power state determination and demotion
US8831666B2 (en) 2009-06-30 2014-09-09 Intel Corporation Link power savings with state retention
US8332676B2 (en) * 2009-09-24 2012-12-11 Intel Mobile Communications GmbH Methods of preparing a power saving state, universal serial bus device and universal serial bus host
TWI425861B (zh) * 2010-04-13 2014-02-01 Leadtrend Tech Corp 校準裝置、方法及其多通道驅動電路及電流平衡方法
US8850250B2 (en) 2010-06-01 2014-09-30 Intel Corporation Integration of processor and input/output hub
US8407504B2 (en) * 2010-06-30 2013-03-26 Intel Corporation Systems and methods for implementing reduced power states
US9025194B2 (en) * 2010-12-01 2015-05-05 Canon Kabushiki Kaisha Data transmission apparatus for transferring data to an output device for outputting data, printer, information processing apparatus, and control method thereof
US9069555B2 (en) 2011-03-21 2015-06-30 Intel Corporation Managing power consumption in a multi-core processor
KR101571278B1 (ko) * 2011-07-01 2015-11-24 퀄컴 인코포레이티드 시리얼 통신 시스템에서의 대기 전력 감소를 위한 시스템 및 방법
US8868955B2 (en) 2011-07-01 2014-10-21 Intel Corporation Enhanced interconnect link width modulation for power savings
US8689028B2 (en) * 2011-07-01 2014-04-01 Intel Corporation Method and apparatus to reduce idle link power in a platform
US9417687B2 (en) * 2011-07-12 2016-08-16 Rambus Inc. Dynamically changing data access bandwidth by selectively enabling and disabling data links
US8745427B2 (en) * 2011-08-10 2014-06-03 Intel Corporation Memory link power management
US9098261B2 (en) 2011-12-15 2015-08-04 Intel Corporation User level control of power management policies
US8782321B2 (en) 2012-02-08 2014-07-15 Intel Corporation PCI express tunneling over a multi-protocol I/O interconnect
US8880923B2 (en) 2012-03-29 2014-11-04 Intel Corporation Link power management in an I/O interconnect
CN102662458B (zh) * 2012-04-18 2015-07-08 华为技术有限公司 一种pcie设备动态节能方法、装置及其通信系统
US9053244B2 (en) 2012-06-28 2015-06-09 Intel Corporation Utilization-aware low-overhead link-width modulation for power reduction in interconnects
US20140006826A1 (en) * 2012-06-30 2014-01-02 Mahesh Wagh Low power low frequency squelch break protocol
US9015396B2 (en) * 2012-09-18 2015-04-21 Apple Inc. Reducing latency in a peripheral component interconnect express link
US8908532B2 (en) * 2012-12-14 2014-12-09 Dell Products L.P. System and method for conserving power in link aggregation groups
US9811145B2 (en) * 2012-12-19 2017-11-07 Intel Corporation Reduction of idle power in a communication port
US9176570B2 (en) * 2012-12-29 2015-11-03 Intel Corporation System and method for providing universal serial bus link power management policies in a processor environment
US9152206B2 (en) * 2013-01-24 2015-10-06 Qualcomm Incorporated System and method for reducing power consumption
US9541984B2 (en) * 2013-06-05 2017-01-10 Apple Inc. L2 flush and memory fabric teardown
US9395795B2 (en) * 2013-09-20 2016-07-19 Apple Inc. System power management using communication bus protocols
KR101770530B1 (ko) * 2013-09-27 2017-08-22 인텔 코포레이션 통신 포트를 위한 저전력 상태를 인에이블하는 기술들
US10496152B2 (en) * 2013-09-27 2019-12-03 Intel Corporation Power control techniques for integrated PCIe controllers
US9467120B1 (en) * 2013-12-19 2016-10-11 Altera Corporation Power management for PCI express
US20160091957A1 (en) * 2014-09-26 2016-03-31 Suketu R. Partiwala Power management for memory accesses in a system-on-chip
US9880601B2 (en) * 2014-12-24 2018-01-30 Intel Corporation Method and apparatus to control a link power state

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7584375B2 (en) * 2002-12-31 2009-09-01 Intel Corporation Active state link power management
JP2011175555A (ja) * 2010-02-25 2011-09-08 Sony Corp 記憶装置および記憶システム
JP2012176611A (ja) * 2011-01-31 2012-09-13 Canon Inc 画像処理装置、記録装置、及び画像処理装置の制御方法

Also Published As

Publication number Publication date
EP3238000A1 (en) 2017-11-01
US9880601B2 (en) 2018-01-30
US20160187952A1 (en) 2016-06-30
WO2016105731A1 (en) 2016-06-30
US20180196488A1 (en) 2018-07-12
EP3238000A4 (en) 2018-09-05
JP7098326B2 (ja) 2022-07-11
CN107003975B (zh) 2021-07-30
US10509455B2 (en) 2019-12-17
CN107003975A (zh) 2017-08-01

Similar Documents

Publication Publication Date Title
US10509455B2 (en) Method and apparatus to control a link power state
CN109478172B (zh) 用于总线主控的转换功能的方法、装置和系统
US9086966B2 (en) Systems, apparatuses, and methods for handling timeouts
US9563257B2 (en) Dynamic energy-saving method and apparatus for PCIE device, and communication system thereof
US11289131B2 (en) Dynamic control of multi-region fabric
US20190041959A1 (en) System, Apparatus And Method For Handshaking Protocol For Low Power State Transitions
KR20140025556A (ko) 플랫폼에서 유휴 링크 전력을 감소시키는 방법 및 장치
US20140173166A1 (en) Reduction of idle power in a communication port
US11281280B2 (en) Reducing chiplet wakeup latency
US20140006826A1 (en) Low power low frequency squelch break protocol
US10198060B2 (en) Controlling power management in micro-server cores and peripherals
US20090315597A1 (en) Clock Selection for a Communications Processor having a Sleep Mode
US8245063B2 (en) Clock selection for a communications processor having a sleep mode
US20170212550A1 (en) Semiconductor device, semiconductor system, and method of operating the semiconductor device
US20230031388A1 (en) On-demand ip initialization within power states
TWI806600B (zh) 用於電力閘控之系統、方法及設備
US20170185128A1 (en) Method and apparatus to control number of cores to transition operational states
US20230090567A1 (en) Device and method for two-stage transitioning between reduced power states
US20230101640A1 (en) Device and method for efficient transitioning to and from reduced power state
KR20240041971A (ko) 다양한 전력 상태를 갖는 디바이스에 대한 계층적 상태 저장 및 복원
CN117980860A (zh) 用于管理处于掉电状态下的控制器的方法和装置

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20181113

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20191030

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20191203

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20200303

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20200915

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20201214

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20210406

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20210805

C60 Trial request (containing other claim documents, opposition documents)

Free format text: JAPANESE INTERMEDIATE CODE: C60

Effective date: 20210805

A911 Transfer to examiner for re-examination before appeal (zenchi)

Free format text: JAPANESE INTERMEDIATE CODE: A911

Effective date: 20210813

C21 Notice of transfer of a case for reconsideration by examiners before appeal proceedings

Free format text: JAPANESE INTERMEDIATE CODE: C21

Effective date: 20210817

A912 Re-examination (zenchi) completed and case transferred to appeal board

Free format text: JAPANESE INTERMEDIATE CODE: A912

Effective date: 20210910

C211 Notice of termination of reconsideration by examiners before appeal proceedings

Free format text: JAPANESE INTERMEDIATE CODE: C211

Effective date: 20210914

C22 Notice of designation (change) of administrative judge

Free format text: JAPANESE INTERMEDIATE CODE: C22

Effective date: 20220125

C22 Notice of designation (change) of administrative judge

Free format text: JAPANESE INTERMEDIATE CODE: C22

Effective date: 20220412

C23 Notice of termination of proceedings

Free format text: JAPANESE INTERMEDIATE CODE: C23

Effective date: 20220419

C03 Trial/appeal decision taken

Free format text: JAPANESE INTERMEDIATE CODE: C03

Effective date: 20220531

C30A Notification sent

Free format text: JAPANESE INTERMEDIATE CODE: C3012

Effective date: 20220531

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20220629

R150 Certificate of patent or registration of utility model

Ref document number: 7098326

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150