JP2012169626A - Tmrデバイスおよびその製造方法 - Google Patents

Tmrデバイスおよびその製造方法 Download PDF

Info

Publication number
JP2012169626A
JP2012169626A JP2012028363A JP2012028363A JP2012169626A JP 2012169626 A JP2012169626 A JP 2012169626A JP 2012028363 A JP2012028363 A JP 2012028363A JP 2012028363 A JP2012028363 A JP 2012028363A JP 2012169626 A JP2012169626 A JP 2012169626A
Authority
JP
Japan
Prior art keywords
layer
antiparallel
tmr device
manufacturing
tmr
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2012028363A
Other languages
English (en)
Other versions
JP5940825B2 (ja
Inventor
Kunliang Zhang
坤亮 張
Shengyuan Wang
ワン シェンギュアン
▲丹▼ ▲赴▼
Tong Zhao
Min Li
民 李
Hui-Chuan Wang
▲恵▼娟 王
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Headway Technologies Inc
Original Assignee
Headway Technologies Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Headway Technologies Inc filed Critical Headway Technologies Inc
Publication of JP2012169626A publication Critical patent/JP2012169626A/ja
Application granted granted Critical
Publication of JP5940825B2 publication Critical patent/JP5940825B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • BPERFORMING OPERATIONS; TRANSPORTING
    • B82NANOTECHNOLOGY
    • B82YSPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y40/00Manufacture or treatment of nanostructures
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01FMAGNETS; INDUCTANCES; TRANSFORMERS; SELECTION OF MATERIALS FOR THEIR MAGNETIC PROPERTIES
    • H01F10/00Thin magnetic films, e.g. of one-domain structure
    • H01F10/32Spin-exchange-coupled multilayers, e.g. nanostructured superlattices
    • H01F10/324Exchange coupling of magnetic film pairs via a very thin non-magnetic spacer, e.g. by exchange with conduction electrons of the spacer
    • H01F10/3254Exchange coupling of magnetic film pairs via a very thin non-magnetic spacer, e.g. by exchange with conduction electrons of the spacer the spacer being semiconducting or insulating, e.g. for spin tunnel junction [STJ]
    • H01F10/3259Spin-exchange-coupled multilayers comprising at least a nanooxide layer [NOL], e.g. with a NOL spacer
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01FMAGNETS; INDUCTANCES; TRANSFORMERS; SELECTION OF MATERIALS FOR THEIR MAGNETIC PROPERTIES
    • H01F10/00Thin magnetic films, e.g. of one-domain structure
    • H01F10/32Spin-exchange-coupled multilayers, e.g. nanostructured superlattices
    • H01F10/324Exchange coupling of magnetic film pairs via a very thin non-magnetic spacer, e.g. by exchange with conduction electrons of the spacer
    • H01F10/3268Exchange coupling of magnetic film pairs via a very thin non-magnetic spacer, e.g. by exchange with conduction electrons of the spacer the exchange coupling being asymmetric, e.g. by use of additional pinning, by using antiferromagnetic or ferromagnetic coupling interface, i.e. so-called spin-valve [SV] structure, e.g. NiFe/Cu/NiFe/FeMn
    • H01F10/3272Exchange coupling of magnetic film pairs via a very thin non-magnetic spacer, e.g. by exchange with conduction electrons of the spacer the exchange coupling being asymmetric, e.g. by use of additional pinning, by using antiferromagnetic or ferromagnetic coupling interface, i.e. so-called spin-valve [SV] structure, e.g. NiFe/Cu/NiFe/FeMn by use of anti-parallel coupled [APC] ferromagnetic layers, e.g. artificial ferrimagnets [AFI], artificial [AAF] or synthetic [SAF] anti-ferromagnets
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01FMAGNETS; INDUCTANCES; TRANSFORMERS; SELECTION OF MATERIALS FOR THEIR MAGNETIC PROPERTIES
    • H01F41/00Apparatus or processes specially adapted for manufacturing or assembling magnets, inductances or transformers; Apparatus or processes specially adapted for manufacturing materials characterised by their magnetic properties
    • H01F41/14Apparatus or processes specially adapted for manufacturing or assembling magnets, inductances or transformers; Apparatus or processes specially adapted for manufacturing materials characterised by their magnetic properties for applying magnetic films to substrates
    • H01F41/30Apparatus or processes specially adapted for manufacturing or assembling magnets, inductances or transformers; Apparatus or processes specially adapted for manufacturing materials characterised by their magnetic properties for applying magnetic films to substrates for applying nanostructures, e.g. by molecular beam epitaxy [MBE]
    • H01F41/302Apparatus or processes specially adapted for manufacturing or assembling magnets, inductances or transformers; Apparatus or processes specially adapted for manufacturing materials characterised by their magnetic properties for applying magnetic films to substrates for applying nanostructures, e.g. by molecular beam epitaxy [MBE] for applying spin-exchange-coupled multilayers, e.g. nanostructured superlattices
    • H01F41/305Apparatus or processes specially adapted for manufacturing or assembling magnets, inductances or transformers; Apparatus or processes specially adapted for manufacturing materials characterised by their magnetic properties for applying magnetic films to substrates for applying nanostructures, e.g. by molecular beam epitaxy [MBE] for applying spin-exchange-coupled multilayers, e.g. nanostructured superlattices applying the spacer or adjusting its interface, e.g. in order to enable particular effect different from exchange coupling
    • H01F41/307Apparatus or processes specially adapted for manufacturing or assembling magnets, inductances or transformers; Apparatus or processes specially adapted for manufacturing materials characterised by their magnetic properties for applying magnetic films to substrates for applying nanostructures, e.g. by molecular beam epitaxy [MBE] for applying spin-exchange-coupled multilayers, e.g. nanostructured superlattices applying the spacer or adjusting its interface, e.g. in order to enable particular effect different from exchange coupling insulating or semiconductive spacer
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10NELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N50/00Galvanomagnetic devices
    • H10N50/01Manufacture or treatment
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10NELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N50/00Galvanomagnetic devices
    • H10N50/10Magnetoresistive devices
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/82Types of semiconductor device ; Multistep manufacturing processes therefor controllable by variation of the magnetic field applied to the device

Landscapes

  • Engineering & Computer Science (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Nanotechnology (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Spectroscopy & Molecular Physics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Hall/Mr Elements (AREA)
  • Magnetic Heads (AREA)

Abstract

【課題】優れたピンニング強度およびMR比を呈するTMRデバイスを提供する。
【解決手段】本発明のTMRデバイスは、シールド層と、シード層と、反強磁性層と、プラズマ処理部分を含む第2の反平行層と、4Åの厚さを有するルテニウム層と、CoFex 層と、第1の反平行層と、トンネルバリア層と、磁気フリー層と、キャップ層とを順に備える。ここでシールド層は、その磁化容易方向に沿って磁化されており、磁気フリー層は、その磁化困難軸方向に沿って磁化されている。
【選択図】図4

Description

本発明は、磁気抵抗効果(MR)デバイス一般に関し、特に、抵抗変化率(MR比)およびシンセティック部分におけるピンニング強度の向上の両立を図るようにしたTMRデバイスおよびその製造方法に関する。
RKKY結合は、伝導電子間の交換相互作用に起因する磁気結合の特有の型であり、AP2/Ru/AP1からなるシンセティック反平行構造(SyAP構造)を実現可能とする。
MgOバリアを備えたTMRセンサにおける典型的な構造は以下のとおりである。
「シード層/反強磁性層/AP2層/Ru層/AP1層/MgOx層/フリー層/キャップ層」
上記のルテニウム層は例えば7.5Å(0.75nm)の厚さを有する。界面状態の変化にあまり敏感ではないので、SyAP構造に用いられる。しかしながら、デバイスあるいは薄膜積層体としての寸法はより縮小化されており、SyAP構造の飽和磁界Hsによって制限されるピンニング磁界は、デバイス安定性の確保のために、寸法の縮小化に応じてより大きくする必要がある。
従来技術の調査を行った結果、以下のものが見つかった。
米国特許第7780820号明細書 米国特許出願公開第2002/0097537号明細書 米国特許出願公開第2009/0027810号明細書 米国特許第7377025号明細書
飽和磁界Hsは、一般には、AP1,AP2の磁気モーメントの低下、およびAP1層とAP2層との磁気モーメントの差分により増大する。しかし、MR比は、一旦、臨界値の厚さを下回った場合、MR比は低下してしまう。よって、0.75nm厚のRu層を備えたSyAP構造は、もはや十分な飽和磁界Hsを実現することが困難である。
従来のMgOを備えたTMRでは、高いアニール処理温度が高TMR比をもたらし、その結果、高い振幅が得られていた。したがって、他の磁気特性、例えばフリー層の保磁力やピンニング強度に対する副作用がなければ、TMRセンサのアニール処理を高温で行うことが望ましい。しかしながら、図1Aと図1Bとの比較からわかるように、0.75nm厚のRu層を備えたSyAP構造では、アニール処理温度を例えば280℃から320℃へ上げると、飽和磁界Hsは7600Oe(エルステッド)から6000Oeへ低下した。なお、アニール処理時間はいずれも2時間とした。このピンニング磁界強度の減少は、図2Aと図2Bとの比較からわかるように、Ru層の厚さが0.4nmであるSyAP構造を備えたTMRセンサにおいても同様に生じた。図2Bでは、シンセティック交換結合はほとんど損なわれた。図1A,1B,2A,2Bでは、縦軸(Y軸)は磁化の大きさを共通する相対値で表している。Hsは、Y軸に示した磁化の変動が5%以内に収まる範囲でのX軸に示した印加磁界の最小値として規定される。
例えば300℃以上の高温下でアニール処理を行った場合でも強固なピンニング磁界が確保されるようにするため、SyAP構造のさらなる最適化が必要とされている。しかしながら、MRセンサ(TMRセンサ)の抵抗変化率(MR比)を向上させるには、高いアニール処理温度が必要となる。TMRセンサにおいてより大きな振幅(抵抗変化)が得るには、上記の問題を取り扱わなければならない。
本発明の第1の目的は、高い内部ピンニング強度と高いMR比とを発現するMRデバイスの製造方法を提供することにある。
本発明の第2の目的は、上記の方法と同様にして製造されたTMRデバイスを提供することにある。
本発明の第3の目的は、高い内部ピンニング強度と高いMR比とを発現するTMRデバイスの製造方法を提供することにある。
本発明の第4の目的は、高い分解能を有する、厚さの薄いTMRデバイスの製造方法を提供することにある。
これらの目的は、SyAP構造においてAP1とAP2との間に設けられたルテニウム層の界面粗さを低減することにより達成される。これにより、AP1層からルテニウム層へのボロンの拡散を最小限度に抑えると共に、反強磁性層からルテニウム層へのマンガンの拡散を最小限度に抑えることができるからである。
特に、反強磁性層の成膜ののちルテニウム層の成膜をする前に、第2の反平行層および反強磁性層の少なくとも一方に対してプラズマ処理を行うことでルテニウム層の成長の際の界面粗さを小さくすることができる。さらに、ルテニウム層の成膜ののち、直ちに薄いCoFex層を形成することで、AP1層からのボロンの拡散を防止できる。さらに、界面活性層またはナノ酸化層をAP2層に挿入するとよい。
本発明の第1のTMRデバイスの製造方法は、B(硼素)を含む第1の反平行層と、ルテニウム層と、第2の反平行層と、Mn(マンガン)を含む反強磁性層とを順に備えたTMRデバイスの製造方法であって、アニール処理の前段階として、ルテニウム層の界面粗さを低減することで、第1の反平行層からルテニウム層へのBの拡散を最小化すると共に反強磁性層からルテニウム層へのMnの拡散を最小化するものである。
本発明の第2のTMRデバイスの製造方法は、B(硼素)を含む第1の反平行層と、ルテニウム層と、第2の反平行層とを順に備えたTMRデバイスの製造方法であって、アニール処理の前段階として、ルテニウム層の界面粗さを低減することで、第1の反平行層からルテニウム層へのBの拡散を最小化するものである。
本発明のTMRデバイスの製造方法は、内部ピンニング強度に優れ、かつ高MR比を発現するTMRデバイスの製造方法であって、以下の(1)〜(11)の要件を含むものである。
(1)シールド層上に、シード層を介して設けられた反強磁性層を用意すること。
(2)反強磁性層の上に第2の反平行層を形成すること。
(3)第2の反平行層および反強磁性層の少なくとも一方に対し、プラズマ処理を施すこと。
(4)第2の反平行層の上に、4Å(0.4nm)の厚さを有するルテニウム層を形成すること。
(5)ルテニウム層の上にCoFex 層を形成すること。
(6)CoFex 層の上に第1の反平行層を形成すること。
(7)第1の反平行層の上にトンネルバリア層を形成すること。
(8)トンネルバリア層の上に磁気フリー層を形成すること。
(9)磁気フリー層の上にキャップ層を形成すること。
(10)全ての層に対し、シールド層の磁化容易軸方向に沿った第1の外部磁界を印加しつつ、320℃の温度で少なくとも1分間に亘る第1のアニール処理を行うこと。
(11)磁気フリー層の磁化困難軸方向に沿った第2の外部磁界を印加しつつ、第1のアニール処理における温度よりも20℃以上低い温度で少なくとも5分間に亘る第2のアニール処理を行うこと。
本発明のTMRデバイスは、シールド層上にシード層を介して設けられたTMRデバイスであって、以下の(1)〜(8)の構成要素を備える。
(1)シード層の上に形成された反強磁性層。
(2)反強磁性層の上に形成された第2の反平行層。
(3)第2の反平行層の上に形成され、4Å(0.4nm)の厚さを有するルテニウム層。
(4)ルテニウム層の上に形成されたCoFex 層。
(5)CoFex 層の上に形成された第1の反平行層。
(6)第1の反平行層の上に形成されたトンネルバリア層。
(7)トンネルバリア層の上に形成された磁気フリー層。
(8)磁気フリー層の上に形成されたキャップ層。
ここで、シールド層は、その磁化容易方向に沿って磁化されており、磁気フリー層は、その磁化困難軸方向に沿って磁化されている。また、反強磁性層および第2の反平行層のうちの少なくとも一方はプラズマ処理部分を含む。
本発明のTMRデバイスおよびその製造方法によれば、シンセティック構造を構成するルテニウム層の界面粗さをプラズマ処理等によって小さくするようにしたので、従来よりも高い温度でアニール処理を実施しても飽和磁界の劣化を抑えつつピンニング強度を向上させることができる。
図1は、従来の0.75nm厚のルテニウム層を含むSyAP構造における、アニール処理温度を280℃および320℃としたときのMHループ(磁化曲線)を表している。 図2は、従来の0.4nm厚のルテニウム層を含むSyAP構造における、アニール処理温度を280℃および320℃としたときのMHループ(磁化曲線)を表している。 図3は、本発明のSyAP構造におけるMHループ(磁化曲線)を表している。 図4は、本発明のSyAP構造、およびそれを製造するための主要な製造方法を説明するための断面図である。
本発明は、Ru層の第1のピークでの(すなわち、ルテニウム層の厚さを0.4nmとしたときの)改良されたSyAP構造の使用により、TMRセンサにおけるより高い(飽和磁界)Hsを確保し、その結果、より高いMR比(抵抗変化率)を導くための、そのTMRセンサに対する高温でのアニール処理を可能とする手法を開示するものである。
本発明の目的、特徴および利点は、以下に記載の好適な実施の形態の説明に照らして理解される。
図4は、本発明の一実施の形態としてのTMRセンサにおける断面構成例を表すものである。このTMRセンサは、NiFeからなるシールド層31と、シード層32と、例えばIrMnなどのマンガンを含む反強磁性(AFM)層33と、AP2層34と、ルテニウム層35と、例えばボロンを含むAP1層36と、トンネルバリア層37(例えばMgOxからなる)と、フリー層38と、キャップ層38とが順に積層されたものである。ここで、AP2層34、ルテニウム層35およびAP1層36がSyAP構造を構成している。なお、符号40〜42は、それぞれ、後述する第1〜第3のプラズマ処理を実施する箇所を示している。例えば、プラズマ処理部分が、反強磁性層33の上面に位置する場合、AP2層34の上面に位置する場合、あるいはAP2層34の内部に位置する場合がある。但し、符号40〜42で示した全ての箇所においてプラズマ処理が実施される場合に限定されない。したがって、反強磁性層33およびAP2層34のうちの少なくとも一方は、プラズマ処理がなされたプラズマ処理部分を含んでいる。また、AP2層34には、界面活性層およびナノ酸化層の少なくとも一方が挿入されることが望ましい。符号43は、CoFex 層が挿入される場所を示している。また、ルテニウム層35は、AP1層36とAP2層34とが反強磁性結合を生じ、かつ、維持するように、3Å(0.3nm)以上4.5Å(0.45nm)以下、特に好ましくは0.4nmの厚さを有しているとよい。
先に述べたように、第1のピークである0.4nm厚のルテニウム層を備えたSyAP構造は、本質的には、第2のピークである0.75nm厚のルテニウム層を備えたSyAP構造よりも著しく大きな飽和磁界Hsを発現する。したがって、高温環境下でアニール処理をした後であっても良好なデバイス特性を確保するために必要とされるピンニング強度を維持するためには、ルテニウム層を用いたSyAP層においてピンニング特性の改善を図る必要がある。
上記課題を達成するには、高いアニール処理温度での飽和磁界Hsの劣化を取り除き、または十分に抑制する必要がある。そこで、我々は、このような飽和磁界Hsの劣化は以下の要因により引き起こされると考えた。
(1)高いアニール処理温度での結晶成長に起因したルテニウム層の界面粗さの増大。
(2)CoFeBからなるAP1層36からルテニウム層35へのB(ボロン)の拡散。
(3)IrMnからなる反強磁性層33からAP2層34を介したルテニウム層35へのMn(マンガン)の拡散。
上記(1)〜(3)の要因を最小限に抑えることで、飽和磁界Hsの望ましい改善を図ることができると考えられる。そこで、飽和磁界Hsの望ましい改善を図るために極めて重要な2つの方法を提示する。
(第1の方法)
第1の方法は、反強磁性層33の形成後、ルテニウム層35の形成を行う前にプラズマ処理(PT)を行うものである。その結果得られるTMRセンサの構造は、例えば以下のように表すことができる。
「シード層32/AFM層33/AP2層34/PT/Ru層35(0.4nm厚)/AP1層36/トンネルバリア層37(MgO)/フリー層38/キャップ層39」
このプラズマ処理PTは、ルテニウム層35を成膜する際の界面粗さの増大を緩和するために行われる。このプラズマ処理は、プラズマエッチングまたはイオンビームエッチング(通常、アルゴンを用いて行われる)を含む処理である。イオンビームエッチングは、例えば5〜50ワット(W)のパワーレベルで、30〜200SCCMのガス流量で20〜600秒間に亘って行われる。
プラズマ処理PTは、(A)成膜後の反強磁性層33の上面に対して施され、(B)AP2層34を成膜する間、その成膜過程のAP2層34に対して施され、あるいは、(C)成膜後のAP2層の表面に施される。または、それら(A)〜(C)3種類のプロセスの任意の組み合わせでもよい。ただし一般的には、AP2層の上面に対するプラズマ処理の適用が、上記3種類のうち最も容易であると考えられる。
(第2の方法)
第2の方法は、プラズマ処理に加え、ルテニウム層35の形成ののち、AP1層36からのボロンの拡散を防止するため、直ぐに厚さtの薄いCoFex 層を挿入するというものである。ここで、xの値は例えば0〜0.95である。またtは、例えば0.2nm以上0.6nm以下(2Å以上6Å以下)であり、特に0.3nm以上0.4nm以下(3Å以上4Å以下)であることが望ましい。その結果得られるTMRセンサの構造は、例えば以下のように表すことができる。
「シード層32/AFM層33/AP2層34/PT/Ru層35(0.4nm厚)/CoFex 層(厚さt)/AP1層36/トンネルバリア層37(MgO)/フリー層38/キャップ層39」
という構成となる。
我々は、さらなる特性改善の実現のため、以下の追加のステップを加えるとよいことを見出した。
(第1の追加のステップ)
第1の追加のステップは、AP2層34の内部に、界面活性層(SL;surfactant layer)またはナノ酸化層(NOL;nano-oxide layer)を挿入するものである。その結果得られるTMRセンサの構造は、例えば
「シード層/AFM/AP2a/SL/AP2b/PT/Ru(0.4nm厚)/CoFex (厚さt)/AP1/MgO/フリー層/キャップ層」
または
「シード層/AFM/AP2a/NOL/AP2b/PT/Ru(0.4nm厚)/CoFex (厚さt)/AP1/MgO/フリー層/キャップ層」
である。
抵抗増大に関連した問題を回避するため、挿入されたSLもしくはNOLにおける酸化の程度は低くなければならない。例えば、AP2a層の界面でSLを形成する際には比較的少ない酸素流量(例えば0.05SCCM)が流入される。また、NOLを形成する際には、薄いCoFeもしくはCoFeB層が僅かに(浅く)酸化される程度でよい。
(第2の追加のステップ)
第2の追加のステップは、マンガンの拡散を抑制するため、AFM層33の表面粗さを低減すると共にその厚さを薄くするというものである。例えばIrMnからなる反強磁性層の場合、通常7nm(70Å)である反強磁性層の厚さを、5nm以下、好ましくは4〜5nm程度に薄くしつつ、並はずれて高い飽和磁界Hsによりピンニング強度を高く維持するようにする。極端な例では、AFM層は完全に取り除くことができる。したがって、より改善されたパターン分解能(読み出し分解能)を提供することのできる、より薄いスタックの形成が可能となる。
TMRセンサは、主にNiFeによって形成される磁気シールドの上面に形成されるので、TMRセンサに対する高温でのアニール処理が磁気シールドの容易磁化方向をかき乱すことのないようにする必要がある。幸運なことに、アニール処理温度が300℃程度の高温であるとき、NiFeからなるシールドの磁化容易方向は印加磁界の方向へしっかりと方向付けされており、それ以降のアニール温度がそれを下回る限り、その磁化容易軸方向は固定されたままである。
NiFeからなるシールドの磁化容易軸の意図しない回転という可能性を取り除くため、一連のアニール処理は2段階のステップで実施される。第1段階のアニール処理は、例えば320℃という高温下で、シールドの磁化容易軸と同じ方向の磁界中で実施される。続く第2段階のアニール処理は、ピンニング磁界方向を決定するため、例えば280℃という比較的低い温度下で、磁化困難軸に沿った磁界中で行われる。このように、ピンニング磁界の増大により、NiFeシールドの磁化を妨げることなくより高いTMR比が達成される。
本発明のプロセスおよび構造の効果を確認するため、以下に実施例を示す。
図3(A)は、以下の構造のスタックに対応したMHループを表す。
「Ta(2nm)/Ru(2nm)/IrMn(7nm)/CoFe(2.3nm)/PT(100秒)/Ru(0.4nm)/Co90Fe10(0.4nm)/CoFeB(1.2nm)CoFe(0.8nm)/Ru(1.0nm)/Ta(4nm)/Ru(3.0nm)」
また、図3(B)は、以下の構造のスタックに対応したMHループを表す。
「Ta(2nm)/Ru(2nm)/IrMn(7nm)/CoFe(2.3nm)/PT(100秒)/Ru(0.4nm)/Co75Fe25(0.4nm)/CoFeB(1.2nm)CoFe(0.8nm)/Ru(1.0nm)/Ta(4nm)/Ru(3.0nm)」
ここで、PT(100秒)は、アルゴンガス(流量120SCCM)を使用したパワーレベル16ワットでの100秒間に亘るプラズマエッチング処理を意味する。
図3(A),3(B)に対応するサンプルは、いずれも上記の2段階のアニール処理を行ったものである。ここで、第1のアニール処理は、320℃の温度下で18kOeの磁場を印加しつつ2時間に亘って実施した。第2のアニール処理は、280℃の温度下で18kOeの磁場を印加しつつ2時間に亘って実施した。その結果、図3(A),3(B)に示したように、いずれのサンプルにおいても、9000Oeを超える高い飽和磁界Hsが得られた。
図1(A)に示した結果(7600Oe)と比較して、より高い温度でアニール処理を行ったにもかかわらず、飽和磁界Hsの値は十分に高いものとなった。
本発明の利点および本発明が解決した課題は、以下の通りである。
300℃以上の高いアニール処理温度によって得られるピンニング特性の重要な改善により、TMRセンサがより高いTMR比を発現することを可能とした。また、ピンニング特性の改善により、反強磁性層の薄型化がもたらされる。例えば下記の積層構造では、320℃のアニール処理を行った場合であっても、9300Oeの飽和磁界Hsが得られた。
「Ta(0.8nm)/Ru(1.3nm)/IrMn(6.0nm)/Co75Fe25(2.3nm)/HPPT/Ru(0.4nm)/CoFe(0.3nm)/CoFeB(1.2nm)CoFe(0.9nm)/キャップ層」
ここで、 HPPTは、高圧プラズマ処理を意味する。
これに対し、下記の積層構造では、320℃のアニール処理を行った場合、5000Oeの飽和磁界Hsに留まった。
「Ta(0.8nm)/Ru(1.3nm)/IrMn(6.0nm)/Co75Fe25(2.3nm)/Ru(0.75nm)/CoFeB(1.2nm)CoFe(1.2nm)/キャップ層」
要約すると、本発明によれば、ルテニウム層における界面粗さの最適化(optimization)およびルテニウム層と接する材料の最適化により、強靱なピンニング磁場をもたらす高い温度でのアニール処理を実施しても、十分に高い飽和磁界Hsを得ることができることがわかった。その結果、高温でのアニール処理を許容できる、より良好なTMR比を発現するTMRセンサが得られる。具体的には、例えば50%以上のTMR比と、5000Oe以上のピンニング強度とを呈するTMRセンサが得られる。また、このようなTMRセンサを製造する際の、新規の一連のアニール処理についても本発明によって明らかにされた。
以上、本発明のTMRデバイスに関して述べたが、本発明の技術的思想および根底にある原理は、磁気抵抗効果を基礎とした一般的なデバイスに適用されるものである。そのようなデバイスでは、例えばフリー層の磁化の方向と、シンセティック反平行結合により固定された、ピンド層の磁化の方向との比較により、格納された磁気情報の読み出しが行われる。ここではTMRセンサを例示して説明したが、本発明はこれに限定されず、例えばGMRセンサやデュアルスピンバルブセンサなど、他の磁界センサにも適用可能である。
31…シールド層、32…シード層32、33…反強磁性層、34…AP2層、35…ルテニウム層、36…AP1層、37…トンネルバリア層、38…フリー層、39…キャップ層。

Claims (24)

  1. B(硼素)を含む第1の反平行層と、ルテニウム層と、第2の反平行層と、Mn(マンガン)を含む反強磁性層とを順に備えたTMRデバイスの製造方法であって、
    アニール処理の前段階として、前記ルテニウム層の界面粗さを低減することで、前記第1の反平行層から前記ルテニウム層へのBの拡散を最小化すると共に前記反強磁性層から前記ルテニウム層へのMnの拡散を最小化する
    TMRデバイスの製造方法。
  2. 前記TMRデバイスを、50%以上のTMR比と、5000Oe以上のピンニング強度とを有するものとする
    請求項1記載のTMRデバイスの製造方法。
  3. 前記ルテニウム層は、前記第1の反平行層と前記第2の反平行層とが反強磁性結合を生じ、かつ、維持するように、3Å(0.3nm)以上4.5Å(0.45nm)以下の厚さを有している
    請求項1記載のTMRデバイスの製造方法。
  4. 前記反強磁性層はIrMnからなる
    請求項1記載のTMRデバイスの製造方法。
  5. B(硼素)を含む第1の反平行層と、ルテニウム層と、第2の反平行層とを順に備えたTMRデバイスの製造方法であって、
    アニール処理の前段階として、前記ルテニウム層の界面粗さを低減することで、前記第1の反平行層から前記ルテニウム層へのBの拡散を最小化する
    TMRデバイスの製造方法。
  6. 内部ピンニング強度に優れ、かつ高MR比を発現するTMRデバイスの製造方法であって、
    シールド層上に、シード層を介して設けられた反強磁性層を用意することと、
    前記反強磁性層の上に第2の反平行層を形成することと、
    前記第2の反平行層および反強磁性層の少なくとも一方に対し、プラズマ処理を施すことと、
    前記第2の反平行層の上に、4Å(0.4nm)の厚さを有するルテニウム層を形成することと、
    前記ルテニウム層の上にCoFex 層を形成することと、
    前記CoFex 層の上に第1の反平行層を形成することと、
    前記第1の反平行層の上にトンネルバリア層を形成することと、
    前記トンネルバリア層の上に磁気フリー層を形成することと、
    前記磁気フリー層の上にキャップ層を形成することと、
    全ての層に対し、前記シールド層の磁化容易軸方向に沿った第1の外部磁界を印加しつつ、320℃の温度で少なくとも1分間に亘る第1のアニール処理を行うことと、
    前記磁気フリー層の磁化困難軸方向に沿った第2の外部磁界を印加しつつ、前記第1のアニール処理における温度よりも20℃以上低い温度で少なくとも5分間に亘る第2のアニール処理を行うことと
    を含むTMRデバイスの製造方法。
  7. 前記TMRデバイスを、50%以上のTMR比と、5000Oe以上のピンニング強度とを有するものとする
    請求項6記載のTMRデバイスの製造方法。
  8. 前記プラズマ処理は、20秒以上600秒以下の時間内に30SCCM以上200SCCM以下の流量で投入されたアルゴン雰囲気中において5ワット以上50ワット以下のパワーレベルで行うプラズマエッチングまたはイオンビームエッチングを含むものである
    請求項6記載のTMRデバイスの製造方法。
  9. 前記プラズマ処理を、前記反強磁性層の上面に対して行う
    請求項8記載のTMRデバイスの製造方法。
  10. 前記プラズマ処理を、前記第2の反平行層の上面に対して行う
    請求項8記載のTMRデバイスの製造方法。
  11. 前記プラズマ処理を、前記第2の反平行層の成長過程において、前記第2の反平行層の一部分に対して行う
    請求項8記載のTMRデバイスの製造方法。
  12. 前記CoFex 層を、0.2nm以上0.6nm以下の厚さを有し、xを0から0.95とする
    請求項6記載のTMRデバイスの製造方法。
  13. 前記第2の反平行層に界面活性層(a surfactant layer)を挿入することを含む
    請求項6記載のTMRデバイスの製造方法。
  14. 前記第2の反平行層にナノ酸化層を挿入することを含む
    請求項6記載のTMRデバイスの製造方法。
  15. 空間分解能を向上させるため、前記反強磁性層の厚さを0nm超5nm以下とする
    請求項6記載のTMRデバイスの製造方法。
  16. シールド層上にシード層を介して設けられたTMRデバイスであって、
    前記シード層の上に形成された反強磁性層と、
    前記反強磁性層の上に形成された第2の反平行層と、
    前記第2の反平行層の上に形成され、4Å(0.4nm)の厚さを有するルテニウム層と、
    前記ルテニウム層の上に形成されたCoFex 層と、
    前記CoFex 層の上に形成された第1の反平行層と、
    前記第1の反平行層の上に形成されたトンネルバリア層と、
    前記トンネルバリア層の上に形成された磁気フリー層と、
    前記磁気フリー層の上に形成されたキャップ層と
    を備え、
    前記反強磁性層および第2の反平行層のうちの少なくとも一方はプラズマ処理部分を含み、
    前記シールド層は、その磁化容易方向に沿って磁化されており、
    前記磁気フリー層は、その磁化困難軸方向に沿って磁化されている
    TMRデバイス。
  17. 50%以上のTMR比と、5000Oe以上のピンニング強度とを有するものとする
    請求項16記載のTMRデバイス。
  18. 前記プラズマ処理部分は、前記反強磁性層の上面に位置する
    請求項16記載のTMRデバイス。
  19. 前記プラズマ処理部分は、前記第2の反平行層の上面に位置する
    請求項16記載のTMRデバイス。
  20. 前記プラズマ処理部分は、前記第2の反平行層の内部に位置する
    請求項16記載のTMRデバイス。
  21. 前記CoFex 層は、0.2nm以上0.6nm以下の厚さを有し、xが0から0.95のものである
    請求項16記載のTMRデバイス。
  22. 前記第2の反平行層に界面活性層(a surfactant layer)が挿入されている
    請求項16記載のTMRデバイス。
  23. 前記第2の反平行層にナノ酸化層が挿入されている
    請求項16記載のTMRデバイス。
  24. 空間分解能を向上させるため、前記反強磁性層は0nm超5nm以下の厚さを有する
    請求項16記載のTMRデバイス。
JP2012028363A 2011-02-11 2012-02-13 Tmrデバイスおよびその製造方法 Expired - Fee Related JP5940825B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US12/931,849 2011-02-11
US12/931,849 US8325448B2 (en) 2011-02-11 2011-02-11 Pinning field in MR devices despite higher annealing temperature

Publications (2)

Publication Number Publication Date
JP2012169626A true JP2012169626A (ja) 2012-09-06
JP5940825B2 JP5940825B2 (ja) 2016-06-29

Family

ID=46636247

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2012028363A Expired - Fee Related JP5940825B2 (ja) 2011-02-11 2012-02-13 Tmrデバイスおよびその製造方法

Country Status (2)

Country Link
US (1) US8325448B2 (ja)
JP (1) JP5940825B2 (ja)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10312433B2 (en) * 2012-04-06 2019-06-04 Taiwan Semiconductor Manufacturing Company, Ltd Reduction of capping layer resistance area product for magnetic device applications
KR102082328B1 (ko) 2013-07-03 2020-02-27 삼성전자주식회사 수직 자기터널접합을 구비하는 자기 기억 소자
KR102126975B1 (ko) 2013-12-09 2020-06-25 삼성전자주식회사 자기 기억 소자 및 그 제조 방법
US9230565B1 (en) 2014-06-24 2016-01-05 Western Digital (Fremont), Llc Magnetic shield for magnetic recording head
US9634237B2 (en) * 2014-12-23 2017-04-25 Qualcomm Incorporated Ultrathin perpendicular pinned layer structure for magnetic tunneling junction devices
CN104659202A (zh) * 2015-02-13 2015-05-27 西南应用磁学研究所 提高隧道结薄膜磁电阻效应的制备方法
US10784310B2 (en) 2018-11-08 2020-09-22 Taiwan Semiconductor Manufacturing Company, Ltd. Cooling for PMA (perpendicular magnetic anisotropy) enhancement of STT-MRAM (spin torque transfer-magnetic random access memory) devices

Citations (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000156530A (ja) * 1998-03-20 2000-06-06 Toshiba Corp 積層薄膜機能デバイス及び磁気抵抗効果素子
JP2003086866A (ja) * 2001-09-13 2003-03-20 Anelva Corp スピンバルブ型巨大磁気抵抗薄膜の製造方法
JP2003318461A (ja) * 2002-04-22 2003-11-07 Matsushita Electric Ind Co Ltd 磁気抵抗効果素子とこれを用いた磁気ヘッドおよび磁気メモリならびに磁気記録装置
JP2004023015A (ja) * 2002-06-20 2004-01-22 Sony Corp 磁気抵抗効果素子およびその製造方法並びに磁気メモリ装置
JP2004063592A (ja) * 2002-07-25 2004-02-26 Sony Corp 磁気抵抗効果素子および磁気メモリ装置
JP2006179566A (ja) * 2004-12-21 2006-07-06 Tdk Corp 磁気抵抗効果素子、該磁気抵抗効果素子を備えた薄膜磁気ヘッド、該薄膜磁気ヘッドを備えたヘッドジンバルアセンブリ、該ヘッドジンバルアセンブリを備えた磁気ディスク装置、及び該磁気抵抗効果素子の製造方法
WO2006129576A1 (ja) * 2005-06-01 2006-12-07 Nec Corporation 磁気ランダムアクセスメモリ
JP2008066612A (ja) * 2006-09-11 2008-03-21 Fujitsu Ltd トンネル磁気抵抗効果素子及びその製造方法。
JP2008152898A (ja) * 2006-12-13 2008-07-03 Tdk Corp 磁区制御用反強磁性層を備えた磁気抵抗効果薄膜磁気ヘッド
JP2008166524A (ja) * 2006-12-28 2008-07-17 Alps Electric Co Ltd トンネル型磁気検出素子
JP2008218735A (ja) * 2007-03-05 2008-09-18 Alps Electric Co Ltd トンネル型磁気検出素子
JP2009059950A (ja) * 2007-08-31 2009-03-19 Fujitsu Ltd 磁気抵抗効果膜、磁気ヘッド、磁気ディスク装置、磁気メモリ装置、及び磁気抵抗効果膜の製造方法
JP2009170926A (ja) * 2000-09-11 2009-07-30 Toshiba Corp 強磁性トンネル接合素子およびその製造方法
JP2009278130A (ja) * 2008-03-07 2009-11-26 Canon Anelva Corp 磁気抵抗素子の製造方法
JP2010093157A (ja) * 2008-10-10 2010-04-22 Fujitsu Ltd 磁気抵抗効果素子、磁気再生ヘッド、磁気抵抗デバイスおよび情報記憶装置
JP2010102805A (ja) * 2008-10-27 2010-05-06 Hitachi Global Storage Technologies Netherlands Bv トンネル接合型磁気抵抗効果ヘッド
JP2010123978A (ja) * 2007-05-07 2010-06-03 Canon Anelva Corp 磁気抵抗素子の製造方法

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6853520B2 (en) * 2000-09-05 2005-02-08 Kabushiki Kaisha Toshiba Magnetoresistance effect element
JP3657875B2 (ja) 2000-11-27 2005-06-08 Tdk株式会社 トンネル磁気抵抗効果素子
US6954342B2 (en) * 2001-04-30 2005-10-11 Hitachi Global Storage Technologies Netherlands B.V. Underlayer for high amplitude spin valve sensors
US6841395B2 (en) * 2002-11-25 2005-01-11 International Business Machines Corporation Method of forming a barrier layer of a tunneling magnetoresistive sensor
US6947264B2 (en) * 2002-12-06 2005-09-20 International Business Machines Corporation Self-pinned in-stack bias structure for magnetoresistive read heads
US6934131B2 (en) * 2003-01-13 2005-08-23 Veeco Instruments, Inc. Spin valve with thermally stable pinned layer structure having ruthenium oxide specular reflecting layer
US7377025B2 (en) 2004-10-29 2008-05-27 Headway Technologies, Inc. Method of forming an improved AP1 layer for a TMR device
US7780820B2 (en) 2005-11-16 2010-08-24 Headway Technologies, Inc. Low resistance tunneling magnetoresistive sensor with natural oxidized double MgO barrier
US7750421B2 (en) 2007-07-23 2010-07-06 Magic Technologies, Inc. High performance MTJ element for STT-RAM and method for making the same

Patent Citations (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000156530A (ja) * 1998-03-20 2000-06-06 Toshiba Corp 積層薄膜機能デバイス及び磁気抵抗効果素子
JP2009170926A (ja) * 2000-09-11 2009-07-30 Toshiba Corp 強磁性トンネル接合素子およびその製造方法
JP2003086866A (ja) * 2001-09-13 2003-03-20 Anelva Corp スピンバルブ型巨大磁気抵抗薄膜の製造方法
JP2003318461A (ja) * 2002-04-22 2003-11-07 Matsushita Electric Ind Co Ltd 磁気抵抗効果素子とこれを用いた磁気ヘッドおよび磁気メモリならびに磁気記録装置
JP2004023015A (ja) * 2002-06-20 2004-01-22 Sony Corp 磁気抵抗効果素子およびその製造方法並びに磁気メモリ装置
JP2004063592A (ja) * 2002-07-25 2004-02-26 Sony Corp 磁気抵抗効果素子および磁気メモリ装置
JP2006179566A (ja) * 2004-12-21 2006-07-06 Tdk Corp 磁気抵抗効果素子、該磁気抵抗効果素子を備えた薄膜磁気ヘッド、該薄膜磁気ヘッドを備えたヘッドジンバルアセンブリ、該ヘッドジンバルアセンブリを備えた磁気ディスク装置、及び該磁気抵抗効果素子の製造方法
WO2006129576A1 (ja) * 2005-06-01 2006-12-07 Nec Corporation 磁気ランダムアクセスメモリ
JP2008066612A (ja) * 2006-09-11 2008-03-21 Fujitsu Ltd トンネル磁気抵抗効果素子及びその製造方法。
JP2008152898A (ja) * 2006-12-13 2008-07-03 Tdk Corp 磁区制御用反強磁性層を備えた磁気抵抗効果薄膜磁気ヘッド
JP2008166524A (ja) * 2006-12-28 2008-07-17 Alps Electric Co Ltd トンネル型磁気検出素子
JP2008218735A (ja) * 2007-03-05 2008-09-18 Alps Electric Co Ltd トンネル型磁気検出素子
JP2010123978A (ja) * 2007-05-07 2010-06-03 Canon Anelva Corp 磁気抵抗素子の製造方法
JP2009059950A (ja) * 2007-08-31 2009-03-19 Fujitsu Ltd 磁気抵抗効果膜、磁気ヘッド、磁気ディスク装置、磁気メモリ装置、及び磁気抵抗効果膜の製造方法
JP2009278130A (ja) * 2008-03-07 2009-11-26 Canon Anelva Corp 磁気抵抗素子の製造方法
JP2010093157A (ja) * 2008-10-10 2010-04-22 Fujitsu Ltd 磁気抵抗効果素子、磁気再生ヘッド、磁気抵抗デバイスおよび情報記憶装置
JP2010102805A (ja) * 2008-10-27 2010-05-06 Hitachi Global Storage Technologies Netherlands Bv トンネル接合型磁気抵抗効果ヘッド

Also Published As

Publication number Publication date
US20120205757A1 (en) 2012-08-16
JP5940825B2 (ja) 2016-06-29
US8325448B2 (en) 2012-12-04

Similar Documents

Publication Publication Date Title
US20210234092A1 (en) Reduction of Barrier Resistance X Area (RA) Product and Protection of Perpendicular Magnetic Anisotropy (PMA) for Magnetic Device Applications
JP5940825B2 (ja) Tmrデバイスおよびその製造方法
US9577184B2 (en) TMR device with novel free layer structure
US8456781B2 (en) TMR device with novel free layer structure
US7602033B2 (en) Low resistance tunneling magnetoresistive sensor with composite inner pinned layer
US8059374B2 (en) TMR device with novel free layer structure
US7780820B2 (en) Low resistance tunneling magnetoresistive sensor with natural oxidized double MgO barrier
US9484049B2 (en) TMR device with novel free layer
US20090229111A1 (en) Two step annealing process for TMR device with amorphous free layer
JP2016071925A (ja) MgOトンネル型バリア層およびホウ素の拡散を最少化する窒素含有層を含むトンネル型磁気抵抗(TMR)素子
WO2018159624A1 (ja) 強磁性多層膜、磁気抵抗効果素子、及び強磁性多層膜を製造する方法
US9230565B1 (en) Magnetic shield for magnetic recording head
JP2011082477A (ja) 磁気トンネル接合デバイスおよびその製造方法
JP2011009748A (ja) 磁気抵抗装置およびその製造方法
JP5647406B2 (ja) フリー層およびその形成方法、磁気抵抗効果素子

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20121217

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20140326

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20140328

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20140624

A602 Written permission of extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A602

Effective date: 20140627

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20140723

A602 Written permission of extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A602

Effective date: 20140728

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20140826

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20150310

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20150528

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20150623

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20150807

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20150826

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20160105

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20160404

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20160426

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20160519

R150 Certificate of patent or registration of utility model

Ref document number: 5940825

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees