JP2012165360A - 冗長データバスシステム - Google Patents
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Abstract
【解決手段】第1ドライバーを介して、コントローラーと第1マイクロコンピューターとの間でデータの送受信が行われる第1伝送路と、第2ドライバーを介して、コントローラーと第1マイクロコンピューターとの間でデータの送受信が行われる第2伝送路とが構成され、コントローラーでは、第1、第2伝送路を介して第1マイクロコンピューターに対して動作確認信号を送信し、第1マイクロコンピューターから第1、第2伝送路を介して返信信号を受信する。
【選択図】図1
Description
まず、冗長データバスシステムの構成について説明する。図1は、本実施形態にかかる冗長データバスシステムの構成を示すブロック図である。図1に示すように、本実施形態の冗長データバスシステム1は、コントローラー10と、第1マイクロコンピューター20と、第2マイクロコンピューター30と、コントローラー10と第1マイクロコンピューター20との間に設置された第1ドライバー21を経由して、コントローラー10と第1マイクロコンピューター20とが接続されるとともに、コントローラー10と第2マイクロコンピューター30との間に設置された第3ドライバー31を経由して、コントローラー10と第2マイクロコンピューター30とが接続された第1データバス11と、コントローラー10と第1マイクロコンピューター20との間に設置された第2ドライバー22を経由して、コントローラー10と第1マイクロコンピューター20とが接続されるとともに、コントローラー10と第2マイクロコンピューター30との間に設置された第4ドライバー32を経由して、コントローラー10と第2マイクロコンピューター30とが接続された第2データバス12と、を備え、第1データバス11上の第1ドライバー21を介して、コントローラー10と第1マイクロコンピューター20とのデータ信号の送受信が行われる第1伝送路Aと、第2データバス12上の第2ドライバー22を介して、コントローラー10と第1マイクロコンピューター20とのデータ信号の送受信が行われる第2伝送路Bと、第1データバス11上の第3ドライバー31を介して、コントローラー10と第2マイクロコンピューター30とのデータ信号の送受信が行われる第3伝送路Cと、第2データバス12上の第4ドライバー32を介して、コントローラー10と第2マイクロコンピューター30とのデータ信号の送受信が行われる第4伝送路Dと、が構成されている。
コントローラー10において、第1伝送路Aからの返信信号を受信せず、第2伝送路Bのみから返信信号を受信した場合には、第1マイクロコンピューター20は正常であるから、第1データバス11或いは第1ドライバー21の故障であると特定(推定)することができる。また、逆に、第2伝送路Bからの返信信号を受信せず、第1伝送路Aのみから返信信号を受信した場合には、第2データバス12或いは第2ドライバー22の故障であると特定(推定)することができる。
コントローラー10において、第1伝送路Aからの返信信号を受信しないが、第3伝送路Cからの返信信号を受信した場合、第1データバス11は正常であるから、第1支線11aから第1マイクロコンピューター20の間に障害要因が存在することがわかる。さらに、第2伝送路Bからの返信信号を受信した場合には、第1マイクロコンピューター20が正常であるから、第1ドライバー21或いは第1支線11aの故障と特定(推定)することができる。なお、第2〜第4ドライバー22,31,32、第2〜第4支線12a,11b,12bについても、上記同様に故障の特定(推定)を行うことができる。
コントローラー10において、第1伝送路A及び第2伝送路Bからの返信信号を受信せず、第3伝送路C及び第4伝送路Dからの返信信号を受信した場合には、第1マイクロコンピューター20の故障或いは第1ドライバー21と第2ドライバー22とが同時期に故障したと特定(推定)することができる。
次に、第2実施形態について説明する。まず、本実施形態にかかる冗長データバスシステムの構成について説明する。図2は、本実施形態にかかる冗長データバスシステムの構成を示すブロック図である。本実施形態の冗長データバスシステム1aは、コントローラー10と、第1マイクロコンピューター20と、第2マイクロコンピューター30と、コントローラー10と第1マイクロコンピューター20との間に設置された第1ドライバー21を経由して、コントローラー10と第1マイクロコンピューター20とが接続されるとともに、コントローラー10と第2マイクロコンピューター30との間に設置された第3ドライバー31を経由して、コントローラー10と第2マイクロコンピューター30とが接続された第1データバス11と、コントローラー10と第1マイクロコンピューター20との間に設置された第2ドライバー22を経由して、コントローラー10と第1マイクロコンピューター20とが接続されるとともに、コントローラー10と第2マイクロコンピューター30との間に設置された第4ドライバー32を経由して、コントローラー10と第2マイクロコンピューター30とが接続された第2データバス12と、を備え、第1データバス11上の第1ドライバー21を介して、コントローラー10と第1マイクロコンピューター20とのデータ信号の送受信が行われる第1伝送路Aと、第2データバス12上の第2ドライバー22を介して、コントローラー10と第1マイクロコンピューター20とのデータ信号の送受信が行われる第2伝送路Bと、第1データバス11上の第3ドライバー31を介して、コントローラー10と第2マイクロコンピューター30とのデータ信号の送受信が行われる第3伝送路Cと、第2データバス12上の第4ドライバー32を介して、コントローラー10と第2マイクロコンピューター30とのデータ信号の送受信が行われる第4伝送路Dと、が構成されている。
Claims (3)
- コントローラーと、
第1マイクロコンピューターと、
前記コントローラーと前記第1マイクロコンピューターとの間に設置された第1ドライバーを経由して、前記コントローラーと前記第1マイクロコンピューターとが接続された第1データバスと、
前記コントローラーと前記第1マイクロコンピューターとの間に設置された第2ドライバーを経由して、前記コントローラーと前記第1マイクロコンピューターとが接続された第2データバスと、を備え、
前記第1データバス上の前記第1ドライバーを介して、前記コントローラーと前記第1マイクロコンピューターとの間でデータの送受信が行われる第1伝送路と、
前記第2データバス上の前記第2ドライバーを介して、前記コントローラーと前記第1マイクロコンピューターとの間でデータの送受信が行われる第2伝送路と、が構成され、
前記コントローラーでは、
前記第1伝送路または前記第2伝送路を介して前記第1マイクロコンピューターに対して動作確認信号を含む前記データを送信し、前記第1マイクロコンピューターから前記第1伝送路または前記第2伝送路を介して返信信号を含む前記データを受信する一方、前記返信信号の受信が途絶えた場合に、前記返信信号が送信されたいずれかの伝送路に切り替えることを特徴とする冗長データバスシステム。 - 第2マイクロコンピューターと、
前記コントローラーと前記第2マイクロコンピューターとの間に設置された第3ドライバーを経由して、前記第1データバスにより前記コントローラーと前記第2マイクロコンピューターとが接続され、前記第1データバス上の前記第3ドライバーを介して、前記コントローラーと前記第2マイクロコンピューターとの間でデータの送受信が行われる第3伝送路と、
前記コントローラーと前記第2マイクロコンピューターとの間に設置された第4ドライバーを経由して、前記第2データバスにより前記コントローラーと前記第2マイクロコンピューターとが接続され、前記第2データバス上の前記第4ドライバーを介して、前記コントローラーと前記第2マイクロコンピューターとの間でデータの送受信が行われる第4伝送路と、
をさらに備え、
前記コントローラーでは、
前記第3伝送路または前記第4伝送路を介して前記第2マイクロコンピューターに対して動作確認信号を含む前記データを送信し、前記第2マイクロコンピューターから前記第3伝送路または前記第4伝送路を介して返信信号を含む前記データを受信する一方、前記返信信号の受信が途絶えた場合に、前記返信信号が送信されたいずれかの伝送路に切り替えることを特徴とする請求項1に記載の冗長データバスシステム。 - 請求項2に記載の冗長データバスシステムであって、
前記第1マイクロコンピューターと前記第2マイクロコンピューターとが接続され、前記第1マイクロコンピューターと前記第2マイクロコンピューターとが互いにデータの送受信が行われることを特徴とする冗長データバスシステム。
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