JP2012069221A - 半導体記憶装置 - Google Patents

Abstract

【課題】 ランダムアクセスによる書き込み動作において、所望の電気抵抗状態へ安定に、制御性よく書き込みを行うことが可能な、可変抵抗素子を備えた半導体記憶装置を提供する。
【解決手段】
書き換え動作（消去および書き込み動作）対象のメモリセルの可変抵抗素子の抵抗状態に拘わらず、当該可変抵抗素子の抵抗状態を抵抗値の最も低い消去状態とするための消去電圧パルスを印加する。その後、書き込み動作対象のメモリセルの可変抵抗素子に対して、可変抵抗素子の抵抗状態を所望の書き込み状態とするための書き込み電圧パルスを印加する。常に消去電圧パルスを印加後に書き込み電圧パルスを印加することで、複数の書き込み電圧パルスが連続して印加されることを避ける。更に、メモリセルアレイを偶数のサブバンクからなる構成とし、一方のサブバンクにおける消去電圧パルスの印加と他方のサブバンクにおける書き込み電圧パルスの印加を交互に行う。
【選択図】 図８

Description

本発明は、電気的ストレスの印加により電気抵抗が変化する電気的動作特性に基づき情報を記憶する可変抵抗素子からなるメモリセルを行方向及び列方向に夫々複数配列してなるメモリセルアレイを有する半導体記憶装置に関する。

フラッシュメモリに代表される不揮発性メモリは、大容量で小型の情報記録媒体としてコンピュータ、通信、計測機器、自動制御装置及び個人の周辺に用いられる生活機器等の広い分野において用いられており、より安価で大容量の不揮発性メモリに対する需要は非常に大きい。これは、電気的に書き換えが可能であり、しかも電源を切ってもデータが消えない点から、容易に持ち運びの可能なメモリカードや携帯電話等や装置稼動の初期設定として不揮発に記憶しておくデータストレージ、プログラムストレージなどとしての機能を発揮することが可能等の理由による。

ただし、フラッシュメモリは、データを論理値“１”を書き込むプログラム動作に比べて、データを論理値”０”に消去する消去動作に時間がかかるため、高速動作させることができない。消去動作に関して、消去動作を行うときは数バイト単位やブロック単位で行うことで速度の向上を図っているが、数バイト単位・ブロック単位で行うためランダムアクセスによる書き込みができないという問題がある。

そこで現在、フラッシュメモリに代わる新型の不揮発メモリが広く研究されている。なかでも金属酸化膜に電圧を印加することで抵抗変化がおきる現象を利用した抵抗変化メモリは、微細化限界の点でフラッシュメモリに比べ有利であり、また高速のデータ書き換えが可能であることから近年研究開発が盛んに行われている（例えば、特許文献１、あるいは下記の非特許文献１及び２を参照）。

これら金属酸化物を有する可変抵抗素子の書き込み・消去特性として、バイポーラスイッチングと呼ばれる駆動方法の場合、夫々逆極性の電圧パルスを素子に印加することで素子の電気抵抗が増加(高抵抗状態)・減少(低抵抗状態)するため、各電気抵抗状態にデータとして論理値を当てはめることでメモリとして使用する。

金属酸化物を有する可変抵抗素子の特徴として、ランダムアクセスによる高速な書き込み・消去が可能な点が挙げられる。

特表２００２−５３７６２７号公報

Ｈ．Ｐａｇｎｉａほか、"Ｂｉｓｔａｂｌｅ Ｓｗｉｔｃｈｉｎｇｉｎ Ｅｌｅｃｔｒｏｆｏｒｍｅｄ Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−ＭｅｔａｌＤｅｖｉｃｅｓ"，Ｐｈｙｓ．Ｓｔａｔ．Ｓｏｌ．（ａ），ｖｏｌ．１０８，ｐｐ．１１−６５，１９８８年 Ｂａｅｋ，Ｉ．Ｇ．ほか、"Ｈｉｇｈｌｙ Ｓｃａｌａｂｌｅ Ｎｏｎ−ｖｏｌａｔｉｌｅ Ｒｅｓｉｓｔｉｖｅ Ｍｅｍｏｒｙ ｕｓｉｎｇ Ｓｉｍｐｌｅ Ｂｉｎａｒｙ Ｏｘｉｄｅ Ｄｒｉｖｅｎ ｂｙ Ａｓｙｍｍｅｔｒｉｃ Ｕｎｉｐｏｌａｒ Ｖｏｌｔａｇｅ Ｐｕｌｓｅｓ"，ＩＥＤＭ２００４，ｐｐ．５８７−５９０，２００４年

例えば、データ“０”と“１”の２値を記憶する可変抵抗素子について、ランダムアクセスによる書き込み・消去動作を行うことを考える。メモリセルの抵抗状態によらず書き込み・消去動作を行う場合、書き込み状態にある素子に消去電圧パルスを印加する消去動作、或いは消去状態にある素子に書き込み電圧パルスを印加する書き込み動作は正しい動作となるが、元々書き込み状態にある素子に書き込み電圧パルスを印加する書き込み動作、或いは、元々消去状態にある素子に消去電圧パルスを印加する消去動作は、元の状態に対してオーバーライトすることになる。

素子の特性ばらつきは、このような動作履歴の影響を受けやすく、抵抗状態によっては、オーバーライトを行うことでその電気抵抗が変化しデータが書き変わってしまう可能性がある。そして、素子の動作履歴が大きいと素子間の特性ばらつきよりも大きいものになり、データエラーの要因となる。

実際に可変抵抗素子をメモリとして用いる場合は、書き込み動作において、素子特性のばらつきや印加電圧或いは印加電流のばらつきなどで書き込み動作不良が発生する可能性があるため、書き換え動作を実行した可変抵抗素子の抵抗特性が所望の抵抗分布範囲に移行しているか否かを検証する検証動作が必要となる。そして、当該検証動作を行った結果、実際に書き込み動作不良が起こった際には可変抵抗素子の抵抗特性が所望の抵抗分布範囲内に収まるように再度書き換え電圧パルスを印加し、書き込み動作を行う必要がある。

ところが、抵抗特性が正しい抵抗状態の抵抗分布範囲にない可変抵抗素子に対して再度、書き込み動作のための電圧パルスを印加すると、当該可変抵抗素子にとっては書き込み動作のオーバーライトとなるため、電気抵抗が低下するなど所望の抵抗分布範囲に書き込むことができない。

一方で、金属酸化物可変抵抗素子に代表される可変抵抗素子の書き込み特性は、図１７のような抵抗履歴曲線を示す。図１７は可変抵抗素子に印加される書き込み電圧パルスの絶対値と当該電圧パルスにより変化後の抵抗値との関係を示す図である。図１７に示されるように、ある書き込み印加電圧までは、印加電圧の増加に伴って抵抗値が増加するが、その後は印加電圧の増加に伴って抵抗値は減少してゆく。

このように、可変抵抗素子に印加される書き込み電圧によって、書き込み後の電気抵抗値は大きく変化し、可変抵抗素子によっては僅かな印加電圧差が大きな電気抵抗の差となって現れる。これは、書き込み印加電圧だけでなく、書き込み印加電流においても同様であり、書き込み印加電流の大きさによって書き込み後の抵抗値が大きく変化する。

図１７に示されるように、印加電圧が低いと、書き換え動作後の電気抵抗はピーク値まで上がりきらないが、印加電圧が高すぎても電気抵抗は下がる。当該電気抵抗のピーク値、及び、電気抵抗値がピークとなる印加電圧は、可変抵抗素子毎に素子ばらつきを有しており、また、印加される電圧パルスが同じであっても、例えばメモリセルアレイ内の可変抵抗素子の位置によって素子毎に実際に印加される電圧にばらつきが生じるため、電圧パルス印加後の抵抗特性を所望の抵抗分布範囲内に収めるように書き込むことが困難となる。

本発明は、上述した従来の問題点に鑑み、書き込み動作を行う際に、メモリセルの抵抗状態によらず、所望の電気抵抗状態へ安定に書き込みを行うことが可能な半導体記憶装置を提供することをその目的とする。

また、複数の選択されたメモリセルに対して当該書き込み動作を行う場合において、書き込み時間を短縮し、メモリセルの書き換え動作を高速に行うことができる半導体記憶装置を提供することをその目的とする。

上記目的を達成するための本発明に係る半導体記憶装置は、可変抵抗体の両端に電極を担持し、当該両端の間に電気的ストレスを与えることにより、当該両端間の抵抗特性で規定される抵抗状態が二以上の異なる抵抗状態間で遷移し、当該遷移後の一の抵抗状態を情報の記憶に用いる可変抵抗素子を有するメモリセルを、行方向及び列方向に夫々複数配列してなるメモリセルアレイを有する半導体記憶装置であって、前記メモリセルアレイは、複数のサブバンクに分割され、前記サブバンクの夫々は、同一行の前記メモリセル同士を接続する共通のワード線、及び、同一列の前記メモリセル同士を接続する共通のビット線と、前記サブバンクの前記ワード線に電圧を印加する行デコーダと、前記サブバンクの前記ビット線に電圧を印加する列デコーダと、を備え、前記メモリセルアレイ内の複数の選択された前記メモリセルの書き換えにおいて、前記選択されたメモリセルの前記可変抵抗素子の前記抵抗状態に拘わらず、前記メモリセルの前記可変抵抗素子の前記抵抗状態を抵抗値の最も低い消去状態に遷移させるための消去電圧パルスを前記選択されたメモリセルに印加する消去動作、又は、前記選択されたメモリセルの前記可変抵抗素子の抵抗状態に拘わらず、前記消去電圧パルスを前記選択されたメモリセルに印加し、前記メモリセルの前記可変抵抗素子の前記抵抗状態を前記消去状態から所定の前記抵抗状態に遷移させるための第１の書き込み電圧パルスを前記選択されたメモリセルに印加する書き込み動作の何れかを、前記選択された前記メモリセルの夫々に対して実行し、前記複数の選択された前記メモリセルのうち、当該メモリセルの属する前記サブバンクが互いに異なる２つの前記メモリセルに対して、一方の前記メモリセルに対する前記書き込み動作における前記第１の書き込み電圧パルスの印加と、他方の前記メモリセルに対する前記消去動作または前記書き込み動作における前記消去電圧パルスの印加を、同一の動作サイクルで実行するように制御する制御回路を備えることを第１の特徴とする。

更に、本発明に係る半導体記憶装置は、上記第１の特徴に加えて、前記消去動作または前記書き込み動作の実行前に、前記選択されたメモリセルの前記可変抵抗素子の前記抵抗状態を読み出す初期検証動作が行われないことを第２の特徴とする。

上記第１又は第２の特徴の半導体記憶装置に依れば、選択されたメモリセルの書き込み（高抵抗化）において、当該メモリセルの可変抵抗素子の抵抗状態に拘わらず、消去電圧パルスを印加して最も低抵抗の抵抗状態に変化させ、その後、書き込み電圧パルスを印加して高抵抗状態に変化させる。また、選択されたメモリセルの消去（低抵抗化）においても、当該メモリセルの可変抵抗素子の抵抗状態に拘わらず、消去電圧パルスを印加して、低抵抗状態に変化させる。

詳細については後述するが、金属酸化物を可変抵抗体として用いる可変抵抗素子は、最も高抵抗状態にあるメモリセルに対し、更に高抵抗化する書き込み電圧パルスを印加すると、パルス印加後の抵抗値が低下するという望ましくない特性を有している。一方で、最も低抵抗状態にあるメモリセルに対して、更に低抵抗化する消去電圧パルスを印加しても、パルス印加後の抵抗値は殆ど変化しない。

これは即ち、当該可変抵抗素子は、書き込み電圧パルス印加に対するオーバーライト（以降、適宜「プログラムオーバーライト」と称する）の影響を強く受けるが、消去電圧パルス印加に対するオーバーライト（以降、適宜「イレースオーバーライト」と称する）に対しては耐性があるということである。本発明ではこの特徴を利用することで、抵抗状態の抵抗特性を所望の分布範囲内に制御が容易な書き込み・消去動作を実現することができる。

本発明では、パルス印加前の抵抗状態に拘わらず、消去電圧パルスを書き換え対象のメモリセルに印加する。このため、パルス印加前の抵抗状態が最も低抵抗の抵抗状態（消去状態）にある場合、消去状態の可変抵抗素子に対して消去電圧パルスを印加することになるが、上述の通り、当該可変抵抗素子はイレースオーバーライトに対しては耐性があるため、低抵抗状態の抵抗特性が高抵抗化することはなく、抵抗特性は所望の低抵抗の分布範囲内に維持される。そして、高抵抗状態（書き込み状態）に変化させる場合は、常に消去パルスを印加した後に書き込み電圧パルスを印加して書き込み動作を行うため、プログラムオーバーライトの発生が回避され、安定な書き込み・消去動作を実現することができる。

また、パルス印加前の可変抵抗素子の抵抗状態に依らず、消去電圧パルスを印加して書き換えを行うため、パルス印加前の可変抵抗素子の抵抗状態を読み出す初期検証動作は不要となる。

本発明では、更に、メモリセルアレイを複数のサブバンクに分割し、消去電圧パルスを印加するサブバンクと、第１の書き込み電圧パルス又は第２の書き込み電圧パルスを印加するサブバンクを切り替え、各サブバンクに対して消去電圧パルスおよび書き込み電圧パルスの印加をパイプライン方式で順次並列することによって高速なデータ更新を可能とし、書き込み動作のレイテンシーを短縮することができる。

更に、本発明に係る半導体記憶装置は、上記何れかの特徴に加えて、前記書き込み動作を実行後、前記選択されたメモリセルの前記可変抵抗素子の抵抗特性が前記所定の抵抗状態の抵抗分布範囲内にあるか否かを検証する検証動作を実行する検証手段を備え、前記検証動作において、前記選択されたメモリセルの前記可変抵抗素子の抵抗特性が前記所定の抵抗状態の抵抗分布範囲外にある前記メモリセルが検出された場合、当該抵抗分布範囲外のメモリセルの前記可変抵抗素子の前記抵抗状態に拘わらず、前記消去電圧パルスを当該メモリセルに印加し、当該抵抗分布範囲外のメモリセルの前記可変抵抗素子の前記抵抗状態を前記消去状態から前記所定の抵抗状態に遷移させるための第２の書き込み電圧パルスを当該メモリセルに印加する第２書き込み動作を、当該抵抗分布範囲外のメモリセルの前記可変抵抗素子の抵抗特性が前記所定の抵抗状態の抵抗分布範囲内になるまで繰り返し実行することを第３の特徴とする。

上記第３の特徴の半導体記憶装置に依れば、書き込み動作後、書き込み動作不良によって抵抗特性が所望の抵抗範囲内にないメモリセルに対して再度書き込みを行う場合も、消去電圧パルスを印加してから書き換え電圧パルスを印加して再書き込みを行うため、プログラムオーバーライトの発生が回避され、書き込み動作不良をなくすことができる。

更に、本発明に係る半導体記憶装置は、上記第３の特徴に加えて、前記第２書き込み動作が複数回繰り返される場合、初回の前記第２書き込み動作において、前記第２の書き込み電圧パルスは、前記第１の書き込み電圧パルスよりも電圧振幅の絶対値が小さいか、又は、前記第１の書き込み電圧パルス印加時よりもパルス印加時に前記可変抵抗素子に流れる電流量が小さくなるように設定され、２回目以降の前記第２書き込み動作において、前記第２の書き込み電圧パルスの電圧振幅の絶対値、又は、前記第２の書き込みパルス印加時に前記可変抵抗素子に流れる電流量を、前記第２書き込み動作の実行回数を重ねる毎に段階的に大きくしていくことを第４の特徴とする。

上記第４の特徴の半導体記憶装置に依れば、可変抵抗素子の素子ばらつき、或いは、可変抵抗素子のアレイ内の位置を考慮して、所望の抵抗範囲内に制御性よく抵抗特性を書き込むことが可能になる。

更に、本発明に係る半導体記憶装置は、上記何れかの特徴に加えて、前記メモリセルアレイが、第１サブバンク及び第２サブバンクからなる前記サブバンクの一または複数の対を備えて構成され、前記メモリセルアレイ内の複数の選択された前記メモリセルの書き換えにおいて、前記制御回路は、前記第１サブバンク内の前記消去動作または前記書き込み動作の対象として選択された前記メモリセルに前記消去電圧パルスを印加し、前記第２サブバンク内の前記書き込み動作の対象として選択された前記メモリセルに前記第１の書き込み電圧パルスを印加する第１動作サイクルと、前記第１サブバンク内の前記書き込み動作の対象として選択された前記メモリセルに前記第１の書き込み電圧パルスを印加し、前記第２サブバンク内の前記消去動作または前記書き込み動作の対象として選択された前記メモリセルに前記消去電圧パルスを印加する第２動作サイクルと、を実行可能に構成されていることを第５の特徴とする。

更に、本発明に係る半導体記憶装置は、上記第５の特徴に加えて、前記サブバンク対の前記第１サブバンクと前記第２サブバンクの間で、前記行デコーダが共用され、前記行デコーダは、前記第１サブバンク及び前記第２サブバンク夫々の対応する前記ワード線に同時に電圧を印加し、前記サブアレイ対内の、前記１サブバンクと前記第２サブバンクで共通の前記ワード線、前記第１サブバンクの前記ビット線、及び、前記第２サブバンクの前記ビット線により選択される複数の前記メモリセルの書き換えにおいて、前記制御回路は、前記第１動作サイクルと前記第２動作サイクルとを交互に実行可能に構成されていることを第６の特徴とする。

更に、本発明に係る半導体記憶装置は、上記第５または第６の特徴に加えて、前記第１動作サイクルと前記第２動作サイクルが、外部クロックに同期して実行されることを第７の特徴とする。

更に、本発明に係る半導体記憶装置は、上記第３または第４の特徴に加えて、前記メモリセルアレイ内の複数の選択された前記メモリセルの書き換えにおいて、前記制御回路は、前記複数の選択された前記メモリセルのうち、当該メモリセルの属する前記サブバンクが互いに異なる２つの前記メモリセルに対して、一方の前記メモリセルに対する前記第２書き込み動作における前記第２の書き込み電圧パルスの印加と、他方の前記メモリセルに対する前記消去動作、前記書き込み動作、又は前記第２書き込み動作における前記消去電圧パルスの印加を、同一の動作サイクルで実行することを第８の特徴とする。

更に、本発明に係る半導体記憶装置は、上記第８の特徴に加えて、前記メモリセルアレイが、第１サブバンク及び第２サブバンクからなる前記サブバンクの対を備えて構成され、前記メモリセルアレイ内の複数の選択された前記メモリセルの書き換えにおいて、前記制御回路は、前記第１サブバンク内の前記消去動作、前記書き込み動作、又は前記第２書き込み動作の対象として選択された前記メモリセルに前記消去電圧パルスを印加し、前記第２サブバンク内の前記第２書き込み動作の対象として選択された前記メモリセルに前記第２の書き込み電圧パルスを印加する第３動作サイクルと、前記第１サブバンク内の前記第２書き込み動作の対象として選択された前記メモリセルに前記第２の書き込み電圧パルスを印加し、前記第２サブバンク内の前記消去動作、前記書き込み動作、または前記第２書き込み動作の対象として選択された前記メモリセルに前記消去電圧パルスを印加する第４動作サイクルと、を実行可能に構成されていることを第９の特徴とする。

更に、本発明に係る半導体記憶装置は、上記第９の特徴に加えて、前記サブバンク対の前記第１サブバンクと前記第２サブバンクの間で、前記行デコーダが共用され、前記行デコーダは、前記第１サブバンク及び前記第２サブバンク夫々の対応する前記ワード線に同時に電圧を印加し、前記サブアレイ対内の、前記１サブバンクと前記第２サブバンクで共通の前記ワード線、前記第１サブバンクの前記ビット線、及び、前記第２サブバンクの前記ビット線により選択される複数の前記メモリセルの書き換えにおいて、前記制御回路は、前記第３動作サイクルと前記第４動作サイクルとを交互に実行可能に構成されていることを第１０の特徴とする。

更に、本発明に係る半導体記憶装置は、上記第９または第１０の特徴に加えて、前記第３動作サイクルと前記第４動作サイクルが、外部クロックに同期して実行されることを第１１の特徴とする。

更に、本発明に係る半導体記憶装置は、上記何れかの特徴に加えて、前記メモリセル毎に、前記可変抵抗素子の前記可変抵抗体の一端の電極と接続する電流制御素子を備え、前記電流制御素子は、ソース或いはドレインの何れか一方が前記可変抵抗体の一端の電極と接続するトランジスタであることを第１２の特徴とする。

更に、本発明に係る半導体記憶装置は、上記第１乃至第１１の何れかの特徴に加えて、前記メモリセル毎に、前記可変抵抗素子の前記可変抵抗体の一端の電極と接続する電流制御素子を備え、前記電流制御素子は、アノード或いはカソードの何れか一方が前記可変抵抗体の一端の電極と接続するダイオード素子であることを第１３の特徴とする。

更に、本発明に係る半導体記憶装置は、上記何れかの特徴に加えて、前記可変抵抗体が、Ａｌ、Ｈｆ、Ｎｉ、Ｃｏ、Ｔａ、Ｚｒ、Ｗ、Ｔｉ、Ｃｕ、Ｖ、Ｚｎ、Ｎｂの少なくとも何れかの金属の酸化物もしくは酸窒化物を含んでなることを第１４の特徴とする。

従って、本発明に依れば、選択されたメモリセルの書き換えにおいて、当該メモリセルの可変抵抗素子の抵抗状態に拘わらず、常に消去電圧パルスを印加して低抵抗状態に変化させてから書き込み電圧パルスを印加することで、制御性よく、所望の抵抗特性の分布範囲に書込みを行うことが可能な半導体記憶装置が実現される。更に、消去電圧パルスを印加するサブバンクと、書き込み電圧パルスを印加するサブバンクを切り替えることで、書き込み動作のレイテンシーを短縮される。

本発明における半導体記憶装置の一構成例を示す図 本発明におけるメモリセルアレイの一構成例を示す図。 本発明の効果の検証に用いた可変抵抗素子のスイッチング特性を示す図。 本発明の効果の検証に用いた可変抵抗素子のプログラムオーバーライト耐性を示す図。 本発明の効果の検証に用いた可変抵抗素子のイレースオーバーライト耐性を示す図。 本発明の効果の検証に用いた可変抵抗素子において、連続して多数回の書き込み電圧パルスを印加後、消去電圧パルスと書き込み電圧パルスを交互に複数回印加した場合のスイッチング特性を示す図。 本発明の効果の検証に用いた可変抵抗素子において、連続して多数回の消去電圧パルスを印加後、書き込み電圧パルスと消去電圧パルスを交互に複数回印加した場合のスイッチング特性を示す図。 本発明の書き換え動作方法を示すフローチャート。 本発明の書き込み検証動作を併せて行う場合の書き換え動作方法を示すフローチャート。 一回の書き込み電圧パルスの印加では書き込みを行えなかった可変抵抗素子について、更に消去電圧パルスと第２の書き込み電圧パルスを交互に複数回印加した場合の抵抗値の変化を示す図。 一回の書き込み電圧パルスの印加では書き込みを行えなかった可変抵抗素子について、更に消去電圧パルスと第２の書き込み電圧パルスを交互に複数回、第２の書き込み電圧パルスの印加電圧を増加させながら印加した場合の抵抗値の変化を示す図。 一回の書き込み電圧パルスの印加では書き込みを行えなかった可変抵抗素子について、更に消去電圧パルスと第２の書き込み電圧パルスを交互に複数回、パルス印加に伴う書き込み電流を増加させながら印加した場合の抵抗値の変化を示す図。 本発明の半導体記憶装置における書き換え動作の処理の一例を示すタイミングチャート。 本発明の半導体記憶装置における書き換え動作の処理の一例を示すタイミングチャート。 本発明の半導体記憶装置におけるランダム書き換え動作の処理の一例を示すタイミングチャート。 本発明の半導体記憶装置におけるランダム書き換え動作の処理の他の例を示すタイミングチャート。 可変抵抗素子に印加される書き換え電圧パルスの絶対値と、当該書き換え電圧パルス印加後の抵抗値との関係を示す抵抗履歴曲線。

〈第１実施形態〉
本発明の一実施形態に係る半導体記憶装置（以降、適宜「本発明装置１」と称す）の概略の回路構成を図１に示す。本発明装置１は、図１に示すように、第１サブバンクＳＢ１及び第２サブバンクＳＢ２の２つのサブバンクを備えて構成されるメモリセルアレイ、書き込み動作、消去動作、および第２書き込み動作を含む各動作の制御を行う制御回路１０（１０ａ）、制御回路１０（１０ａ）からの指示に基づいて第１サブバンクＳＢ１及び第２サブバンクＳＢ２のワード線ＷＬ１〜ＷＬｍに電圧を印加する行デコーダＤＲ、制御回路１０（１０ａ）からの指示に基づいて第１サブバンクＳＢ１のビット線ＢＬ１１〜ＢＬ１ｎに電圧を印加する第１列デコーダＤＣ１、及び、制御回路１０（１０ａ）からの指示に基づいて第２サブバンクＳＢ２のビット線ＢＬ２１〜ＢＬ２ｎに電圧を印加する第２列デコーダＤＣ２を備えて構成されている。また、本発明装置１は、本実施形態では、複数の書き込み命令を連続的に実行するバースト機能を備えている。

本発明装置１のメモリセルアレイの構成例を図２に示す。本発明装置１におけるメモリセルアレイは、図２に示すように、ワード線を共有する第１サブバンクＳＢ１および第２サブバンクＳＢ２からなる二つのサブバンクに、行方向に分割されて構成されている。

メモリセルアレイの第１サブバンクＳＢ１は、図２に示すように、１つのトランジスタＴと１つの可変抵抗素子Ｒを備え、トランジスタＴのソース或いはドレインの一端と可変抵抗素子Ｒの一端が接続されてなるメモリセルＭを複数備えて構成されている。第１サブバンクＳＢ１は、ｍ×ｎ個のメモリセルＭが、行方向（図２の横方向）および列方向（図２の縦方向）にマトリクス状に配置され、個々のメモリセルＭにおいて、同一列に配列されるメモリセルの可変抵抗素子の他端は、夫々、列方向に延伸するビット線ＢＬ１ｊ（ｊ＝１〜ｎ）に接続され、同一列に配列されるメモリセルのトランジスタのソース或いはドレインの他端は、全メモリセル共通のソース線ＳＬ１に接続され、同一行に配列されるメモリセルのトランジスタのゲートには、夫々、行方向に延伸するワード線ＷＬ１ｉ（ｉ＝１〜ｍ）が接続されている。ソース線ＳＬ１については、メモリセルアレイ内の全てのソース線を共通としてもよいし、或いは、夫々が別の行または列方向に延伸するソース線を構成していてもよく、その構成は特に限定しない。本実施形態において、第１サブバンクＳＢ１は、トランジスタＴのゲート電圧の印加状態によって、メモリセルＭの選択・非選択を切り替え、可変抵抗素子Ｒの一端への電圧印加状態によってメモリセルＭの動作（書き込み動作、読み出し動作、消去動作）を切り替えるように構成されている。

メモリセルアレイの第２サブバンクＳＢ２は、図２に示すように、第１サブバンクＳＢ１と同様に、ｍ×ｎ個のメモリセルＭを行方向および列方向に複数、マトリクス状に配置されており、個々のメモリセルＭにおいて、同一列に配列されるメモリセルの可変抵抗素子の他端は、夫々、列方向に延伸するビット線ＢＬ２ｊ（ｊ＝１〜ｎ）に接続され、同一列に配列されるメモリセルのトランジスタのソース或いはドレインの他端は、全メモリセル共通のソース線ＳＬ２に接続され、同一行に配列されるメモリセルのトランジスタのゲートには、夫々、行方向に延伸するワード線ＷＬ２ｉ（ｉ＝１〜ｍ）が接続されている。ソース線ＳＬ２については、メモリセルアレイ内の全てのソース線を共通としてもよいし、或いは、夫々が別の行または列方向に延伸するソース線を構成していてもよく、その構成は特に限定しない。第２サブバンクＳＢ２は、第１サブバンクＳＢ１と同様、トランジスタＴのゲート電圧の印加状態によって、メモリセルＭの選択・非選択を切り替え、可変抵抗素子Ｒの一端への電圧印加状態によってメモリセルＭの動作（書き込み動作、読み出し動作、消去動作）を切り替えるように構成されている。

本実施形態では、第１サブバンクＳＢ１に偶数アドレス（Ａ_Ｃ１、Ａ_Ｃ１＋２、Ａ_Ｃ２、Ａ_Ｃ２＋２）が、第２サブバンクＳＢ２に奇数アドレス（Ａ_Ｃ１＋１、Ａ_Ｃ１＋３、Ａ_Ｃ２＋１、Ａ_Ｃ２＋３）が割り当てられている。尚、アドレスの割り当ては、これに限られるものではなく、例えば、２アドレス毎に交互にアドレスを割り当てる（第１サブバンクＳＢ１にＡ_Ｃ１、Ａ_Ｃ１＋１を、第２サブバンクＳＢ２にＡ_Ｃ１＋２、Ａ_Ｃ１＋３を割り当てる）等、所定数毎に交互にアドレスを割り当てるように構成しても良い。

尚、本発明装置１の第１サブバンクＳＢ１及び第２サブバンクＳＢ２は、図２に示した等価回路に限定されるわけではなく、可変抵抗素子と電流制御素子を備えたメモリセルをビット線とワード線を用いて夫々接続し、メモリセルアレイを成していれば、特にその回路構成について本発明が限定されるものではない。また、本実施形態では、可変抵抗素子のトランジスタと接続しない一端をビット線に接続しているが、可変抵抗素子のトランジスタと接続しない一端をソース線に接続する構成であっても構わない。

金属酸化物可変抵抗素子として用いる可変抵抗体の材料としては、Ｈｆ酸化物の他、例えば、Ｈｆ酸窒化物、又は、Ａｌ、Ｎｉ、Ｃｏ、Ｔａ、Ｚｒ、Ｗ、Ｔｉ、Ｃｕ、Ｖ、Ｚｎ、Ｎｂの各酸化物もしくは酸窒化物が挙げられる。

また、当該金属酸化物を挟持する電極の材料として、一方の電極には仕事関数の大きなもの（例えば、ＴｉＮ、Ｐｔ、Ｉｒなど）を用いて第１電極とし、他方の電極には金属酸化物のフェルミ準位と同程度の仕事関数を有するもの（例えば、Ｔａ、Ａｌなど）を用いて第２電極とする。このとき、電極と金属酸化物との界面は、第２電極側ではオーミック接合となり、第１電極側では非オーミック接合（ショットキー接合）となる。書き込み動作を行うときは第１電極側から正バイアスを印加し、消去動作を行うときは第２電極側から正バイアスを印加する。

ここで、可変抵抗素子の抵抗状態について、高抵抗状態から低抵抗状態（消去状態）へ書き換える動作を消去動作、低抵抗状態から高抵抗状態（書き込み状態）へ書き換える動作を書き込み動作とした。また、消去動作と書き込み動作を併せて、書き換え動作と称する。

上記金属酸化物可変抵抗素子は、書き込み或いは消去動作を行う際、可変抵抗素子に印加される電圧或いは電流を制御することにより、書き込み或いは消去動作後の可変抵抗素子の抵抗状態が二以上の異なる抵抗状態間で遷移し、可変抵抗素子が最も低抵抗の低抵抗状態（消去状態）と、当該低抵抗状態よりも抵抗値の大きな一以上の抵抗状態（書き込み状態）を持つことで、夫々の抵抗状態に異なる情報を割り当てることができ、各メモリセルの可変抵抗素子に対して夫々２値以上の情報を記憶できる。特に、複数の書き込み状態を持ち、３値以上を記憶することができる可変抵抗素子を用いることで多値の情報を記憶することが可能となる。

このとき、可変抵抗素子の抵抗状態の書き換えは、印加する電圧或いは電流を制御することで行うことができ、異なる情報を記憶する毎に、可変抵抗素子に印加する電圧パルスの回数や印加時間を調整する必要がないため、複雑なアルゴリズムを必要としない。

制御回路１０の具体的な構成例が図１の制御回路１０ａに示されている。制御回路１０ａは、外部入力されたコマンドを受け付けて各回路部を制御する命令制御部１１、外部入力されたアドレス信号を格納するバッファ１２、第１サブバンクＳＢ１または第２サブバンクＳＢ２から出力された出力データの出力制御を行う出力制御部１３、出力データ及び外部入力された外部入力データを格納するバッファ１４、バッファ１２に格納されたアドレス信号の内の行アドレスを格納する行アドレスバッファ１５、読み出し動作の制御を行う読み出し部１６、出力データと書き込みデータ（外部入力データの期待値）を比較する比較部１７、読み出し部１６からのアドレス信号ＡｄｄＣｒを格納するバッファ１８、書き込み動作、書き込みベリファイ動作、消去動作の制御を行う書き込み／消去部１９、動作切り替え制御部２０、及び、サブバンク制御部２１を備えて構成されている。

書き込み／消去部１９は、比較部１７から出力される信号Ｃｏｍｐが、書き込み動作が正常に終了しなかったことを示す場合に、書き込み動作が正常に終了しなかった書き込み対象セルＭのアドレス及び書き込みデータをサブバンク別に蓄積し、書き込み動作が正常に行われなかったことを示す信号ＷＥ、書き込み対象セルＭのアドレスを示す信号ＡｄｄＯＷ、及び、書き込みデータを示す信号ＤＡｔＯｗをサブバンク制御部２１に出力する。

サブバンク制御部２１は、第１サブバンクＳＢ１の第１列デコーダＤＣ１に対し、実行する動作が、書き込み動作、消去動作及び読み出し動作の何れであるかを示す信号ＲＷＡ、信号ＲＷＡが書き込み動作または消去動作であることを示す場合に、データの何ビット目が書き込み動作または消去動作を行うべきビットであるかを示す信号ＷＥＡ、列アドレスを示す信号ＡＤＡ、書き込みデータを示す信号ＤＷＡを出力し、第１列デコーダＤＣ１から読み出しデータを示す信号ＤＲＡを受け付けるように構成されている。

同様に、サブバンク制御部２１は、第２サブバンクＳＢ２の第２列デコーダＤＣ２に対し、実行する動作が書き込み動作、消去動作及び読み出し動作の何れであるかを示す信号ＲＷＢ、信号ＲＷＡが書き込み動作または消去動作であることを示す場合に、データの何ビット目が書き込み動作または消去動作を行うべきビットであるかを示す信号ＷＥＢ、列アドレスを示す信号ＡＤＢ、書き込みデータを示す信号ＤＷＢを出力し、第１列デコーダＤＣ１から読み出しデータを示す信号ＤＲＢを受け付けるように構成されている。

また、読み出し部１６は、書き込み動作において、書き込み対象のメモリセルの可変抵抗素子の抵抗特性が所望の抵抗分布範囲内にあるか否かを検証するための検証手段としての役割を有している。

次に、本実施形態におけるメモリセルの書き換え動作について説明する。尚、本実施形態では、低抵抗状態と高抵抗状態の２つの抵抗状態を有し、極性の異なる電圧パルスの印加により夫々の抵抗状態間を遷移する、２値のバイポーラ動作特性を有する可変抵抗素子について詳述する。

可変抵抗素子の一端を構成する下部電極としての窒化チタン（ＴｉＮ）上に酸化ハフニウム（ＨｆＯｘ）を３ｎｍ成膜し、その上に当該可変抵抗素子の他端となる上部電極としてタンタル（Ｔａ）を積層して作製した可変抵抗素子Ｒについて、消去動作と書き込み動作を交互に繰り返し行ったときの抵抗値の推移を図３に示す。

図３に示すように、可変抵抗素子Ｒは、上部電極に書き込み電圧パルスとして、例えば下部電極側を基準として１．６Ｖ、５０ｎｓｅｃの電圧パルスを印加すると、高抵抗の書き込み状態（抵抗値５ＭΩ）に遷移し、下部電極に消去電圧パルスとして、例えば上部電極側を基準として１．８Ｖ、５０ｎｓｅｃの電圧パルスを印加すると、低抵抗の消去状態（抵抗値２０ｋΩ）に遷移した。尚、抵抗値の読み出しは０．５Ｖの電圧を電極間に印加して行った。このように、消去電圧パルスと書き込み電圧パルスを交互に印加する場合は、可変抵抗素子は、各電圧パルスの印加によって消去状態（低抵抗状態）と書き込み状態（高抵抗状態）の間で相互に遷移し、良好なスイッチング特性を示す。

ところが、高抵抗の書き込み状態において、更に書き込み電圧パルスを連続して印加した場合の可変抵抗素子Ｒの抵抗値の推移を、プログラムオーバーライトの結果として図４に示す。図４に示すように、可変抵抗素子Ｒは、プログラムオーバーライトを繰り返すことで、書き込み動作後の抵抗値が徐々に低下していくため、４０回以上連続して書き込み動作を行うと、書き込み状態と低抵抗の消去状態とを区別して読み出すことが困難になる。

一方、低抵抗の消去状態において、更に消去電圧パルスを連続して印加した場合の可変抵抗素子Ｒの抵抗値の推移を、イレースオーバーライトの結果として図５に示す。図５に示すように、可変抵抗素子Ｒは、イレースオーバーライトを繰り返しても、消去動作後の抵抗値に変動はなくほぼ一定値をとり続けることが分かる。即ち、可変抵抗素子Ｒイレースオーバーライトに対して耐性があるといえる。

更に、書き込み状態の可変抵抗素子Ｒに連続して書き込み電圧パルスを印加し、プログラムオーバーライトを続けた後に、消去電圧パルスと書き込み電圧パルスを交互に繰り返し印加した場合の可変抵抗素子Ｒの抵抗値の推移を図６に示す。図６に示すように、書き込み状態の可変抵抗素子に更に書き込み動作を連続して行うと、徐々に抵抗値が抵抗していくだけでなく、その後に消去動作と書き込み動作を交互に行っても、正常であれば高抵抗になるべき抵抗値が上がりきらず、正常な書き換え動作を実行できない。

一方、消去状態の可変抵抗素子Ｒに連続して消去電圧パルスを印加し、イレースオーバーライトを続けた後に、書き込み電圧パルスと消去電圧パルスを交互に繰り返し印加した場合の可変抵抗素子Ｒの抵抗値の推移を図７に示す。図７に示されるように、消去状態の可変抵抗素子に更に消去動作を連続して行い、イレースオーバーライトを実行し続けても、その後の書き換え動作において正常に書き換え動作を実行することができる。

以上より、可変抵抗素子Ｒの書き換え動作（書き込み動作および消去動作）を行う際は、以下のように動作させれば、プログラムオーバーライトによる抵抗値の低下や書き換え動作不良の問題を回避することができる。図８に本発明における書き換え動作のフローチャートを示す。

（１）書き換え動作を行うときは、書き換え対象の可変抵抗素子の書き換え動作を行う直前の抵抗状態が書き込み状態であろうと消去状態であろうと、当該可変抵抗素子の抵抗状態に拘わらず、一度消去電圧パルスを印加し、消去状態に遷移させる（ステップ＃２０１）。
（２）その後、書き込み動作の場合には（ステップ＃２０２でＹＥＳ分枝）、書き込み電圧パルス（第１の書き込み電圧パルス）を印加して、書き込み対象の可変抵抗素子の抵抗状態を消去状態から書き込み状態に遷移させる（ステップ＃２０３）。

このとき、ステップ＃２０１において消去電圧パルスを印加する際は、書き換え対象の可変抵抗素子の全数に対して一括して消去電圧パルスを印加してもよいし、書き換え対象の可変抵抗素子を順次選択して個別に消去電圧パルスを印加してもよい。または、ワード線あるいはビット線毎に書き換え対象の可変抵抗素子を選択し、一括して消去電圧パルスを印加してもよい。

これにより、アレイ内のメモリセルをランダムに選択して消去動作を実行する際に、消去対象の可変抵抗素子が書き込み状態にあれば、消去電圧パルスの印加により、書き込み状態→消去状態となり正常に消去される。一方、消去対象の可変抵抗素子が消去状態にあった場合、消去電圧パルスの印加により、消去状態→消去状態となりイレースオーバーライトとなるが、図５で説明したように、イレースオーバーライトを繰り返しても抵抗値はほぼ変化しないため消去状態を維持することができる。また、図７で説明したように、その後の書き換え動作においても正常に書き換え動作を実行することができる。

一方、アレイ内のメモリセルをランダムに選択して書き込み動作を実行する際に、書き込み対象の可変抵抗素子が書き込み状態にあれば、一度消去電圧パルスを印加した後書き込み電圧パルスを印加することにより、書き込み状態→消去状態→書き込み状態となってプログラムオーバーライトとはならないため書き込み対象の可変抵抗素子の抵抗状態は書き込み状態で維持される。また、書き込み対象の可変抵抗素子が消去状態にあった場合、消去電圧パルスの印加により、一度消去電圧パルスを印加した後書き込み電圧パルスを印加することにより、消去状態→消去状態→書き込み状態となるが、イレースオーバーライトを繰り返しても抵抗値はほぼ変化せず、その後の書き込み電圧パルスの印加により正常に書き込みを行うことができるため、正常に書き込みがされる。

即ち、書き込み動作を行うときは、可変抵抗素子の抵抗状態に拘わらず一度消去電圧パルスを印加してから書き込み電圧パルスを印加することで、連続して書き換え電圧パルスを印加しても、オーバーライトが起こるのはイレースオーバーライトのみとなり、異常な抵抗値の劣化が起きることなくデータは保持される。

更に、書き込み電圧パルスの印加後、可変抵抗素子の書き込み後の抵抗特性が所望の抵抗分布範囲内にあるかを検証する書き込み検証動作を行う場合の書換え動作のフローチャートを図９に示す。図９では、書き込み検証動作において、書き込み後の抵抗特性が所望の抵抗分布範囲内にないと判断された場合には、再度、消去電圧パルスと第２の書き込み電圧パルスを印加して、プログラムオーバーライトを回避しつつ、抵抗特性が所望の抵抗分布範囲内に収まるように書き込みが制御される。

以下に、本実施形態における書き込み検証動作を伴う書き換え動作について、図９のフローチャートを参照して説明する。

先ず、上述の第１実施形態における消去動作および書き込み動作と同様、書き換え対象の可変抵抗素子に、当該可変抵抗素子の抵抗状態に拘わらず、消去電圧パルスを印加し（ステップ＃２０１）、その後、書き込み対象の可変抵抗素子に対して、書き込み電圧パルスを印加する（ステップ＃２０３）。このとき、書き換え対象の可変抵抗素子が複数ある場合は、書き換え対象の可変抵抗素子を全選択して一括して消去電圧パルスを印加してもよいし、書き換え対象の可変抵抗素子を順次選択して個別に消去電圧パルスを印加してもよい。または、ワード線あるいはビット線毎に書き換え対象の可変抵抗素子を選択し、一括して消去電圧パルスを印加してもよい。

その後、書き込み対象の全ての可変抵抗素子の抵抗値を読み出し（ステップ＃２０４）、書き込み状態の抵抗特性が所望の抵抗分布範囲内にあるか否かを判定する（ステップ＃２０５）。このとき、書き込み状態として複数の抵抗状態を持つ場合は、書き込み状態としては、ある所定の抵抗値以上、若しくはある抵抗値からある抵抗値までの所定の範囲内にあるかを判定基準として、抵抗特性が所望の抵抗分布範囲内であるか否かの判定を行う。

この判定において、抵抗特性が所望の抵抗分布範囲内にない書き込み対象の可変抵抗素子が存在した場合には（ステップ＃２０５でＮＯ分枝）、再度、書き込みを行い、抵抗特性が所望の抵抗分布範囲内に収まるように制御する。

このとき、書き込み状態の可変抵抗素子に再度、書き込み電圧パルスを印加すると、当該可変抵抗素子にとってはプログラムオーバーライトとなるため、正常な書き込み状態とならず、書き込み不良となる可能性がある。そこで、抵抗特性が所望の抵抗分布範囲内にない書き込み対象の可変抵抗素子に対して、消去電圧パルスを印加し（ステップ＃２０６）、可変抵抗素子を消去状態に遷移させてから、改めて第２の書き込み電圧パルスを印加する（ステップ＃２０７）。

そして、全ての書き込み対象の可変抵抗素子の抵抗特性が所望の抵抗分布範囲内に収まるまで、消去電圧パルスの印加と第２の書き込み電圧パルスの印加を繰り返す。

一回の書き込み電圧パルス印加で書き込み不良が発生し、書き込み状態へ遷移できなかった可変抵抗素子について、上記の方法で抵抗特性が書き込み状態における所望の抵抗分布範囲内（ここでは、１００ｋΩ以上）に収まるまで消去電圧パルスと第２の書き込み電圧パルスの印加を繰り返した時の抵抗値の推移を図１０に示す。図１０に示されるように、一回の書き込み動作で書き込み状態にすることができなくても、消去電圧パルスと第２の書き込み電圧パルスの印加を繰り返すことで、所望の抵抗分布範囲まで抵抗値を上昇させることができる。

更に、初回の書き込み電圧パルス印加後、抵抗特性が所望の抵抗分布範囲内にない書き込み対象の可変抵抗素子に第２の書き込み電圧パルスを繰り返し印加する場合、第２の書き込み電圧パルスの印加電圧の絶対値を、当該初回の書き込み電圧パルスの印加電圧の絶対値よりも小さく設定しておき、その後、第２の書き込み電圧パルスの印加を繰り返す毎に段階的に増加させることが好ましい。

可変抵抗素子の特性として図１７のような抵抗履歴曲線を持つため、可変抵抗素子に印加される書き込み電圧によって、書き込み後の抵抗値は大きく変化し、可変抵抗素子によっては僅かな印加電圧差が大きな電気抵抗の差となって現れる。図１７の抵抗履歴曲線は素子毎にばらつきを有しており、かつ、同じ書き込み電圧パルスを印加しても、アレイ内の可変抵抗素子の位置によって素子毎に実際に印加される電圧または電流に差が生じるため、同じ書き込み電圧パルスを印加しても、抵抗特性が所望の抵抗分布範囲に入らない可変抵抗素子が存在する可能性がある。

その場合、消去電圧パルスと書き込み電圧パルスの印加を繰り返しても、印加される書き込み電圧パルスの絶対値が全て同じである限り、当該可変抵抗素子の書き込み状態の抵抗特性を所望の抵抗分布範囲内に制御することは困難となる。

しかしながら、繰り返し印加される第２の書き込み電圧パルスの絶対値を、一回目の第２の書き込み電圧パルスの印加においては、初回の書き込み電圧パルスよりも小さく設定しておき、その後、２回目以降の第２の書き込み電圧パルスの印加において、段階的に増加させることで、素子毎の特性ばらつきを考慮しつつ、安定に書込みを制御することができる。

１．６Ｖの初回の書き込み電圧パルスの印加で書き込み不良が発生し、書き込み状態へ遷移できなかった可変抵抗素子について、第２の書き込みパルスの印加電圧の絶対値を１．０Ｖから０．１Ｖずつ段階的に増加させながら、消去電圧パルスと第２の書き込み電圧パルスの印加を繰り返した時の抵抗値の推移を図１１に示す。図１１に示されるように、一度の書き込み動作で書き込み状態にすることができなくても、消去電圧パルスと第２の書き込み電圧パルスの印加を、第２の書き込み電圧パルスの印加電圧を変えながら繰り返すことで、所望の抵抗分布範囲（ここでは、１００ｋΩ以上）まで、確実に抵抗値を上昇させることができる。

尚、図１１では第２の書き込み電圧パルスの印加電圧を段階的に増加させながら書き込みを行っているが、印加電流を段階的に増加させることによっても書き込みが可能である。書き込み電流を２００μＡに制限した状態で書き込み電圧パルスを印加したが、書き込み状態へ遷移できなかった可変抵抗素子について、第２の書き込みパルスの印加時における書き込み電流を５０μＡから段階的に増加させながら、消去電圧パルスと第２の書き込み電圧パルスの印加を繰り返した時の抵抗値の推移を図１２に示す。尚、図１１および図１２における第２書き込み電圧パルスの印加電圧や印加電流の値、及び抵抗値は本実施形態を説明するための一例であり、可変抵抗素子の特性を制限するものではない。

上述の書き換え動作では、書き換え対象の可変抵抗素子の抵抗状態に拘わらず、常に一度消去電圧パルスを印加するため、書き込み動作の場合において消去電圧パルスを印加する分の時間を要することになる。しかしながら、金属酸化物可変抵抗素子に代表される可変抵抗素子の消去動作に要する時間は、数１０ｎｓｅｃ以下と短いため、書き込み動作で数μｓｅｃ以上、消去動作では数ｍｓｅｃ以上時間を要するフラッシュメモリと比べると充分に短時間で行うことができる。このため、本発明装置は、消去動作を実行する際にも、バイト単位やブロック単位で行わなくても、ビット単位で消去動作を実行可能であり、フラッシュメモリと比べ、高速動作のみならずランダムアクセス性としても高い性能を備えている。

以下に、図９、並びに図１３と図１４を参照して、本発明装置１の処理動作について説明する。図１３と図１４は本発明装置１において上述の書き換え動作を行う場合のタイミングチャートである。図１３はクロックサイクルｔ１〜ｔ２３までの期間を、図１４はクロックサイクルｔ２０〜ｔ３８までの期間を示している。尚、各クロックサイクルｔ１〜ｔ３８は、夫々、クロックの立ち上がりタイミングで開始するものとし、各クロックサイクルｔｉ（ｉ＝１〜３８）の開始時刻を、夫々、時刻ｔｉと称する。

尚、本発明装置１は、本実施形態では、第１サブバンクＳＢ１内の消去動作または書き込み動作の対象のメモリセルに対する消去電圧パルスの印加と、第２サブバンクＳＢ２内の書き込み動作の対象のメモリセルに対する第１の書き込み電圧パルスの印加とを行う第１動作サイクル、及び、第１サブバンクＳＢ１内の書き込み動作の対象のメモリセルに対する第１の書き込み電圧パルスの印加と、第２サブバンクＳＢ２内の消去動作または書き込み動作の対象のメモリセルに対する消去電圧パルスの印加とを行う第２動作サイクルを、交互に実行可能に構成されている。更に、本発明装置１は、第１サブバンクＳＢ１内の消去動作、書き込み動作、又は、第２書き込み動作の対象のメモリセルに対する消去電圧パルスの印加と、第２サブバンクＳＢ２内の第２書き込み動作の対象のメモリセルに対する第２の書き込み電圧パルスの印加とを行う第３動作サイクル、及び、第１サブバンクＳＢ１内の第２書き込み動作の対象のメモリセルに対する第２の書き込み電圧パルスの印加と、第２サブバンクＳＢ２内の消去動作、書き込み動作、又は、第２書き込み動作の対象のメモリセルに対する消去電圧パルスの印加とを行う第４動作サイクルを、交互に実行可能に構成されている。

また、図１３では、バースト機能により、４つの書き込みデータを連続して書き込む（バースト長が４の）書き込み命令Ｗ_Ｂ４が入力された場合を示している。また、本実施形態では、説明のために、書き込みデータが１ビット構成である場合について説明する。より詳しくは、図１３では、バースト機能により、行アドレスＡ_Ｒ１、書き込みアドレス（列アドレス）Ａ_Ｃ１で示される第１サブバンクＳＢ１のメモリセルＭに対し書き換えデータＤ０〜Ｄ３を書き込む書き込み命令Ｗ_Ｂ４と、行アドレスＡ_Ｒ１、書き込みアドレスＡ_Ｃ２で示される第２サブバンクＳＢ２のメモリセルＭに対し書き書き換えデータＤ４〜Ｄ７を書き込む書き込み命令Ｗ_Ｂ４が連続して入力される場合を示している。尚、書き換えデータＤ１〜Ｄ３の列アドレスは、バースト機能により、自動的に、Ａ_Ｃ１＋１、Ａ_Ｃ１＋２、Ａ_Ｃ１＋３が設定され、書き換えデータＤ５〜Ｄ７の列アドレスは、バースト機能により、自動的に、Ａ_Ｃ２＋１、Ａ_Ｃ２＋２、Ａ_Ｃ２＋３が設定される。また、図１３では、書き換えデータＤ０〜Ｄ７が、クロック信号に同期して、各クロック信号の立ち上がりのタイミングで変化しないように、順次バッファ１４に入力される。

また、本実施形態において、上記書き換え動作は、外部から供給される外部クロック信号に基づいて書き換え動作が行われる場合を想定しているが、最初の書き込みコマンド入力後、制御回路１０が書き換え動作のためのクロック信号を生成するように構成してもよい。

尚、本実施形態では、説明のために、全ての行アドレスＡ_Ｒ１及び列アドレスＡ_Ｃ１〜Ａ_Ｃ１＋３、Ａ_Ｃ２〜Ａ_Ｃ２＋３で指定されるメモリセルに書き込み電圧パルスを印加し、書き込み状態“０”に書き込む場合について説明する。即ち、外部入力データＤ０〜Ｄ７が“００００００００”の場合を例として説明する。

図１３及び図１４において、信号ＲＷＡ、信号ＲＷＢの“Ｅ”は消去電圧パルスを印加する工程を、“Ｐ”は第１の書き込み電圧パルスを印加する工程を、“Ｖ”は書き込み電圧パルス印加後の書き込み検証工程を、“Ｐ_Ｒ”は書き込み検証結果が“Ｆａｉｌ”の場合に第２の書き込み電圧パルスを印加する工程を、夫々示している。

本実施形態の本発明装置１は、バースト機能による書き込みコマンドＷ_Ｂが入力され、行アドレスを示すアドレスＡ_Ｒ１がバッファ１２に入力されると、書き換え動作を開始する（時刻ｔ２、ステップ＃２００）。行アドレスバッファ１５は、バッファ１２に入力されたアドレスＡ_Ｒ１を行デコーダＤＲに出力する。続いて、バースト長を指定する最初の書き込みコマンドＷ_Ｂ４が命令制御部１１に入力され、バースト書き込みの先頭アドレス（列アドレス）がバッファ１２に、外部入力データがバッファ１４に夫々格納される。具体的には、図１３では、クロックサイクルｔ４の開始に伴い、書き込みコマンドＷ_Ｂ４が命令制御部１１に、書き込みアドレスＡ_Ｃ１がバッファ１２に、書き換えデータＤ０がバッファ１４に、夫々、クロックの立ち上がりエッジでフェッチされる。

本発明装置１のサブバンク制御部２１は、初期サイクル（図１３のクロックサイクルｔ７）において、第１サブバンクＳＢ１内の書き込みアドレスＡ_Ｃ１で指定されるメモリセルに対して消去電圧パルスを印加する（ステップ＃２０１）。具体的には、時刻ｔ７において、書き込みアドレスＡ_Ｃ１によって示される第１サブバンクＳＢ１の書き込み対象メモリセルＭのトランジスタＴをＯＮ状態にし、可変抵抗素子Ｒを消去状態に変化させる消去電圧パルスを印加する。

このとき、書き換えデータＤ０が“０”であるので（ステップ＃２０２でＹＥＳ分枝）、本発明装置１のサブバンク制御部２１は、次の最初の第２サイクル（第２動作サイクルに相当、図１３のクロックサイクルｔ８）において、第１サブバンクＳＢ１の書き込みアドレスＡ_Ｃ１によって示されるメモリセルＭに対し、第１の書き込み電圧パルスを印加する（ステップ＃２０３）。

尚、このとき、書き換えデータＤ０が“１”の場合には（ステップ＃２０２でＮＯ分枝）、本発明装置１のサブバンク制御部２１は、時間ｔ８〜時間ｔ９における第１の書き込み電圧パルスの印加は行わず、書き込みアドレスＡ_Ｃ１によって示されるメモリセルＭに対する消去動作を完了する。これは、書き込みアドレスＡ_Ｃ１＋１〜Ａ_Ｃ１＋３、Ａ_Ｃ２〜Ａ_Ｃ２＋３によって示されるメモリセルＭに対する書き換え動作についても同様であり、各書き込みアドレスに対応する書き換えデータＤ１〜Ｄ７が“１”の場合には、サブバンク制御部２１は、消去電圧パルス印加後の第１の書き込み電圧パルスの印加は行わず、当該書き込みアドレスによって示されるメモリセルＭに対する消去動作を完了する。

このとき、更に、クロックサイクルｔ８において並行して、本発明装置１のサブバンク制御部２１は、第２サブバンクＳＢ２内の書き込みアドレスＡ_Ｃ１＋１で指定されるメモリセルに対して消去電圧パルスを印加する（ステップ＃２０１）。

その後、次の第１サイクル（第１動作サイクルに相当、図１３のクロックサイクルｔ９）において、本発明装置１のサブバンク制御部２１は、第１サブバンクＳＢ１内の書き込みアドレスＡ_Ｃ１＋２で指定されるメモリセルに対して消去電圧パルスを印加する（ステップ＃２０１）。一方、並行して、第２サブバンクＳＢ２内の書き込みアドレスＡ_Ｃ１＋１で指定されるメモリセルに対して、書き換えデータＤ１に応じて、第１の書き込み電圧パルスを印加する（ステップ＃２０３）。

その後、次の第２サイクル（クロックサイクルｔ１０）において、本発明装置１のサブバンク制御部２１は、第１サブバンクＳＢ１内の書き込みアドレスＡ_Ｃ１＋２で指定されるメモリセルに対して、書き換えデータＤ２に応じて、第１の書き込み電圧パルスを印加する（ステップ＃２０３）。一方、並行して、第２サブバンクＳＢ２内の書き込みアドレスＡ_Ｃ１＋３で指定されるメモリセルに対して消去電圧パルスを印加する（ステップ＃２０１）。

その後、クロックサイクルｔ１１において、本発明装置１のサブバンク制御部２１は、第１サブバンクＳＢ１の書き込みアドレスＡ_Ｃ１で指定されるメモリセルに対して、書き込まれたメモリセルの抵抗特性が所望の抵抗分布範囲内にあるかを判定するため、書き込み検証動作を行う（ステップ＃２０４）。具体的には、書き込みアドレスＡ_Ｃ１によって示される第１サブバンクＳＢ１の書き込み対象セルＭを読み出し、読み出しデータＱ０をデータＤａｔＣとして出力する。一方、並行して、サブバンク制御部２１は、第２サブバンクＳＢ２内の書き込みアドレスＡ_Ｃ１＋３で指定されるメモリセルに対して、書き換えデータＤ３に応じて、第１の書き込み電圧パルスを印加する（ステップ＃２０３）。

同様に、クロックサイクルｔ１２において、サブバンク制御部２１は、第２サブバンクＳＢ２の書き込みアドレスＡ_Ｃ１＋１で指定されるメモリセルに対して書き込み検証動作を行い（ステップ＃２０４）、クロックサイクルｔ１３において、第１サブバンクＳＢ１の書き込みアドレスＡ_Ｃ１＋２で指定されるメモリセルに対して書き込み検証動作を行い、クロックサイクルｔ１４において、第２サブバンクＳＢ２の書き込みアドレスＡ_Ｃ１＋３で指定されるメモリセルに対して書き込み検証動作を行う。

このとき、本発明装置１の比較部１７は、直前のサイクルの書き込み検証動作で読み出したデータＤａｔＣの値と、信号ＤａｔＯの値（例えば、クロックサイクルｔ１１においてはデータＱ０とデータＤ０の値）を比較し、その結果を結果信号Ｃｏｍｐとして、書き込み／消去部１９に出力する。例えば、クロックサイクルｔ１２では、データＱ０とデータＤ０の値が合っていないことを示す“Ｅｒｒ０”が結果信号Ｃｏｍｐとして出力されている。

そして、本発明装置１の書き込み／消去部１９は、直前のサイクルにおいて比較部１７から出力された結果信号Ｃｏｍｐに基づいて、書き込み対象セルＭに対する書き込み動作が正常に行われた否かを判定し（ステップ＃２０５）、正常に終了しなかったと判定した場合は（ステップ＃２０５でＮＯ分枝）、サブバンク制御部２１に対し、書き込み動作が正常に終了しなかったことを示す信号ＷＥ、書き込み対象セルＭのアドレスを示す信号ＡｄｄＯｗ、書き換えデータを示す信号ＤａｔＯｗを出力する。具体的には、クロックサイクルｔ１３では、書き込み／消去部１９は、直前のサイクルにおいて比較部１７から出力された結果信号Ｃｏｍｐが“Ｅｒｒ０”となっているので、書き込み検証動作の結果がＦａｉｌであると判定し、サブバンク制御部２１に対し、信号ＷＥ、アドレスＡ_Ｃ１を示す信号ＡｄｄＯｗ、データＤ０を示す信号ＤａｔＯｗを出力する。

その後、クロックサイクルｔ１４において、サブバンク制御部２１は、直前のサイクルにおいて信号ＷＥが“Ｆａｉｌ”となったことを受け、再度書き込み動作を行うため、第１サブバンクＳＢ１内の書き込みアドレスＡ_Ｃ１で指定されるメモリセルに対して消去電圧パルスを印加する（ステップ＃２０６）。このとき、並行して、第２サブバンクＳＢ２の書き込みアドレスＡ_Ｃ１＋３で指定されるメモリセルに対する書き込み検証動作が行われている。

図１３に示す例では、書き込みアドレスＡ_Ｃ１〜Ａ_Ｃ１＋３で指定される全てのメモリセルに対し、書き込み動作に失敗したため、引き続き、消去電圧パルスを当該メモリセルに印加し（ステップ＃２０６）、第２の書き込み電圧パルスを当該メモリセルに印加する（ステップ＃２０７）。

先ず、最初の第４サイクル（第４動作サイクルに相当、図１３のクロックサイクルｔ１５）において、本発明装置１のサブバンク制御部２１は、第１サブバンクＳＢ１の書き込みアドレスＡ_Ｃ１によって示されるメモリセルＭに対し、書き換えデータＤ０に応じて、第２の書き込み電圧パルスを印加する（ステップ＃２０７）。一方、並行して、第２サブバンクＳＢ２内の書き込みアドレスＡ_Ｃ１＋１で指定されるメモリセルに対して、消去電圧パルスを印加する（ステップ＃２０６）。

その後、次の第３サイクル（第３動作サイクルに相当、図１３のクロックサイクルｔ１６）において、本発明装置１のサブバンク制御部２１は、第１サブバンクＳＢ１内の書き込みアドレスＡ_Ｃ１＋２で指定されるメモリセルに対して消去電圧パルスを印加する（ステップ＃２０６）。一方、並行して、第２サブバンクＳＢ２内の書き込みアドレスＡ_Ｃ１＋１で指定されるメモリセルに対して、書き換えデータＤ１に応じて、第２の書き込み電圧パルスを印加する（ステップ＃２０７）。

その後、次の第４サイクル（クロックサイクルｔ１７）において、本発明装置１のサブバンク制御部２１は、第１サブバンクＳＢ１内の書き込みアドレスＡ_Ｃ１＋２で指定されるメモリセルに対して、書き換えデータＤ２に応じて、第２の書き込み電圧パルスを印加する（ステップ＃２０７）。一方、並行して、第２サブバンクＳＢ２内の書き込みアドレスＡ_Ｃ１＋３で指定されるメモリセルに対して消去電圧パルスを印加する（ステップ＃２０６）。

その後、クロックサイクルｔ１８において、本発明装置１のサブバンク制御部２１は、第１サブバンクＳＢ１の書き込みアドレスＡ_Ｃ１で指定されるメモリセルに対して、書き込まれたメモリセルの抵抗特性が所望の抵抗分布範囲内にあるかを判定するため、書き込み検証動作を行う（ステップ＃２０５）。一方、並行して、サブバンク制御部２１は、第２サブバンクＳＢ２内の書き込みアドレスＡ_Ｃ１＋３で指定されるメモリセルに対して、書き換えデータＤ３に応じて、第２の書き込み電圧パルスを印加する（ステップ＃２０７）。

同様に、クロックサイクルｔ１９において、サブバンク制御部２１は、第２サブバンクＳＢ２の書き込みアドレスＡ_Ｃ１＋１で指定されるメモリセルに対して書き込み検証動作を行い（ステップ＃２０５）、クロックサイクルｔ２０において、第１サブバンクＳＢ１の書き込みアドレスＡ_Ｃ１＋２で指定されるメモリセルに対して書き込み検証動作を行い、クロックサイクルｔ２１において、第２サブバンクＳＢ２の書き込みアドレスＡ_Ｃ１＋３で指定されるメモリセルに対して書き込み検証動作を行う。

この結果、書き込みアドレスＡ_Ｃ１，Ａ_Ｃ１＋２により指定されるメモリセルの書き込みを正常に終了することができたが、残りのアドレスＡ_Ｃ１＋１，Ａ_Ｃ１＋３により指定されるメモリセルの書き込みに失敗したとする。このとき、クロックサイクルｔ１９において、データＱ０とデータＤ０の値が合っていることを示す“Ｐａｓｓ０”が、クロックサイクルｔ２１において、データＱ２とデータＤ２の値が合っていることを示す“Ｐａｓｓ２”が、結果信号Ｃｏｍｐとして出力される（ステップ＃２０５でＹＥＳ分枝）。一方、クロックサイクルｔ２０において、データＱ１とデータＤ１の値が合っていないことを示す“Ｅｒｒ１”が、クロックサイクルｔ２２において、データＱ３とデータＤ３の値が合っていないことを示す“Ｅｒｒ３”が、結果信号Ｃｏｍｐとして出力される（ステップ＃２０５でＮＯ分枝）。

これにより、書き込み／消去部１９は、クロックサイクルｔ２１において、書き込みアドレスＡ_Ｃ１＋１で指定されるメモリセルの書き込み検証動作の結果がＦａｉｌであると判定し、サブバンク制御部２１に対し、信号ＷＥ、アドレスＡ_Ｃ１＋１を示す信号ＡｄｄＯｗ、データＤ１を示す信号ＤａｔＯｗを出力する。同様に、書き込み／消去部１９は、図１４の時間ｔ２３〜ｔ２４において、書き込みアドレスＡ_Ｃ１＋３で指定されるメモリセルの書き込み検証動作の結果がＦａｉｌであると判定し、サブバンク制御部２１に対し、信号ＷＥ、アドレスＡ_Ｃ１＋３を示す信号ＡｄｄＯｗ、データＤ３を示す信号ＤａｔＯｗを出力する。

一方、クロックサイクルｔ２０、及び、クロックサイクルｔ２２では、直前のサイクルにおいて比較部１７から出力された結果信号ＣｏｍｐがＰａｓｓとなっているため、書き込みアドレスＡ_Ｃ１，Ａ_Ｃ１＋２によって示される書き込み対象セルＭに対する書き込み動作が正常に終了したと判定し、サブバンク制御部２１に対する信号ＷＥ等の出力は行われない。

クロックサイクルｔ２１において、サブバンク制御部２１は、第１サブバンクＳＢ１内の書き込みアドレスＡ_Ｃ２で指定されるメモリセルに対する書き換え動作を開始する。即ち、書き込みアドレスＡ_Ｃ２で指定されるメモリセルに、消去電圧パルスを印加する（ステップ＃２０１）。このとき、並行して、第２サブバンクＳＢ２の書き込みアドレスＡ_Ｃ１＋３で指定されるメモリセルに対する書き込み検証動作が行われている。

その後、クロックサイクルｔ２２（第４動作サイクルに相当）において、サブバンク制御部２１は、第１サブバンクＳＢ１の書き込みアドレスＡ_Ｃ２によって示されるメモリセルＭに対し、書き換えデータＤ４に応じて、第１の書き込み電圧パルスを印加する（ステップ＃２０２）。一方、並行して、サブバンク制御部２１は、第２サブバンクＳＢ２内の書き込みアドレスＡ_Ｃ１＋１で指定されるメモリセルに対して、消去電圧パルスを印加する（ステップ＃２０６）。

その後、クロックサイクルｔ２３（第３動作サイクルに相当）において、サブバンク制御部２１は、第１サブバンクＳＢ１の書き込みアドレスＡ_Ｃ２＋２によって示されるメモリセルＭに対し、消去電圧パルスを印加する（ステップ＃２０２）。一方、並行して、サブバンク制御部２１は、第２サブバンクＳＢ２内の書き込みアドレスＡ_Ｃ１＋１で指定されるメモリセルに対して、第２の書き込み電圧パルスを印加する（ステップ＃２０７）。

その後、クロックサイクルｔ２４（第２動作サイクルに相当）において、サブバンク制御部２１は、第１サブバンクＳＢ１の書き込みアドレスＡ_Ｃ２＋２によって示されるメモリセルＭに対し、書き換えデータＤ６に応じて、第１の書き込み電圧パルスを印加する（ステップ＃２０２）。一方、並行して、サブバンク制御部２１は、第２サブバンクＳＢ２内の書き込みアドレスＡ_Ｃ１＋３で指定されるメモリセルに対して、消去電圧パルスを印加する（ステップ＃２０６）。

その後、クロックサイクルｔ２５において、本発明装置１のサブバンク制御部２１は、第１サブバンクＳＢ１の書き込みアドレスＡ_Ｃ２で指定されるメモリセルに対して、書き込まれたメモリセルの抵抗特性が所望の抵抗分布範囲内にあるかを判定するため、書き込み検証動作を行う（ステップ＃２０５）。一方、並行して、サブバンク制御部２１は、第２サブバンクＳＢ２内の書き込みアドレスＡ_Ｃ１＋３で指定されるメモリセルに対して、書き換えデータＤ３に応じて、第２の書き込み電圧パルスを印加する（ステップ＃２０７）。

同様に、クロックサイクルｔ２６において、サブバンク制御部２１は、第２サブバンクＳＢ２の書き込みアドレスＡ_Ｃ１＋１で指定されるメモリセルに対して書き込み検証動作を行い（ステップ＃２０４）、クロックサイクルｔ２７において、第１サブバンクＳＢ１の書き込みアドレスＡ_Ｃ２＋２で指定されるメモリセルに対して書き込み検証動作を行い、クロックサイクルｔ２８において、第２サブバンクＳＢ２の書き込みアドレスＡ_Ｃ１＋３で指定されるメモリセルに対して書き込み検証動作を行う。この結果、書き込みアドレスＡ_Ｃ２，Ａ_Ｃ１＋１，Ａ_Ｃ１＋３により指定されるメモリセルの書き込みを正常に終了することができたが、アドレスＡ_Ｃ２＋２により指定されるメモリセルの書き込みに失敗したとする。

クロックサイクルｔ２８において、データＱ６とデータＤ６の値が合っていないことを示す“Ｅｒｒ６”が、結果信号Ｃｏｍｐとして出力されると（ステップ＃２０５でＮＯ分枝）、書き込み／消去部１９は、クロックサイクルｔ２９において、書き込みアドレスＡ_Ｃ２＋２で指定されるメモリセルの書き込み検証動作の結果がＦａｉｌであると判定し、サブバンク制御部２１に対し、信号ＷＥ、アドレスＡ_Ｃ２＋２を示す信号ＡｄｄＯｗ、データＤ６を示す信号ＤａｔＯｗを出力する。

クロックサイクルｔ２９において、サブバンク制御部２１は、第２サブバンクＳＢ２内の書き込みアドレスＡ_Ｃ２＋１で指定されるメモリセルに対する書き換え動作を開始する。即ち、書き込みアドレスＡ_Ｃ２＋１で指定されるメモリセルに、消去電圧パルスを印加する（ステップ＃２０１）。

その後、クロックサイクルｔ３０（第１動作サイクルに相当）において、サブバンク制御部２１は、第１サブバンクＳＢ１の書き込みアドレスＡ_Ｃ２＋２によって示されるメモリセルＭに対し、消去電圧パルスを印加する（ステップ＃２０６）。一方、並行して、サブバンク制御部２１は、第２サブバンクＳＢ２内の書き込みアドレスＡ_Ｃ２＋１で指定されるメモリセルに対して、書き換えデータＤ５に応じて、第１の書き込み電圧パルスを印加する（ステップ＃２０３）。

その後、クロックサイクルｔ３１（第４動作サイクルに相当）において、サブバンク制御部２１は、第１サブバンクＳＢ１の書き込みアドレスＡ_Ｃ２＋２によって示されるメモリセルＭに対し、書き換えデータＤ６に応じて、第２の書き込み電圧パルスを印加する（ステップ＃２０７）。一方、並行して、一方、並行して、サブバンク制御部２１は、第２サブバンクＳＢ２内の書き込みアドレスＡ_Ｃ２＋３で指定されるメモリセルに対して、消去電圧パルスを印加する（ステップ＃２０１）。

このように、書き込み電圧パルスが印加されるサブバンクと消去電圧パルスを印加されるサブバンクが交互に切り替わる構成とすることで、書き込み動作のレイテンシーを短縮することができる。

〈第２実施形態〉
上記第１実施形態とは異なる本発明装置１の書き込み動作処理方法を以下に示す。本実施形態では、制御回路１０の構成が第１実施形態と若干異なっており、ランダム書き換え処理が可能に構成された制御回路１０ｂを備える。

制御回路１０ｂは、第１実施形態における制御回路と同様、命令制御部１１、バッファ１２、出力制御部１３、バッファ１４、行アドレスバッファ１５、読み出し部１６、比較部１７、バッファ１８、書き込み／消去部１９、動作切り替え制御部２０、及び、サブバンク制御部２１を備えて構成されているが、外部入力されたアドレス信号として列アドレスと行アドレスを含む全アドレスを同時に受け取り、当該全アドレスで特定される任意のメモリセルＭをランダムに選択して、書き込み動作、消去動作、及び、第２書き込み動作を含む各動作の制御が可能に構成されている。

以下に、図９及び図１５を参照して、本発明装置１のランダム書き換え動作における処理について説明する。図１５は本発明装置１においてランダム書き換え動作を行う場合のタイミングチャートである。図１３、図１４と同様、各クロックサイクルｔ１〜ｔ２２は、夫々、クロックの立ち上がりタイミングで開始するものとし、各クロックサイクルｔｉ（ｉ＝１〜２２）の開始時刻を、夫々、時刻ｔｉと称する。

尚、本実施形態では、説明のため、４つの行アドレス及び列アドレスを含むアドレスＡ_１〜Ａ_４がランダムに選択され、当該各アドレスＡ_１〜Ａ_４に対し夫々外部入力データＤ０〜Ｄ３が入力される場合について説明する。更に、当該各アドレスＡ_１〜Ａ_４により指定されるメモリセルＭに書き込み電圧パルスを印加し、書き込み状態“０”に書き込む場合について説明する。即ち、外部入力データＤ０〜Ｄ３が“００００”の場合を例として説明する。更に、アドレスＡ_１とＡ₃が第１サブバンクＳＢ１に属し、アドレスＡ_２とＡ_４が第２サブバンクＳＢ２に属しているとする。

本実施形態の本発明装置１は、ランダム書き換えコマンドＷ_Ｒが命令制御部１１に入力され、アドレスＡ_１がバッファ１２に入力され、書き換えデータＤ０がバッファ１４に入力されると、書き換え動作を開始する（時刻ｔ２、ステップ＃２００）。行アドレスバッファ１５は、バッファ１２に入力されたアドレスＡ_１から行アドレスを取り出し、行デコーダＤＲに出力する。

尚、本実施形態では、行デコーダＤＲに接続する第１サブバンクＳＢ１に属するワード線と第２サブバンクＳＢ２に接続するワード線は独立であり、第１サブバンクＳＢ１に属するメモリセル及び第２サブバンクＳＢ２に属するメモリセルに対して、夫々独立に電圧を印加できる構成となっている。

そして、図１５のクロックサイクルｔ３において、本発明装置１のサブバンク制御部２１は、第１サブバンクＳＢ１内の書き込みアドレスＡ_１で指定されるメモリセルに対して消去電圧パルスを印加する（ステップ＃２０１）。より具体的には、時刻ｔ３において、書き込みアドレスＡ_１によって指定される第１サブバンクＳＢ１の書き込み対象メモリセルＭのトランジスタＴをＯＮ状態にした後、可変抵抗素子Ｒを消去状態に変化させる消去電圧パルスを印加する。

このとき、書き換えデータＤ０が“０”であるので（ステップ＃２０２でＹＥＳ分枝）、クロックサイクルｔ４において、本発明装置１のサブバンク制御部２１は、第１サブバンクＳＢ１内の書き込みアドレスＡ_Ｃ１によって指定されるメモリセルＭに対し、第１の書き込み電圧パルスを印加する（ステップ＃２０３）。

尚、このとき、書き換えデータＤ０が“１”の場合には（ステップ＃２０２でＮＯ分枝）、本発明装置１のサブバンク制御部２１は、クロックサイクルｔ４における第１の書き込み電圧パルスの印加は行わず、書き込みアドレスＡ_１によって示されるメモリセルＭに対する消去動作を完了する。これは、書き込みアドレスＡ_２〜Ａ_４によって示されるメモリセルＭに対する書き換え動作についても同様であり、各書き込みアドレスに対応する書き換えデータＤ１〜Ｄ３が“１”の場合には、サブバンク制御部２１は、消去電圧パルス印加後の第１の書き込み電圧パルスの印加は行わず、当該書き込みアドレスによって示されるメモリセルＭに対する消去動作を完了する。

一方、時刻ｔ３において、次のランダム書き換えコマンドＷ_Ｒが命令制御部１１に入力され、アドレスＡ_２がバッファ１２に入力され、書き換えデータＤ１がバッファ１４に入力される。これを受け、サブバンク制御部２１は、クロックサイクルｔ４において、第１サブバンクＳＢ１における第１の書き込み電圧パルスの印加と並行して、第２サブバンクＳＢ２内の書き込みアドレスＡ_２で指定されるメモリセルに対して消去電圧パルスを印加する（ステップ＃２０１）。

更に、時刻ｔ４において、次のランダム書き換えコマンドＷ_Ｒが命令制御部１１に入力され、アドレスＡ_３がバッファ１２に入力され、書き換えデータＤ２がバッファ１４に入力される。このとき、クロックサイクルｔ４で、第１サブバンクＳＢ１内の書き込みアドレスＡ_１で指定されるメモリセルに対する第１の書き込み電圧パルスの印加（ステップ＃２０３）は完了しているため、クロックサイクルｔ５において、サブバンク制御部２１は、第２サブバンクＳＢ２内の書き込みアドレスＡ_２で指定されるメモリセルに対する第１の書き込み電圧パルスの印加（ステップ＃２０３）と並行して、第２サブバンクＳＢ２内の書き込みアドレスＡ_３で指定されるメモリセルに対して、消去電圧パルスを印加する（ステップ＃２０１）。

更に、時刻ｔ５において、次のランダム書き換えコマンドＷ_Ｒが命令制御部１１に入力され、アドレスＡ_４がバッファ１２に入力され、書き換えデータＤ３がバッファ１４に入力される。このとき、クロックサイクルｔ５で、第２サブバンクＳＢ２内の書き込みアドレスＡ_２で指定されるメモリセルに対する第１の書き込み電圧パルスの印加（ステップ＃２０３）は完了しているため、クロックサイクルｔ６において、サブバンク制御部２１は、第１サブバンクＳＢ１内の書き込みアドレスＡ_３で指定されるメモリセルに対する第１の書き込み電圧パルスの印加（ステップ＃２０３）と並行して、第２サブバンクＳＢ２内の書き込みアドレスＡ_４で指定されるメモリセルに対して、消去電圧パルスを印加する（ステップ＃２０１）。

クロックサイクルｔ７以降の処理動作については、図１３及び図１４を参照して説明した、上述の第１実施形態の処理動作とほぼ同様であるので、説明を割愛する。

以下に、本発明装置１のランダム書き換え動作における別の処理動作について説明する。図１６は、上述したアドレスＡ_１〜Ａ_４のランダム書き換え動作において、アドレスＡ_１とＡ_４が第１サブバンクＳＢ１に属し、アドレスＡ_２とＡ_３が第２サブバンクＳＢ２に属している場合のタイミングチャートである。クロックサイクルｔ３までの動作については、図１５と同様となる。

図１６の時刻ｔ４において、ランダム書き換えコマンドＷ_Ｒが命令制御部１１に入力され、アドレスＡ_３がバッファ１２に入力され、書き換えデータＤ２がバッファ１４に入力される。しかし、アドレスＡ_３は第２サブバンクＳＢ２に属しており、クロックサイクルｔ５において、第２サブバンクＳＢ２内の書き込みアドレスＡ_２で指定されるメモリセルに対する第１の書き込み電圧パルスの印加を実行中であるため、サブバンク制御部２１は、当該第２サブバンクＳＢ２内のメモリセルに対する第１の書き込み電圧パルスの印加の完了を待って、第２サブバンクＳＢ２内の書き込みアドレスＡ_３で指定されるメモリセルに対する消去電圧パルスを印加する。即ち、クロックサイクルｔ６において、第２サブバンクＳＢ２内の書き込みアドレスＡ_３で指定されるメモリセルに対する消去電圧パルスを印加する。

更に、時刻ｔ５において、ランダム書き換えコマンドＷ_Ｒが命令制御部１１に入力され、アドレスＡ_４がバッファ１２に入力され、書き換えデータＤ３がバッファ１４に入力される。アドレスＡ_４は第１サブバンクＳＢ１に属しており、時刻ｔ６において、第１サブバンクＳＢ１内の書き込みアドレスＡ_１で指定されるメモリセルに対する第１の書き込み電圧パルスの印加は既に完了している。しかし、クロックサイクルｔ６において、第２サブバンクＳＢ２内の書き込みアドレスＡ_３で指定されるメモリセルに対する消去電圧パルスの印加を実行中であるため、サブバンク制御部２１は、クロックサイクルｔ５において、第１サブバンクＳＢ１内の書き込みアドレスＡ_１で指定されるメモリセルに対する書き込み検証動作を先に実行し、クロックサイクルｔ７において、当該第２サブバンクＳＢ２内のメモリセルに対する第１の書き込み電圧パルスの印加と並行するように、第１サブバンクＳＢ１内の書き込みアドレスＡ_４で指定されるメモリセルに、消去電圧パルスを印加する。

他の処理動作については、図１３〜図１５における処理動作とほぼ同様であるので、説明を割愛する。

本実施形態においても、ランダム書き換え動作において、書き込み電圧パルスが印加されるサブバンクと消去電圧パルスを印加されるサブバンクが交互に切り替わる構成とすることで、書き込み動作のレイテンシーを短縮することができる。

尚、上述の実施形態は本発明の好適な実施形態の一例である。本発明の実施形態はこれに限定されるものではなく、本発明の要旨を逸脱しない範囲内において種々の変形実施が可能である。

以下に、別実施形態について説明する。

〈１〉上記実施形態では、メモリセルアレイが２つのサブバンクからなる場合について説明したが、本発明はこれに限られるものではない。メモリセルアレイは、更に多くのサブバンクを備えていても良い。

〈２〉上記実施形態では、図２のメモリセルアレイ内のメモリセルの書き換えを行う場合を例として詳細に説明したが、本発明はメモリセルアレイの構成により制限されるものではなく、金属酸化物で構成される可変抵抗素子をメモリセルに備え、所望のメモリセル数を有する任意のメモリアレイに適用可能である。

〈３〉図３では低抵抗状態及び高抵抗状態の抵抗特性として具体的値を示しているが、これは本実施形態での可変抵抗素子の抵抗値例であり、可変抵抗素子の特性を限定するものではない。２状態以上の複数の異なる電気抵抗状態をもつ素子であれば本発明は適用可能である。また、書き込み動作及び消去動作に用いた読み出し電圧や、書き換え電圧パルスの電圧値は本発明を説明するための具体例であり、可変抵抗素子の特性を限定するものではない。さらに、本実施例では書き込み動作を行う際に上部電極から電圧パルスを印加し下部電極を基準電圧にし、また消去動作を行う際に下部電極から電圧パルスを印加し上部電極を基準電圧として書き換え動作を行っているが、これは可変抵抗素子の特性を限定するものではなく、可変抵抗素子に用いる材料によっては書き込み動作及び読み出し動作時に電圧パルスを印加する電極と基準電圧を印加する電極が逆になっても構わない。

〈４〉上記実施形態では、一般にバイポーラ動作と呼ばれる、書き込み電圧パルスと消去特性電圧パルスが夫々逆極性の電圧パルスを可変抵抗素子に印加することで、当該素子の抵抗値を増加（高抵抗状態）あるいは減少（低抵抗状態）させる駆動方法を挙げたが、本発明は当該バイポーラ動作に限られるものではない。ユニポーラ動作と呼ばれる、同一極性の書き込み電圧パルスと消去電圧パルスを可変抵抗素子に印加して当該素子の抵抗値を増加（高抵抗状態）あるいは減少（低抵抗状態）させる駆動方法であっても、書き込み電圧パルスと消去電圧パルスの何れかの書き換え電圧パルス印加に対してオーバーライト耐性を有する素子であれば、本発明を適用することができる。その場合、電流制御素子としてダイオードを用いてもかまわない。このとき、ダイオードのアノード或いはカソードの何れか一方が可変抵抗素子の一端と接続し、何れか他方がワード線と接続し、ダイオードと接続しない可変抵抗素子の他端がビット線と接続する。ワード線とビット線の関係は逆でもよい。

〈５〉また、上記実施形態では、抵抗状態として低抵抗状態と高抵抗状態の２状態を持つ、２値の可変抵抗素子について詳述したが、本発明は２値の可変抵抗素子に限定されるものではない。３状態以上の抵抗状態を保持できる可変抵抗素子についても適用可能である。その場合、３状態以上の抵抗状態のうち、最も低い抵抗状態を消去状態、他の残りの状態を書き込み状態とする。書き込み動作においては、消去電圧パルスを印加後、抵抗特性が所望の抵抗状態の抵抗分布範囲に入るように制御した書き込み電圧パルスを印加する。その後、上述の第２実施形態に示されるように、書き込み対象の可変抵抗素子の抵抗特性が、所望の抵抗状態の抵抗分布範囲に入るまで、消去電圧パルスの印加と第２書き込み電圧パルスの印加を繰り返す。図１０または図１１に示されるように、第２書き込み電圧パルスの印加電圧または印加電流を段階的に増加させていくと可変抵抗素子の抵抗値は徐々に大きくなっていくため、所望の抵抗分布範囲に入ったときに書き込み動作を終えることで、任意の書き込み状態へ書込みを行うことができる。

〈６〉上記実施形態では、制御回路１０が、図１３〜図１６に示すタイミングチャートに従ってサブバンク毎に書き換え処理を制御する場合を詳細に説明したが、本発明はこれに限られるものではなく、制御回路の構成が異なる場合であっても、当該制御回路の構成に応じた動作タイミングで本発明を適用することが可能である。

〈７〉上記実施形態では、可変抵抗体として酸化ハフニウムを用いた可変抵抗素子の場合を例として説明したが、本発明はこれに限られるものではない。金属酸化物可変抵抗素子の特性として当該金属酸化物が絶縁膜となっている状態が高抵抗状態であり、絶縁膜に電圧を印加し続けることで絶縁破壊が起きる。これは素子によって印加時間や電圧特性は異なるが、絶縁膜に電圧を印加し続ける以上、いずれ起きる現象である。このため、書き込み動作等において、高抵抗状態の素子にさらに高抵抗にさせるような電圧を印加し続ける（オーバーライトする）といずれ絶縁破壊が起き、低抵抗化する。このような特性を持つ材料であれば本発明の書き込み方式が有効である。従って、本発明において可変抵抗体として利用可能な金属酸化物はＨｆの酸化物に限られるものではなく、例えば、Ｈｆの酸窒化物、又は、Ａｌ、Ｎｉ、Ｃｏ、Ｔａ、Ｚｒ、Ｗ、Ｔｉ、Ｃｕ、Ｖ、Ｚｎ、Ｎｂの少なくともいずれか一つの金属の酸化物もしくは酸窒化物であれば本発明は適用できる。更にいえば、可変抵抗素子の各抵抗状態のうち、抵抗値の最も高い高抵抗状態と抵抗値の最も低い低抵抗状態の何れかが、上述のオーバーライト耐性を有する素子であれば、当該オーバーライト耐性を有する側の抵抗状態を消去状態として本発明を適用することができる。

本発明は、半導体記憶装置に利用可能であり、特に電気的ストレスの印加によって抵抗状態が遷移し、当該遷移後の抵抗状態を情報の記憶に用いる可変抵抗素子を備えてなる不揮発性の半導体記憶装置に利用可能である。

１ 本発明に係る半導体記憶装置
１０ 制御回路
１１ 命令制御部
１２ バッファ
１３ 出力制御部
１４ バッファ
１５ 行アドレスバッファ
１６ 読み出し部
１７ 比較部
１８ バッファ
１９ 書き込み／消去部
２０ 動作切り替え制御部
２１ サブバンク制御部
１００： メモリセルアレイ
ＢＬ１１〜ＢＬ１ｎ，ＢＬ２１〜ＢＬ２ｎ： ビット線
ＤＣ１： 第１列デコーダ
ＤＣ２： 第２列デコーダ
ＤＲ： 行デコーダ
Ｍ： メモリセル
Ｒ： 可変抵抗素子
ＳＢ１： 第１サブバンク
ＳＢ２： 第２サブバンク
ＳＬ１，ＳＬ２： ソース線
Ｔ： トランジスタ（電流制限素子）
ＷＬ１〜ＷＬｍ： ワード線

Claims (14)

1. 可変抵抗体の両端に電極を担持し、当該両端の間に電気的ストレスを与えることにより、当該両端間の抵抗特性で規定される抵抗状態が二以上の異なる抵抗状態間で遷移し、当該遷移後の一の抵抗状態を情報の記憶に用いる可変抵抗素子を有するメモリセルを、行方向及び列方向に夫々複数配列してなるメモリセルアレイを有する半導体記憶装置であって、
   前記メモリセルアレイは、複数のサブバンクに分割され、
   前記サブバンクの夫々は、
   同一行の前記メモリセル同士を接続する共通のワード線、及び、同一列の前記メモリセル同士を接続する共通のビット線と、
   前記サブバンクの前記ワード線に電圧を印加する行デコーダと、
   前記サブバンクの前記ビット線に電圧を印加する列デコーダと、を備え、
   前記メモリセルアレイ内の複数の選択された前記メモリセルの書き換えにおいて、
   前記選択されたメモリセルの前記可変抵抗素子の前記抵抗状態に拘わらず、前記メモリセルの前記可変抵抗素子の前記抵抗状態を抵抗値の最も低い消去状態に遷移させるための消去電圧パルスを前記選択されたメモリセルに印加する消去動作、又は、
   前記選択されたメモリセルの前記可変抵抗素子の抵抗状態に拘わらず、前記消去電圧パルスを前記選択されたメモリセルに印加し、前記メモリセルの前記可変抵抗素子の前記抵抗状態を前記消去状態から所定の前記抵抗状態に遷移させるための第１の書き込み電圧パルスを前記選択されたメモリセルに印加する書き込み動作の何れかを、前記選択された前記メモリセルの夫々に対して実行し、
   前記複数の選択された前記メモリセルのうち、当該メモリセルの属する前記サブバンクが互いに異なる２つの前記メモリセルに対して、一方の前記メモリセルに対する前記書き込み動作における前記第１の書き込み電圧パルスの印加と、他方の前記メモリセルに対する前記消去動作または前記書き込み動作における前記消去電圧パルスの印加を、同一の動作サイクルで実行するように制御する制御回路を備えることを特徴とする半導体記憶装置。
2. 前記消去動作または前記書き込み動作の実行前に、前記選択されたメモリセルの前記可変抵抗素子の前記抵抗状態を読み出す初期検証動作が行われないことを特徴とする請求項１に記載の半導体記憶装置。
3. 前記制御回路は、
   前記第１の書き込み電圧パルスを印加後、書き込み対象として選択された前記メモリセルの前記可変抵抗素子の抵抗特性が前記所定の抵抗状態の抵抗分布範囲内にあるか否かを検証する検証動作を実行し、
   前記検証動作において、前記選択されたメモリセルの前記可変抵抗素子の抵抗特性が前記所定の抵抗状態の抵抗分布範囲外にある前記メモリセルが検出された場合、
   当該抵抗分布範囲外のメモリセルの前記可変抵抗素子の前記抵抗状態に拘わらず、前記消去電圧パルスを当該メモリセルに印加し、当該抵抗分布範囲外のメモリセルの前記可変抵抗素子の前記抵抗状態を前記消去状態から前記所定の抵抗状態に遷移させるための第２の書き込み電圧パルスを当該メモリセルに印加する第２書き込み動作を、
   当該抵抗分布範囲外のメモリセルの前記可変抵抗素子の抵抗特性が前記所定の抵抗状態の抵抗分布範囲内になるまで繰り返し実行することを特徴とする請求項１または２に記載の半導体記憶装置。
4. 前記第２書き込み動作が複数回繰り返される場合、
   初回の前記第２書き込み動作において、
   前記第２の書き込み電圧パルスは、前記第１の書き込み電圧パルスよりも電圧振幅の絶対値が小さいか、又は、前記第１の書き込み電圧パルス印加時よりもパルス印加時に前記可変抵抗素子に流れる電流量が小さくなるように設定され、
   ２回目以降の前記第２書き込み動作において、前記制御回路は、
   前記第２の書き込み電圧パルスの電圧振幅の絶対値、又は、前記第２の書き込みパルス印加時に前記可変抵抗素子に流れる電流量を、前記第２書き込み動作の実行回数を重ねる毎に段階的に大きくしていくことを特徴とする請求項３に記載の半導体記憶装置。
5. 前記メモリセルアレイが、第１サブバンク及び第２サブバンクからなる前記サブバンクの一または複数の対を備えて構成され、
   前記メモリセルアレイ内の複数の選択された前記メモリセルの書き換えにおいて、
   前記制御回路は、
   前記第１サブバンク内の前記消去動作または前記書き込み動作の対象として選択された前記メモリセルに前記消去電圧パルスを印加し、前記第２サブバンク内の前記書き込み動作の対象として選択された前記メモリセルに前記第１の書き込み電圧パルスを印加する第１動作サイクルと、
   前記第１サブバンク内の前記書き込み動作の対象として選択された前記メモリセルに前記第１の書き込み電圧パルスを印加し、前記第２サブバンク内の前記消去動作または前記書き込み動作の対象として選択された前記メモリセルに前記消去電圧パルスを印加する第２動作サイクルと、を実行可能に構成されていることを特徴とする請求項１〜４の何れか一項に記載の半導体記憶装置。
6. 前記サブバンク対の前記第１サブバンクと前記第２サブバンクの間で、前記行デコーダが共用され、
   前記行デコーダは、前記第１サブバンク及び前記第２サブバンク夫々の対応する前記ワード線に同時に電圧を印加し、
   前記サブアレイ対内の、前記１サブバンクと前記第２サブバンクで共通の前記ワード線、前記第１サブバンクの前記ビット線、及び、前記第２サブバンクの前記ビット線により選択される複数の前記メモリセルの書き換えにおいて、
   前記制御回路は、
   前記第１動作サイクルと前記第２動作サイクルとを交互に実行可能に構成されていることを特徴とする請求項５に記載の半導体記憶装置。
7. 前記第１動作サイクルと前記第２動作サイクルが、外部クロックに同期して実行されることを特徴とする請求項５または６に記載の半導体記憶装置。
8. 前記メモリセルアレイ内の複数の選択された前記メモリセルの書き換えにおいて、
   前記制御回路は、
   前記複数の選択された前記メモリセルのうち、当該メモリセルの属する前記サブバンクが互いに異なる２つの前記メモリセルに対して、一方の前記メモリセルに対する前記第２書き込み動作における前記第２の書き込み電圧パルスの印加と、他方の前記メモリセルに対する前記消去動作、前記書き込み動作、又は前記第２書き込み動作における前記消去電圧パルスの印加を、同一の動作サイクルで実行することを特徴とする請求項３または４に記載の半導体記憶装置。
9. 前記メモリセルアレイが、第１サブバンク及び第２サブバンクからなる前記サブバンクの対を備えて構成され、
   前記メモリセルアレイ内の複数の選択された前記メモリセルの書き換えにおいて、
   前記制御回路は、
   前記第１サブバンク内の前記消去動作、前記書き込み動作、又は前記第２書き込み動作の対象として選択された前記メモリセルに前記消去電圧パルスを印加し、前記第２サブバンク内の前記第２書き込み動作の対象として選択された前記メモリセルに前記第２の書き込み電圧パルスを印加する第３動作サイクルと、
   前記第１サブバンク内の前記第２書き込み動作の対象として選択された前記メモリセルに前記第２の書き込み電圧パルスを印加し、前記第２サブバンク内の前記消去動作、前記書き込み動作、または前記第２書き込み動作の対象として選択された前記メモリセルに前記消去電圧パルスを印加する第４動作サイクルと、を実行可能に構成されていることを特徴とする請求項８に記載の半導体記憶装置。
10. 前記サブバンク対の前記第１サブバンクと前記第２サブバンクの間で、前記行デコーダが共用され、
    前記行デコーダは、前記第１サブバンク及び前記第２サブバンク夫々の対応する前記ワード線に同時に電圧を印加し、
    前記サブアレイ対内の、前記１サブバンクと前記第２サブバンクで共通の前記ワード線、前記第１サブバンクの前記ビット線、及び、前記第２サブバンクの前記ビット線により選択される複数の前記メモリセルの書き換えにおいて、
    前記制御回路は、
    前記第３動作サイクルと前記第４動作サイクルとを交互に実行可能に構成されていることを特徴とする請求項９に記載の半導体記憶装置。
11. 前記第３動作サイクルと前記第４動作サイクルが、外部クロックに同期して実行されることを特徴とする請求項９または１０に記載の半導体記憶装置。
12. 前記メモリセル毎に、前記可変抵抗素子の前記可変抵抗体の一端の電極と接続する電流制御素子を備え、
    前記電流制御素子は、ソース或いはドレインの何れか一方が前記可変抵抗体の一端の電極と接続するトランジスタであることを特徴とする請求項１〜１１の何れか一項に記載の半導体記憶装置。
13. 前記メモリセル毎に、前記可変抵抗素子の前記可変抵抗体の一端の電極と接続する電流制御素子を備え、
    前記電流制御素子は、アノード或いはカソードの何れか一方が前記可変抵抗体の一端の電極と接続するダイオード素子であることを特徴とする請求項１〜１１の何れか一項に記載の半導体記憶装置。
14. 前記可変抵抗体が、Ａｌ、Ｈｆ、Ｎｉ、Ｃｏ、Ｔａ、Ｚｒ、Ｗ、Ｔｉ、Ｃｕ、Ｖ、Ｚｎ、Ｎｂの少なくとも何れかの金属の酸化物もしくは酸窒化物を含んでなることを特徴とする請求項１〜１３の何れか一項に記載の半導体記憶装置。

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