JP2012015192A - 半導体パッケージ及びその製造方法 - Google Patents

半導体パッケージ及びその製造方法 Download PDF

Info

Publication number
JP2012015192A
JP2012015192A JP2010147951A JP2010147951A JP2012015192A JP 2012015192 A JP2012015192 A JP 2012015192A JP 2010147951 A JP2010147951 A JP 2010147951A JP 2010147951 A JP2010147951 A JP 2010147951A JP 2012015192 A JP2012015192 A JP 2012015192A
Authority
JP
Japan
Prior art keywords
upper substrate
semiconductor package
semiconductor element
hole
heat sink
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2010147951A
Other languages
English (en)
Other versions
JP5437179B2 (ja
JP2012015192A5 (ja
Inventor
Nobuyuki Kurashima
信幸 倉嶋
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Shinko Electric Industries Co Ltd
Original Assignee
Shinko Electric Industries Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Shinko Electric Industries Co Ltd filed Critical Shinko Electric Industries Co Ltd
Priority to JP2010147951A priority Critical patent/JP5437179B2/ja
Publication of JP2012015192A publication Critical patent/JP2012015192A/ja
Publication of JP2012015192A5 publication Critical patent/JP2012015192A5/ja
Application granted granted Critical
Publication of JP5437179B2 publication Critical patent/JP5437179B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/15Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161Disposition
    • H01L2224/16151Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321Disposition
    • H01L2224/32151Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732Location after the connecting process
    • H01L2224/73201Location after the connecting process on the same surface
    • H01L2224/73203Bump and layer connectors
    • H01L2224/73204Bump and layer connectors the bump connector being embedded into the layer connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151Die mounting substrate
    • H01L2924/153Connection portion
    • H01L2924/1531Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151Die mounting substrate
    • H01L2924/153Connection portion
    • H01L2924/1532Connection portion the connection portion being formed on the die mounting surface of the substrate
    • H01L2924/1533Connection portion the connection portion being formed on the die mounting surface of the substrate the connection portion being formed both on the die mounting surface of the substrate and outside the die mounting surface of the substrate
    • H01L2924/15331Connection portion the connection portion being formed on the die mounting surface of the substrate the connection portion being formed both on the die mounting surface of the substrate and outside the die mounting surface of the substrate being a ball array, e.g. BGA
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/191Disposition
    • H01L2924/19101Disposition of discrete passive components
    • H01L2924/19105Disposition of discrete passive components in a side-by-side arrangement on a common die mounting substrate

Landscapes

  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)
  • Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)

Abstract

【課題】半導体素子を樹脂モールドした後に基板の加工を行なうことなく放熱部材を半導体素子の近傍に配置することのできる半導体パッケージ及びその製造方法を提供することを課題とする。
【解決手段】半導体素子14が搭載された下基板12の上に、スペーサ部材18を介した上基板20を接続する。上基板20の裏面からは、放熱部材24の底面24bを含む部分が突出している。上基板20と下基板1との間の空間にモールド樹脂22を充填して、半導体素子14を樹脂モールドする。放熱部材24の底面24bは、モールド樹脂22に密着している。
【選択図】図1

Description

本発明は、上下基板の間に半導体素子を配置して形成した半導体パッケージ及びその製造方法に関する。
上下基板の間に半導体素子を配置し、半導体素子の周囲にモールド樹脂を充填して形成した半導体パッケージが提案されている。上下基板の間隔を維持するためにスペーサ部材を介して下基板に上基板が固定され、その間にモールド樹脂が充填される。外部接続端子は下基板の裏面に設けられ、上基板上には電子部品等を搭載することができる。
以上のような構造の半導体パッケージでは、半導体素子が上下基板及び樹脂モールドにより包囲されるので、半導体素子内で発生した熱が半導体パッケージ内にこもってしまい、半導体パッケージの内部温度が高くなる。
そこで、半導体素子が配置された位置における上基板を表面側から加工して凹部を形成し、当該凹部内に放熱部材を配置することが提案されている(例えば、特許文献1参照。)。凹部を半導体素子の近傍まで達する深さに形成することで、半導体素子で発生した熱を、凹部内の放熱部材を介して半導体パッケージの外部に効率的に放出することができる。
特開2009−110979号公報
上述の特許文献1における提案では、上基板を表面側から加工して凹部を形成する工程が必要であり、半導体素子を樹脂モールドした後の工程数が増えてしまう。また、凹部の底面が半導体素子になるべく近くなるように凹部を加工することが好ましいが、凹部の加工時に半導体素子を損傷するおそれがある。このため、半導体素子と凹部の底面との間の距離にある程度余裕を持たせておく必要があり、その間に存在するモールド樹脂の分、放熱効率が低下してしまう。さらに、すでに半導体素子が内蔵されているほぼ完成した基板組立体に凹部を形成するための機械加工を施すことは、機械加工時に仕損じが発生した場合には高価な半導体素子までも廃棄しなければならないという問題もある。
そこで、半導体素子を樹脂モールドした後に基板の加工を行なうことなく放熱部材を半導体素子の近傍に配置することのできる半導体パッケージ及びその製造方法の開発が要望されている。
本発明の一実施形態によれば、スペーサ部材を介し接続された上基板及び下基板と、該上基板と該下基板の間に配置され、前記下基板に実装された半導体素子と、上面が前記上基板の表面で露出し底面が前記半導体素子に対向するように、前記上基板に取り付けられた放熱部材と、前記上基板と前記下基板との間の空間に充填された樹脂とを有し、前記放熱部材の底面は、前記樹脂に密着している半導体パッケージが提供される。
また、上基板に貫通孔を形成し、底面が前記上基板の裏面に露出するように該貫通孔に放熱部材を嵌合し、該放熱部材の前記底面が下基板に搭載された半導体素子に対向するように、前記上基板を前記下基板に対して接続し、前記上基板と前記下基板との間の空間に樹脂を充填して、前記半導体素子と前記放熱部材とを樹脂モールドする半導体パッケージの製造方法が提供される。
放熱部材の底面を半導体素子に近接した位置に配置することができるので、半導体装置からの熱を効率的に放熱部材に伝達することができ、放熱効率を高めることができる。
本発明の一実施形態による半導体パッケージの断面図である。 図1に示す半導体パッケージの平面図である。 ヒートシンクの底面と半導体素子との間の間隙を、フィラーが通過できるような寸法とした半導体パッケージの断面図である。 ヒートシンクが取り付けられた上基板を準備する工程を示す図である。 上基板を下基板に接続して固定する工程を示す図である。 半導体素子の背面に保護テープを貼り付けて形成した半導体パッケージの断面図である。 上基板に半導体素子や受動素子等の電子部品を搭載した状態の半導体パッケージを示す図である。 ヒートシンクの表面を覆わない位置に半導体素子が搭載された半導体パッケージを示す図である。 ヒートスプレッダが設けられた半導体パッケージを示す図である。
本発明の実施形態について図面を参照しながら説明する。
図1は本発明の一実施形態による半導体パッケージの断面図である。図2は図1に示す半導体パッケージの平面図である。
図1に示す半導体パッケージ10は、下基板12と、下基板12に実装された半導体素子14とを含む。半導体素子14は下基板12の実装面にフリップチップ実装され、半導体素子14と下基板12との間にはアンダーフィル材14aが充填されている。下基板12はガラスエポキシ等により形成された多層基板であり、実装面の反対側の裏面に外部接続パッド12aが形成されている。外部接続パッド12aは下基板12内の配線(図示せず)により半導体素子14の電極端子が接合された電極接続パッド12bに電気的に接続されている。外部接続パッド12aには、後述のように外部接続端子としてはんだボールが設けられる。
下基板12には、スペーサ部材である銅コアボール18を介して上基板20が接続される。上基板20も下基板12と同様に例えばガラスエポキシ等により形成された多層基板であり、上基板20の表面には部品接続パッド20aが形成される。部品接続パッド20aは後述のように半導体素子や受動素子等の電子部品を上基板20に搭載するために用いられる電極パッドである。
下基板12の実装面に接合パッド12cが形成され、これに対応した位置で上基板20の裏面に接合パッド20bが形成される。下基板12の実装面に形成された接合パッド12cと上基板20の裏面に形成された接合パッド20bとは、銅コアボール18の外周に設けられたはんだ18aにより接合される。そして、上基板20と下基板12との間にモールド樹脂22が充填され、上基板20は下基板12に対して固定される。上基板20と下基板12との間の距離は銅コアボール18により維持されている。
以上のような構成の半導体パッケージ10では、半導体素子14の上下は伝熱性の良くない上基板20及び下基板12により覆われ、半導体素子14の周囲空間には伝熱性の良くないモールド樹脂22が充填されている。したがって、半導体素子14が発生した熱を効率的に外部に放出する手段を講じることが望ましい。
そこで、本実施形態では、上基板20に放熱部材の一例としてのヒートシンク24が取り付けられる。ヒートシンク24は伝熱性が高いアルミ合金や銅合金等の金属で形成される。ヒートシンク24の上面24aは上基板20の表面に露出し、ヒートシンク24の下部はモールド樹脂22内に突出し、その底面24bは半導体素子14に近接している。したがって、半導体素子14で発生した熱は、ヒートシンク24の底面24bからヒートシンク24内に入り、ヒートシンク24内を伝わって、上面24aから外部に放出される。
ヒートシンク24の底面24bをなるべく半導体素子14に近づけたほうが放熱効率を高くできるが、あまり近づけ過ぎると半導体素子14に当接して半導体素子14を損傷するおそれがある。また、後述のようにモールド樹脂22を形成する樹脂材を充填する際に、ヒートシンク24の底面24bと半導体素子14との間にある程度の間隙がないとモールド樹脂22を全体に充填することができない。すなわち、ヒートシンク24の底面24bと半導体素子14との間に、モールド樹脂22を形成する樹脂材が流れることのできる間隙を設けておくことが好ましい。そのため、ヒートシンク24の底面24bと半導体素子14との間に樹脂材が通過できる程度の間隙が形成されるように、上基板20からのヒートシンク24の突出長さが決められている。
ここで、通常、モールド樹脂22として用いられる樹脂材には、特性を改善するためにフィラーが添加されている。したがって、ヒートシンク24の底面24bと半導体素子14との間の間隙は、フィラーも通過できるようにフィラーの大きさより大きくすることが好ましい。図3はヒートシンク24の底面24bと半導体素子14との間の間隙を、フィラーが通過できるような寸法とした半導体パッケージ10Aの断面図である。フィラーのサイズが大きくなるとそれだけヒートシンク24の底面24bと半導体素子14との間の間隙も大きくしなければならず、半導体素子14とヒートシンクの底面24bとの間に介在するモールド樹脂22が厚くなり、放熱効率が低下してしまうおそれがある。
そこで、図1に示す本実施形態では、ヒートシンク24の底面24bに溝24cを設け、溝24c内をフィラーが通過するように構成している。溝24c内をフィラーが通過できるようにすることで、溝24c以外の底面24bが半導体素子14に対向する部分では樹脂材のみが通過できればいいように、底面24bと半導体素子14との間の距離を小さくすることができる。
溝24cはヒートシンク24の底面24bを横断して延在するような形状であればよい。本実施例では直線状の溝24cが格子状に配列されているが、例えば直線状の溝を十字形状に配列してもよい。また、溝24cは曲線状の溝でもよく、一本の溝が分岐して複数に分かれるような形状の溝としてもよい。
本実施形態では、ヒートシンク24の平面形状は円形であるが、半導体素子の平面形状に対応して四角形としても、多角形としてもよい。また、ヒートシンク24の形状及び大きさは、後述のように上基板20に搭載する電子部品の配置等を考慮して決定すればよい。ヒートシンク24は後述のように上基板20に形成した貫通孔に嵌合して固定される。上基板20の貫通孔をルータ等を用いて機械加工で形成することを考慮すると、貫通孔を円形とすることが好ましく、したがってヒートシンク24の平面形状も円形とすることが好ましい。
ヒートシンク24は上基板20の貫通孔に嵌合することで上基板20に固定することができる。嵌合のみの固定ではヒートシンク24が動いてしまうおそれがある場合は、接着剤でヒートシンク24を上基板20の貫通孔の内面に固定することとしてもよい。しかし、ヒートシンク24の底面24b側の上基板20からの突出距離を精度良く設定する必要がある。すなわち、半導体素子14からヒートシンク24の底面24bまでの距離は、上基板20の裏面からのヒートシンク24の底面24bの突出距離により決まるため、上述のようにヒートシンク24の底面24bと半導体素子14との間が所定の距離となるようにヒートシンク24を配置するには、底面24bの突出距離を精度良く設定することが必要である。
そこで、本実施形態では、上基板20の貫通孔に段差を設け、且つヒートシンク24の外形にも段差を設けて、ヒートシンク24の段差が貫通孔の段差に係合することでヒートシンク24の位置が決まるようにしている。上基板20の裏面から貫通孔の段差までの距離を精度よく設定し、且つ、ヒートシンク24の底面24bから段差までの距離を精度よく設定すれば、ヒートシンク24の底面24bから上基板20の裏面までの距離を精度よく設定することができる。これにより、上基板20を下基板12に取り付けた際の、ヒートシンク24の底面24bと半導体素子14との間の距離を精度よく設定することができる。なお、上基板20の貫通孔に段差を設けずに貫通孔は直線状としておき、図3に示すように、ヒートシンク24の外形の段差を上基板20の裏面に係合させることとしてもよい。すなわち、上基板20の貫通孔の開口部分と裏面とで形成された段差に、ヒートシンク24の外形の段差を係合させることで、ヒートシンク24の位置を精確に決めることができる。
次に、半導体パッケージ10の製造方法について説明する。
まず、ヒートシンク24が取り付けられた上基板20を準備する工程について、図4を参照しながら説明する。図4はヒートシンク24が取り付けられた上基板20を準備する工程を示す図である。
まず、図4(a)に示すように、ヒートシンク24を取り付けるための貫通孔20dを上基板20に形成する。貫通孔20dはルータ等を用いた切削加工により形成することができ、貫通孔20dの内径を僅かに変えることで、段差20eを容易に形成することができる。このように、貫通孔20dを機械加工することで、貫通孔20dの内面は機械加工面となり、貫通孔20dの内径寸法を精度よく設定することができる。ただし、上基板20を精度よく加工できるのであれば、機械加工に限ることなく、エッチングによる加工や、レーザ加工等も用いることができる。
段差20eを有する貫通孔20dを上基板20に形成したら、続いて図4(b)に示すように、上基板20の接合パッド20bに銅コアボール18を接合する。銅コアボール18の外面ははんだ18aにより覆われており、はんだ18aをリフローすることで、上基板20の接合パッド20bに銅コアボール18をはんだ接合することができる。
続いて、図4(c)に示すように、段差24dを有するヒートシンク24を、上基板20の裏面側から貫通孔20dに挿入する。貫通孔20dはヒートシンク24が締まり嵌めとなるような内径で加工されており、ヒートシンク24を貫通孔20dに圧入することとなる。
ヒートシンク24を貫通孔20dに圧入していくと、図4(d)に示すように、ヒートシンク24の段差24dが貫通孔20dの段差20eに係合してヒートシンク24はそれ以上圧入できなくなり、ヒートシンク24の圧入が完了する。この状態では、ヒートシンク24の底面24bは上基板20の裏面から突出した位置にあり、その突出距離は精度よく設定される。また、ヒートシンク24の上面24aは上基板20の表面に露出した状態となる。
次に、上基板20を下基板12に接続する工程について、図5を参照しながら説明する。図5は上基板20を下基板12に接続して固定する工程を示す図である。
まず、図5(a)に示すように、下基板20の上方に図4で示す準備工程で準備した上基板12を配置する。下基板12には予め半導体素子14がフリップチップ実装されており、アンダーフィル材14aが充填されている。そして、図5(b)に示すように、上基板20の接合パッドに接合されている銅コアボール18が下基板12の接合パッド12cに接触するように、上基板20を下基板12上に配置する。この状態で、銅コアボール18を覆っているはんだ18aをリフローし、銅コアボール18を下基板12の接合パッド12cにはんだ接合する。これにより、上基板20は銅コアボール18を間にはさんだ状態で下基板12に接続される。
次に、接続された上基板20と下基板12を上下から金型で挟み込んで圧力を加えた状態で、図5(c)に示すように、モールド樹脂22となる樹脂材を上基板20と下基板12の間に流し込んでトランスファモールドを行なう。すなわち、加熱されて軟化した樹脂材を、図5(c)に示す矢印方向から上基板20と下基板12の間に注入する。このとき、樹脂材は半導体素子14の周囲の空間に充填され、且つ半導体素子14と上基板20の裏面との間の空間及び半導体素子14とヒートシンク24の底面24bとの間の空間を流れて、注入側の反対側までまんべんなく行き渡る。これにより、図5(d)に示すように、上基板20と下基板12の間の空間全体に樹脂材が充填され、硬化されてモールド樹脂22となる。
樹脂材が半導体素子14とヒートシンク24の底面24bとの間を流れる際には、樹脂材のみが底面24bと半導体素子14との間を流れ、樹脂材中のフィラーは底面24bに設けられた溝24cの部分を流れることができる。
以上の工程を経て完成した半導体パッケージ10において、ヒートシンク24の底面24bは半導体素子14に接触しないが近接した位置に配置される。これにより、半導体素子14からの熱をヒートシンク24を介して効率的に外部に放出することができ、半導体素子14の動作時の温度を低減することができる。
また、ヒートシンク24の底面24bを含む部分であって上基板20から突出した部分は、モールド樹脂22でモールドされるので、底面24bはモールド樹脂22に密着した状態となる。このため、半導体素子14から一旦モールド樹脂22に入った熱はモールド樹脂22が密着した部分でヒートシンク24の底面24bに入るため、底面24bとモールド樹脂22との間の界面での伝熱損失が少なく、効率的に熱をヒートシンクに伝えることができる。例えば、モールド樹脂に機械加工で凹部を形成してその中にヒートシンクが配置されていた場合は、ヒートシンクの底面と凹部の底面との間に空気層が存在して密着していないため伝熱損失が大きいが、本実施形態ではヒートシンク24の底面24bがモールド樹脂22によりモールドされて密着しているので、伝熱損失を低減することができる。
ここで、ヒートシンク24の底面24bと半導体素子14との間の狭い空間に樹脂材を充填するときや、ヒートシンク24の底面24bに設けられた溝24c内を樹脂が流れるときには、樹脂材により包囲されて空気溜まりができやすい。そこで、例えば、ヒートシンク24の底面24bに設けられた溝24cとヒートシンク24の表面24aとの間を貫通する空気逃がし孔を形成しておけば、空気溜まりの空気は空気逃がし孔を通って外部に排出されるため、半導体素子14とヒートシンク24との間全体に樹脂材を充填することができる。なお、空気逃がし孔にも樹脂材が充填されることとなるが、ヒートシンク24の表面24aに開口した空気逃がし孔は金型により塞がれているので、樹脂材がヒートシンク24の表面24aに流れ出るようなことは無い。ただし、上基板20の表面と金型との間には、表面の微細な凹凸での応力集中を避けるために弾性樹脂シートが設けられることがある。この場合には、空気逃がし孔は弾性樹脂シートにより塞がれることとなるが、弾性樹脂シートが樹脂の注入圧により圧縮されるため、樹脂材が僅かに弾性樹脂シートとの間に漏れ出ることはあり得る。しかし、樹脂材の漏れ量は僅かであり、問題にはならない。また、樹脂材にフィラーが添加されていれば、フィラーが隙間を塞いでしまうため、樹脂材の漏れ量は極微量に抑えられる。
以上のように、上基板20に予めヒートシンク24を取り付けておくことで、モールド樹脂22を充填した後の半導体パッケージ10に機械加工で凹部を形成してヒートシンクを埋め込む工程は省略される。このため、半導体パッケージ10のモールド樹脂充填後の製造工程数を増やすことなくヒートシンク24を設けることができる。また、ヒートシンク24を取り付けるための貫通孔を形成する工程は、上基板20が単体のときに行なわれるので、この工程で仕損じが生じても、廃棄する部分上基板20のみであり、仕損じによる製造コストの上昇を抑えることができる。さらに、半導体素子14が埋め込まれた状態のモールド樹脂22を機械加工する必要が無くなり、機械加工による半導体素子14への損傷を無くすことができる。
なお、上述の実施形態では、ヒートシンク24の底面24aが半導体素子14に接触しないように各部の寸法を設定しているが、不測の事態に備えて、図6に示すように、半導体素子14の背面に保護テープ30を貼り付けておくこととしてもよい。図6は半導体素子14の背面に保護テープ30が貼り付けられた半導体パッケージ10Bの断面図である。保護テープ30は、半導体素子14を保護するために半導体素子14の背面全体を覆うように貼り付けることが好ましい。したがって、保護テープ30としては、ある程度弾性を有し且つある程度熱伝導性を有する例えばエポキシ系樹脂で形成された導伝性シート材を用いることが好ましい。
図5(d)に示す状態で、半導体パッケージ10は完成するが、その後、下基板12の外部接続パッド12bに外部接続端子としてはんだボールを接合する場合もある。また、上基板20の表面側に、半導体素子や回路素子を搭載してもよい。
図7は上基板12に半導体素子や受動素子等の電子部品を搭載した状態の半導体パッケージ10を示す図である。半導体パッケージ10の下基板12の外部接続パッド12aにはんだボール32が接合されている。さらに、半導体パッケージ10の上基板12の部品接続パッド20aに、例えばメモリチップ等の半導体素子34が接合されている。同様に、半導体パッケージ10の上基板12の部品接続パッド20aに、例えばチップ抵抗やチップコンデンサ等の受動素子36が接合されている。これら半導体素子34及び受動素子36は、半導体素子14と協働して機能回路を構成している。
図7に示す構成では半導体素子34はヒートシンク24の表面24aを覆うように搭載されているが、上基板20の表面に搭載領域を確保できるのであれば、図8に示すようにヒートシンク24の表面24aを覆わない位置に半導体素子34を搭載することが好ましい。ヒートシンク24の表面24aが電子部品等で覆われていない場合には、ヒートシンク24にヒートスプレッダを接続することができる。
図9はヒートスプレッダ38が設けられた半導体パッケージ10を示す図である。熱拡散部材の一例としてのヒートスプレッダ38は、ヒートシンク24の表面24aに接合又は接着される。ヒートシンク24にヒートスプレッダ38を接続することにより、ヒートシンク24から放出される熱をヒートスプレッダ38でさらに拡散して放熱面積を増やすことができ、放熱効率を高めることができる。
なお、上述の実施形態では、ヒートシンク24が上基板20から突出するように配置しているが、上基板20と半導体素子14とが近接して配置されている場合は、放熱部材としてのヒートシンク24を上基板20から突出させずに配置してもよい。
10,10A,10B 半導体パッケージ
12 下基板
12a 外部接続パッド
12b 電極接続パッド
12c 接合パッド
14 半導体素子
14a アンダーフィル材
18 銅コアボール
18a はんだ
20 上基板
20a 部品接続パッド
20b 接合パッド
22 モールド樹脂
24 ヒートシンク
24a 上面
24b 底面
24c 溝
30 保護テープ
32 はんだボール
34 半導体素子
36 受動素子
38 ヒートスプレッダ

Claims (10)

  1. スペーサ部材を介し接続された上基板及び下基板と、
    該上基板と該下基板の間に配置され、前記下基板に実装された半導体素子と、
    上面が前記上基板の表面で露出し底面が前記半導体素子に対向するように、前記上基板に取り付けられた放熱部材と、
    前記上基板と前記下基板との間の空間に充填された樹脂と
    を有し、
    前記放熱部材の底面は、前記樹脂に密着している半導体パッケージ。
  2. 請求項1記載の半導体パッケージであって、
    前記放熱部材は前記上基板の表面から突出している半導体パッケージ。
  3. 請求項2記載の半導体パッケージであって、
    前記放熱部材の外周に段差が形成されており、当該段差は前記貫通孔の内面に形成された段差又は前記貫通孔と前記上基板の裏面とで形成された段差に係合している半導体パッケージ。
  4. 請求項1乃至3のうちいずれか一項記載の半導体パッケージであって、
    前記放熱部材の前記底面に溝が形成され、該溝の底面と前記半導体素子との間の距離は、前記放熱部材の前記底面と前記半導体素子との間の距離より大きい半導体パッケージ。
  5. 請求項1乃至4のうちいずれか一項記載の半導体パッケージであって、
    前記放熱部材は、前記半導体素子と対向する方向に前記放熱部材を貫通する貫通孔を有し、前記貫通孔内は前記樹脂が配置されている半導体パッケージ。
  6. 上基板に貫通孔を形成し、
    底面が前記上基板の裏面に露出するように該貫通孔に放熱部材を嵌合し、
    該放熱部材の前記底面が下基板に搭載された半導体素子に対向するように、前記上基板を前記下基板に対して接続し、
    前記上基板と前記下基板との間の空間に樹脂を充填して、前記半導体素子と前記放熱部材とを樹脂モールドする
    半導体パッケージの製造方法。
  7. 請求項6記載の半導体パッケージの製造方法であって、
    前記放熱部材を前記上基板から突出させる半導体パッケージの製造方法。
  8. 請求項7記載の半導体パッケージの製造方法であって、
    前記上基板に貫通孔を形成する際に、前記貫通孔の内面に段差を形成し、
    前記放熱部材を前記貫通孔に嵌合する際に、前記貫通孔の内面の段差に前記放熱部材の外形の段差を係合させる
    半導体パッケージの製造方法。
  9. 請求項7又は8記載の半導体パッケージの製造方法であって、
    前記上基板と前記下基板との間の空間に樹脂を充填する際に、前記放熱部材の前記底面に形成された溝内に前記樹脂を流して前記空間全体に前記樹脂を充填する半導体パッケージの製造方法。
  10. 請求項6乃至9のうちいずれか一項記載の半導体パッケージの製造方法であって、
    前記樹脂モールド工程では、前記放熱部材に形成された貫通孔にも樹脂を配置する半導体パッケージの製造方法。
JP2010147951A 2010-06-29 2010-06-29 半導体パッケージ及びその製造方法 Active JP5437179B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2010147951A JP5437179B2 (ja) 2010-06-29 2010-06-29 半導体パッケージ及びその製造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2010147951A JP5437179B2 (ja) 2010-06-29 2010-06-29 半導体パッケージ及びその製造方法

Publications (3)

Publication Number Publication Date
JP2012015192A true JP2012015192A (ja) 2012-01-19
JP2012015192A5 JP2012015192A5 (ja) 2013-05-16
JP5437179B2 JP5437179B2 (ja) 2014-03-12

Family

ID=45601311

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2010147951A Active JP5437179B2 (ja) 2010-06-29 2010-06-29 半導体パッケージ及びその製造方法

Country Status (1)

Country Link
JP (1) JP5437179B2 (ja)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPWO2014020783A1 (ja) * 2012-07-30 2016-07-21 パナソニック株式会社 放熱構造を備えた半導体装置
US10381284B2 (en) 2016-08-26 2019-08-13 Samsung Electro-Mechanics Co., Ltd. Semiconductor package
CN111146159A (zh) * 2018-11-06 2020-05-12 三星电子株式会社 半导体封装件

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004014863A (ja) * 2002-06-07 2004-01-15 Mitsubishi Electric Corp 電力用半導体装置
JP2004253703A (ja) * 2003-02-21 2004-09-09 Fujitsu Ltd 半導体装置及びその製造方法
JP2004363568A (ja) * 2003-05-09 2004-12-24 Matsushita Electric Ind Co Ltd 回路素子内蔵モジュール
JP2009110979A (ja) * 2007-10-26 2009-05-21 Shinko Electric Ind Co Ltd 発熱電子部品内装の配線基板及びその製造方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004014863A (ja) * 2002-06-07 2004-01-15 Mitsubishi Electric Corp 電力用半導体装置
JP2004253703A (ja) * 2003-02-21 2004-09-09 Fujitsu Ltd 半導体装置及びその製造方法
JP2004363568A (ja) * 2003-05-09 2004-12-24 Matsushita Electric Ind Co Ltd 回路素子内蔵モジュール
JP2009110979A (ja) * 2007-10-26 2009-05-21 Shinko Electric Ind Co Ltd 発熱電子部品内装の配線基板及びその製造方法

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPWO2014020783A1 (ja) * 2012-07-30 2016-07-21 パナソニック株式会社 放熱構造を備えた半導体装置
US10381284B2 (en) 2016-08-26 2019-08-13 Samsung Electro-Mechanics Co., Ltd. Semiconductor package
CN111146159A (zh) * 2018-11-06 2020-05-12 三星电子株式会社 半导体封装件
KR20200052040A (ko) * 2018-11-06 2020-05-14 삼성전자주식회사 반도체 패키지
US11049815B2 (en) 2018-11-06 2021-06-29 Samsung Electronics Co., Ltd. Semiconductor package
KR102554690B1 (ko) 2018-11-06 2023-07-13 삼성전자주식회사 반도체 패키지

Also Published As

Publication number Publication date
JP5437179B2 (ja) 2014-03-12

Similar Documents

Publication Publication Date Title
JP5579402B2 (ja) 半導体装置及びその製造方法並びに電子装置
US7656015B2 (en) Packaging substrate having heat-dissipating structure
JP3604248B2 (ja) 半導体装置の製造方法
US7872359B2 (en) Electronic component contained substrate
KR20100044703A (ko) 반도체 장치 및 그 제조 방법
JP2012524987A (ja) 吸収層を備える基板のためのカプセル化された回路装置及び該回路装置を製造する方法
JP2006509371A (ja) 露出された集積回路装置を有するパッケージ
KR20100069589A (ko) 반도체 디바이스
US20080293189A1 (en) Method of manufacturing chip integrated substrate
US8598701B2 (en) Semiconductor device
KR101352233B1 (ko) 반도체 패키지 및 그 제조방법
TWI455258B (zh) 內埋元件封裝結構及製造方法
JP5437179B2 (ja) 半導体パッケージ及びその製造方法
CN105990304A (zh) 芯片封装结构及其制造方法
TWI658518B (zh) 電路零件的製造方法及電路零件
JP4624775B2 (ja) 半導体装置
US10964627B2 (en) Integrated electronic device having a dissipative package, in particular dual side cooling package
US20120133039A1 (en) Semiconductor package with thermal via and method of fabrication
JP2014216326A (ja) 電子装置およびその製造方法
US8722465B1 (en) Method of assembling semiconductor device including insulating substrate and heat sink
JP2012015192A5 (ja)
TW591727B (en) Method for producing a protection for chip edges and arrangement for the protection of chip edges
KR100239387B1 (ko) 가요성(可僥性) 회로 기판을 이용한 볼 그리드 어레이(Ball Grid Array : BGA) 반도체 패키지 및 그 제조 방법
CN108878383B (zh) 一种高性能ipm封装模块及其制备方法
JP2008270511A (ja) 電子装置

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20130401

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20130401

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20130912

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20130917

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20131111

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20131126

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20131211

R150 Certificate of patent or registration of utility model

Ref document number: 5437179

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

Free format text: JAPANESE INTERMEDIATE CODE: R150