JP2011217252A - 増幅回路、信号処理回路および半導体集積回路装置 - Google Patents

Abstract

【課題】回路面積を増大させることなく、シングルエンド出力構成と差動出力構成とを切り替える機能を有する増幅回路を提供する。
【解決手段】スイッチＳ１、Ｓ４がオフされ、スイッチＳ２がオンされると、負荷回路１１が差動対７の能動負荷として機能するとともに出力端子１２が内部で切り離される。これにより、増幅回路１は、入力端子８、９に入力された入力電圧Ｖinp、Ｖinmを差動増幅し、不平衡信号Ｖoを出力端子１３から出力するシングルエンド出力構成となる。スイッチＳ１、Ｓ４がオンされ、スイッチＳ２がオフされると、負荷回路１１が差動対７の負荷として機能するとともに出力端子１２が内部で接続される。これにより、増幅回路１は、入力端子８、９に入力された入力電圧Ｖinp、Ｖinmを差動増幅し、平衡信号Ｖom、Ｖopを出力端子１２、１３から出力する差動出力構成となる。
【選択図】図１

Description

本発明は、差動対をなす差動入力トランジスタを介して入力される信号を差動増幅して出力する増幅回路、その増幅回路を備えた信号処理回路、およびその増幅回路を備えた半導体集積回路装置に関する。

各種センサ、例えば容量式センサは、シングルエンド出力形式または差動出力形式のものがある。また、センサの出力信号を電圧に変換するＣ／Ｖ変換回路についても、シングルエンド構成の増幅回路を用いた構成や、差動構成の増幅回路を用いた構成がある（例えば、特許文献１参照）。このため、使用するセンサの出力形式に合わせて、Ｃ／Ｖ変換回路を構成する増幅回路の仕様が決定される。従って、使用するセンサの仕様が変更されると、これに応じてＣ／Ｖ変換回路を構成する増幅回路の仕様変更（回路変更）を行う必要があった。

また、Ａ／Ｄ変換器は、マイコンに組み込まれるものはシングルエンド入力形式であることが多く、ディスクリートのものは差動入力形式であることが多い。このため、信号処理回路から出力されるアナログ信号をＡ／Ｄ変換する場合、使用するＡ／Ｄ変換器の入力形式に応じて、信号処理回路の出力段を構成する増幅回路の出力形式（シングルエンド出力または差動出力）を変更する必要があった。

また、ＩＣの開発期間の短縮やトータルコストの削減等を目的として、デジタル回路だけでなく、アナログ回路の機能をもプログラマブルに変更可能なＩＣモジュールの開発が行われている。このようなＩＣモジュールにおいては、信号の出力形式を動的に切り替え可能な増幅回路（アンプ）が必要とされることが考えられる。

特開２００８−２１６１３５号公報

センサからの出力がシングルエンドおよび差動のいずれについても、差動構成の増幅回路を用いたＣ／Ｖ変換回路を共通利用することも考えられる。このようにすれば、センサの出力形式に応じて増幅回路の仕様を変更する必要がなくなる。しかし、この場合、増幅回路の各入力端子に与えられる入力信号のコモンモードレベルを所定レベルに保持するための入力コモンモードフィードバック回路が必要となる。このため、シングルエンド出力のセンサを用いた場合、通常のシングルエンド構成の増幅回路を用いたＣ／Ｖ変換回路では、必要ではない入力コモンモードフィードバック回路が必要となり、その分だけ回路面積が増大してしまう。

本発明は上記事情に鑑みてなされたものであり、その目的は、回路面積を増大させることなく、シングルエンド出力構成と差動出力構成とを切り替える機能を有する増幅回路、その増幅回路を備えた信号処理回路、およびその増幅回路を備えた半導体集積回路装置を提供することにある。

請求項１記載の手段によれば、第１の切替信号が与えられると、負荷切替回路は、負荷回路を第１の状態に切り替える。この第１の状態の負荷回路は、差動入力トランジスタに対する能動負荷として機能する。また、出力切替回路は、差動入力トランジスタと負荷回路との共通接続ノードの一方を介して得られる１つの差動増幅信号を出力させる。すなわち、第１の切替信号が与えられると、本手段の増幅回路は、差動対をなす差動入力トランジスタを介して入力された入力信号を差動増幅し、その差動増幅により生成された不平衡信号を出力する、いわゆるシングルエンド出力構成の増幅回路として機能する。

一方、第２の切替信号が与えられると、負荷切替回路は、負荷回路を第２の状態に切り替える。この第２の状態の負荷回路は、差動入力トランジスタに対する負荷として機能する。また、出力切替回路は、差動入力トランジスタと負荷回路との共通接続ノードの双方を介して得られる２つの差動増幅信号を出力させる。すなわち、第２の切替信号が与えられると、本手段の増幅回路は、差動対をなす差動入力トランジスタを介して入力された入力信号を差動増幅し、その差動増幅により生成された平衡信号を出力する、いわゆる差動出力構成（全差動構成）の増幅回路として機能する。

このように、本手段の増幅回路は、シングルエンド出力構成および差動出力構成のうちいずれかの構成を選択して機能させることが可能となっている。従って、本手段の増幅回路は、前段の回路から与えられる信号（入力信号）および後段の回路において必要とされる信号（出力信号）の形式（シングルエンド形式、差動形式）に関係なく適用可能となる。また、このように１つの増幅回路によって、種々の信号形式に対応することができるため、回路面積を増大させることなく、その汎用性を高められるという効果が得られる。

請求項２記載の手段によれば、出力切替回路は、差動入力トランジスタおよび負荷回路の共通接続ノードと、第１および第２の出力端子との間にそれぞれ介在して設けられた第１および第２の出力切替スイッチを備えた構成となっている。そして、出力切替回路は、第１の切替信号が与えられると第１の出力切替スイッチをオンするとともに第２の出力切替スイッチをオフし、第２の切替信号が与えられると第１および第２の出力切替スイッチをオンする。

このような第１および第２の出力切替スイッチとしては、例えばアナログスイッチなど、必要とする回路面積が比較的小さいものを用いることができる。従って、上記構成によれば、出力切替回路の追加に伴う増幅回路全体の回路面積の増加を僅かな程度にとどめることができる。また、第１の出力切替スイッチは、第１の切替信号および第２の切替信号のいずれが与えられた状態、すなわちシングルエンド出力構成および差動出力構成のいずれにおいてもオンされている。すなわち、第１の出力切替スイッチは回路を切り替える機能を有さないダミースイッチとして設けられている。このようなダミースイッチを設けることで、対をなす各構成は対称な構造となる。このため、出力切替スイッチの寄生抵抗および寄生容量による各対間でのアンバランスを低減することが可能となる。

請求項３記載の手段によれば、負荷回路は、対をなす負荷トランジスタと、これら負荷トランジスタの制御端子に付与するための所定の電位を出力する電位付与回路とを備えた構成となっている。この対をなす負荷トランジスタは、互いの制御端子同士および一方の主端子同士が共通接続されるとともに、他方の主端子がそれぞれ差動対をなす差動入力トランジスタに接続されている。また、負荷切替回路は、負荷トランジスタの共通の制御端子と他方の主端子との間に介在して設けられた第１および第２の負荷切替スイッチと、前記負荷トランジスタの共通の制御端子と電位付与回路の出力端子との間に介在して設けられた第２の負荷切替スイッチとを備えた構成となっている。そして、負荷切替回路は、第１の切替信号が与えられると第１の負荷切替スイッチをオンするとともに第２のおよび第３の負荷切替スイッチをオフし、第２の切替信号が与えられると第１および第２の負荷切替スイッチをオフするとともに第３の負荷切替スイッチをオンする。

このような第１〜第３の負荷切替スイッチとしては、例えばアナログスイッチなど、必要とする回路面積が比較的小さいものを用いることができる。従って、上記構成によれば、負荷切替スイッチの追加に伴う増幅回路全体の回路面積の増加を僅かな程度にとどめることができる。また、第２の負荷切替スイッチは、第１の切替信号および第２の切替信号のいずれが与えられた状態、すなわちシングルエンド出力構成および差動出力構成のいずれにおいてもオフされている。すなわち、第２の負荷切替スイッチは回路を切り替える機能を有さないダミースイッチとして設けられている。このようなダミースイッチを設けることで、対をなす各構成は対称な構造となる。このため、負荷切替スイッチの寄生抵抗および寄生容量による各対間でのアンバランスを低減することが可能となる。

請求項４記載の手段によれば、電位付与回路は、差動増幅信号の出力コモンモードレベルを検出し、その検出値を所定値に一致させるように負荷トランジスタの制御端子に与える電位を制御する同相帰還回路により構成されている。このような構成によれば、全差動構成のときに出力される平衡信号の出力コモンモードレベルを調整することが可能となるため、全差動構成の増幅回路の優れた特徴（コモンモードノイズに強いなど）を確実に得ることができる。

請求項５記載の手段によれば、カスコード接続された負荷トランジスタを用いている。このように、カスコード接続型の増幅回路として構成されている場合であっても、上記各手段と同様の作用および効果が得られる。また、カスコード接続型であるため、その増幅率（ゲイン）を高めることができるという効果も得られる。

請求項６記載の手段によれば、差動入力トランジスタおよび負荷回路の共通接続ノードの一方を介して得られる差動増幅信号を増幅する第１の増幅回路と、差動入力トランジスタおよび負荷回路の共通接続ノードの他方を介して得られる差動増幅信号を増幅する第２の増幅回路とを備えている。このように増幅部が２段になっている構成であっても、上記各手段と同様の作用および効果が得られる。また、増幅部が２段になっているため、その増幅率（ゲイン）を高めることができるという効果も得られる。

請求項７記載の手段によれば、請求項１ないし６のいずれかに記載の増幅回路を用いて所定の信号処理を行うので、入力信号や出力信号の形式に関係なく、様々な形態の信号処理を行うことが可能となる。

請求項８記載の手段によれば、複数の互いに異なる内容の信号処理を実行可能に構成され、実行する信号処理の内容に応じて増幅回路に与える第１の切替信号および第２の切替信号を動的に切り替える。すなわち、シングルエンド出力構成の増幅回路を用いる必要がある信号処理を実行するときには、増幅回路に第１の切替信号を与える。また、差動出力構成の増幅回路を用いる必要がある信号処理を実行するときには、増幅回路に第２の切替信号を与える。従って、互いに異なる内容の複数の信号処理からなる一連の信号処理を行う際、その信号処理の途中に、第１の切替信号および第２の切替信号の付与状態を動的（ダイナミック）に切り替えることで、増幅回路の構成（シングルエンド出力構成、差動出力構成）を時分割で切り替えることができる。このような構成によれば、例えば、複数の入力信号を時分割で受けてそれぞれをＡ／Ｄ変換する場合や、プログラマブルな集積回路における増幅回路の動的な構成切り替えに非常に有益となる。

請求項９記載の手段によれば、増幅回路を通じて信号を巡回させることにより所定の信号処理を行う。すなわち、巡回アルゴリズムを用いて１つの増幅回路により所定の信号処理を行う。この場合、信号処理の途中に、第１の切替信号または第２の切替信号の付与状態を適宜変更することで、増幅回路をシングルエンド出力構成または差動出力構成に切り替えることができる。このため、例えば巡回アルゴリズムを用いたＡ／Ｄ変換処理など、処理の途中で信号形式をシングルエンドから差動または差動からシングルエンドに切り替える必要がある場合でも、１つの増幅回路を用いて信号処理を行うことができる。

請求項１０記載の手段によれば、請求項１ないし６のいずれかに記載の増幅回路を備えることにより、回路面積を増大させることなく、様々な信号形式に対応可能な増幅回路を備えた半導体集積回路装置を構成することができる。

本発明の第１の実施形態を示す増幅回路の電気構成図 増幅回路を用いたＣ／Ｖ変換回路の電気構成図 増幅回路を用いた信号処理ＩＣの一構成例を示す図 増幅回路を用いた信号処理ＩＣの他の構成例を示す図 増幅回路を用いた多チャンネルＡ／Ｄ変換器の構成例を示す図 スイッチの切り替えおよびモード切替信号のタイミングを示す図 増幅回路を用いた巡回型の信号処理回路の構成を概略的に示す図 リセット動作時の信号処理回路の回路形態を示す図 第１のＣ／Ｖ変換動作時の図８相当図 第２のＣ／Ｖ変換動作時の図８相当図 ＣＤＳ動作時または増幅動作時の図８相当図 ＣＤＳ動作時または増幅動作時に出力結果を巡回させる際の図８相当図 本発明の第２の実施形態を示す図１相当図 本発明の第３の実施形態を示す図１相当図 本発明の第４の実施形態を示す図１相当図 本発明の第５の実施形態を示す図１相当図

（第１の実施形態）
以下、本発明の第１の実施形態について図１〜図１２を参照しながら説明する。
図１は、例えば車載用ＥＣＵに搭載される半導体集積回路装置（ＩＣ）に用いられる増幅回路の電気的構成を示している。図１に示す増幅回路１は、トランジスタＭ１〜Ｍ５、スイッチＳ１〜Ｓ５およびコモンモードフィードバック回路２（以下、ＣＭＦＢ回路２と称す）を備えている。電源線３、４間には、電源端子５、６を介して電源電圧ＶDD（例えば５Ｖ）が与えられるようになっている。

Ｎチャネル型のＭＯＳトランジスタＭ１、Ｍ２（差動入力トランジスタに相当）は差動対７を構成している。トランジスタＭ１、Ｍ２の共通に接続されたソースと電源線４との間には、Ｎチャネル型のＭＯＳトランジスタＭ３が接続されている。トランジスタＭ１、Ｍ２のゲートは、それぞれ入力電圧Ｖinpの入力端子８（非反転入力端子）、入力電圧Ｖinmの入力端子９（反転入力端子）に接続されている。トランジスタＭ３のゲートには、適当な（最適な）バイアス電圧Ｖbn1が印加されている。これにより、トランジスタＭ３は、差動対７に一定の電流を供給する電流供給回路１０として機能する。

電源線３とトランジスタＭ１、Ｍ２のドレインとの間には、それぞれＰチャネル型のＭＯＳトランジスタＭ４、Ｍ５が接続されている。トランジスタＭ４、Ｍ５の共通に接続されたソース（一方の主端子に相当）は、電源線３に接続されている。トランジスタＭ４、Ｍ５（負荷トランジスタに相当）は、ＣＭＦＢ回路２とともに負荷回路１１を構成する。この負荷回路１１は、差動対７に対する能動負荷として動作する第１の状態と、差動対７に対する負荷として機能する第２の状態とを切り替え可能に構成されている。

ＣＭＦＢ回路２の出力端子は、スイッチＳ１（第３の負荷切替スイッチに相当）を介してトランジスタＭ４、Ｍ５の共通に接続されたゲート（制御端子に相当）に接続されている。トランジスタＭ４のゲート・ドレイン間には、スイッチＳ２（第１の負荷切替スイッチに相当）が接続されている。トランジスタＭ５のゲート・ドレイン間には、スイッチＳ３（第２の負荷切替スイッチに相当）が接続されている。これらスイッチＳ１〜Ｓ３は、負荷切替回路１４として機能する。

トランジスタＭ４、Ｍ５のドレイン（他方の主端子に相当）は、それぞれトランジスタＭ１、Ｍ２のドレインに接続されている。トランジスタＭ１、Ｍ４の共通接続ノードＮ１は、スイッチＳ４（第１の出力切替スイッチに相当）を介して反転出力端子として機能する出力端子１２（第１の出力端子に相当）に接続されている。トランジスタＭ２、Ｍ５の共通接続ノードＮ２は、スイッチＳ５（第２の出力切替スイッチに相当）を介して非反転出力端子または出力端子として機能する出力端子１３（第２の出力端子に相当）に接続されている。これらスイッチＳ４、Ｓ５は、出力切替回路１５として機能する。

ＣＭＦＢ回路２（電位付与回路および同相帰還回路に相当）は、スイッチトキャパシタを用いた周知構成のものである。なお、ＣＭＦＢ回路２は、他の構成であっても構わない。ＣＭＦＢ回路２は、出力端子１２、１３から出力される平衡信号Ｖom、Ｖopのコモンモードレベル（中点電位）を検出し、その検出値を所定値に一致させるように出力するバイアス電圧Ｖbcp（所定の電位に相当）を制御する。上記所定値は、電源電圧ＶDDの１／２（例えば２．５Ｖ）としている。なお、所定値は、適宜変更可能である。

スイッチＳ１〜Ｓ５は、例えばＣＭＯＳ構成のアナログスイッチにより構成されている。スイッチＳ１、Ｓ４と、スイッチＳ２とは、外部から与えられるモード切替信号のレベルに応じて相補的に動作する。すなわち、モード切替信号がハイレベル（Ｈレベル）のとき、スイッチＳ１、Ｓ４がオフし、スイッチＳ２がオンする。また、モード切替信号がロウレベル（Ｌレベル）のとき、スイッチＳ１、Ｓ４がオンし、スイッチＳ２がオフする。スイッチＳ３は、モード切替信号のレベルに関係なく、常時オフした状態に固定されている。スイッチＳ５は、モード切替信号のレベルに関係なく、常時オンした状態に固定されている。すなわち、スイッチＳ３、Ｓ５は、回路の切替動作に全く寄与しないダミースイッチとして設けられている。

このような構成の増幅回路１は、外部から与えられるモード切替信号がＨレベルのとき、シングルエンド出力構成の増幅回路として機能する。すなわち、Ｈレベルのモード切替信号（第１の切替信号に相当）が与えられると、スイッチＳ１がオフするとともにスイッチＳ２がオンする。これにより、トランジスタＭ４、Ｍ５はカレントミラー回路を構成する。すなわち、負荷回路１１は、トランジスタＭ１、Ｍ２の能動負荷として機能する。また、スイッチＳ４がオフすることにより、出力端子１２は増幅回路１内部で切り離された状態となる。これにより、増幅回路１は、入力端子８、９に入力された入力電圧Ｖinp、Ｖinmを差動増幅し、その差動増幅により生成された不平衡信号Ｖo（差動増幅信号）を出力端子１３から出力するシングルエンド出力構成となる。

また、増幅回路１は、モード切替信号がＬレベルのとき、差動出力構成の増幅回路として機能する。すなわち、Ｌレベルのモード切替信号（第２の切替信号に相当）が与えられると、スイッチＳ１がオンするとともにスイッチＳ２がオフする。これにより、トランジスタＭ４、Ｍ５の共通に接続されたゲートには、ＣＭＦＢ回路２から所定のバイアス電圧Ｖbcpが与えられる。そして、負荷回路１１は、トランジスタＭ１、Ｍ２の負荷として機能する。また、スイッチＳ４がオンすることにより、出力端子１２は増幅回路１内部で接続された状態となる。これにより、増幅回路１は、入力端子８、９に入力された入力電圧Ｖinp、Ｖinmを差動増幅し、その差動増幅により生成された平衡信号Ｖom、Ｖop（差動増幅信号）を出力端子１２、１３から出力する差動出力構成となる。

このように、増幅回路１は、外部から与えられるモード切替信号のレベルに応じてスイッチＳ１、Ｓ２、Ｓ４の開閉状態を切り替えることにより、シングルエンド出力構成および差動出力構成のうちいずれかの構成を選択して機能させることが可能となっている。すなわち、増幅回路１は、シングルエンド出力構成と差動出力構成とを切り替える機能を有している。

次に、上記構成の増幅回路１を容量式センサの出力信号を電圧信号に変換するＣ／Ｖ変換回路に適用した場合について説明する。
シングルエンド出力の容量式センサを用いる場合、図２（ａ）に示すようにＣ／Ｖ変換回路を構成することが可能である。図２（ａ）に示すように、容量式センサのセンサエレメント２１は、可変容量Ｃsp、Ｃsnを備えている。可変容量Ｃsp、Ｃsnは、加速度が加わると、その加速度に応じて相補的に静電容量が変化する。可変容量Ｃsp、Ｃsnの一方の端子（固定電極）はそれぞれ端子２２、２３に接続されている。これら端子２２、２３には、一定振幅の矩形波信号であり且つ互いに相補的に変化する搬送波信号Ｖs+、Ｖs-が印加される。可変容量Ｃsp、Ｃsnの共通に接続された他方の端子（可変電極）は、Ｃ／Ｖ変換回路２４の入力端子２５に接続されている。

Ｃ／Ｖ変換回路２４（信号処理回路に相当）は、シングルエンド出力構成に切り替えられた増幅回路１と、キャパシタＣf、Ｃpとから構成されている。増幅回路１の反転入力端子は、入力端子２５に接続されている。増幅回路１の反転入力端子と電源線４（グランド）との間にはキャパシタＣpが接続されている。増幅回路１の非反転入力端子は、電源線４に接続されている。増幅回路１の出力端子と反転入力端子との間にはキャパシタＣfが接続されている。増幅回路１の出力端子は、出力端子２６に接続されている。このような構成によれば、加速度が加わることでセンサエレメント２１の可変容量Ｃsp、Ｃsnが変化すると、その静電容量の差に応じた電圧信号ＶoutがＣ／Ｖ変換回路２４の出力端子２６から出力される。

また、シングルエンド出力の容量式センサを用いる場合、図２（ｂ）に示すようにＣ／Ｖ変換回路を構成することも可能である。図２（ｂ）に示すＣ／Ｖ変換回路２７（信号処理回路に相当）は、差動出力構成に切り替えられた増幅回路１と、キャパシタＣfp、Ｃfnと、入力コモンモードフィードバック回路２８（以下、ＩＣＭＦＢ回路２８と称す）とから構成されている。増幅回路１の反転入力端子は、入力端子２５に接続されている。増幅回路１の非反転出力端子と反転入力端子との間にはキャパシタＣfpが接続されている。増幅回路１の反転出力端子と非反転入力端子との間にはキャパシタＣfnが接続されている。増幅回路１の非反転出力端子および反転出力端子は、それぞれ出力端子２９、３０に接続されている。

ＩＣＭＦＢ回路２８は、増幅回路の正負の入力端子が容量やトランジスタのゲートなどにのみ接続され、ハイインピーダンスになるときに用いられるものである。ＩＣＭＦＢ回路２８は、増幅回路１の各入力端子に与えられる入力信号のコモンモードレベル（中点電位）を所定レベルに保持する。このような構成によれば、加速度が加わることでセンサエレメント２１の可変容量Ｃsp、Ｃsnが変化すると、その静電容量の差に応じた電圧信号Ｖo+、Ｖo-がＣ／Ｖ変換回路２７の非反転出力端子２９、反転出力端子３０からそれぞれ出力される。

さて、差動出力の容量式センサを用いる場合、図２（ｃ）に示すようにＣ／Ｖ変換回路を構成することが可能である。図２（ｃ）に示すように、容量式センサのセンサエレメント３１は、可変容量Ｃsp、Ｃsnを備えている。可変容量Ｃsp、Ｃsnは、加速度が加わると、その加速度に応じて相補的に静電容量が変化する。可変容量Ｃsp、Ｃsnの一方の端子（固定電極）は、それぞれＣ／Ｖ変換回路３２の入力端子３３、３４に接続されている。可変容量Ｃsp、Ｃsnの共通に接続された他方の端子（可変電極）は、端子３５に接続されている。端子３５には、一定振幅の矩形波信号である搬送波信号Ｖsが印加される。

Ｃ／Ｖ変換回路３２（信号処理回路に相当）は、シングルエンド出力構成に切り替えられた２つの増幅回路１Ａ、１Ｂと、キャパシタＣfp、Ｃfnとから構成されている。増幅回路１Ａ、１Ｂは、増幅回路１と同一の構成である。増幅回路１Ａ、１Ｂの反転入力端子は、それぞれ入力端子３３、３４に接続されている。増幅回路１Ａ、１Ｂの非反転入力端子は、共通に接続されるとともに電源線４に接続されている。増幅回路１Ａ、１Ｂの出力端子と反転入力端子との間には、それぞれキャパシタＣfp、Ｃfnが接続されている。増幅回路１Ａ、１Ｂの出力端子は、それぞれＣ／Ｖ変換回路３２の非反転出力端子３６、反転出力端子３７に接続されている。
このような構成によれば、加速度が加わることでセンサエレメント３１の可変容量Ｃsp、Ｃsnが変化し、その静電容量の差に応じた電圧信号Ｖo+、Ｖo-がＣ／Ｖ変換回路３２の非反転出力端子３６、反転出力端子３７からそれぞれ出力される。

また、差動出力の容量式センサを用いる場合、図２（ｄ）に示すようにＣ／Ｖ変換回路を構成することも可能である。図２（ｄ）に示すＣ／Ｖ変換回路３８（信号処理回路に相当）は、差動出力構成に切り替えられた増幅回路１と、キャパシタＣfp、Ｃfnと、ＩＣＭＦＢ回路２８とから構成されている。増幅回路１の反転入力端子、非反転入力端子は、それぞれＣ／Ｖ変換回路３８の入力端子３３、３４に接続されている。

増幅回路１の非反転出力端子と反転入力端子との間にはキャパシタＣfpが接続されている。増幅回路１の反転出力端子と非反転入力端子との間にはキャパシタＣfnが接続されている。このような構成によれば、加速度が加わることでセンサエレメント３１の可変容量Ｃsp、Ｃsnが変化すると、その静電容量の差に応じた電圧信号Ｖo+、Ｖo-がＣ／Ｖ変換回路３８の非反転出力端子３６、反転出力端子３７からそれぞれ出力される。

次に、上記構成の増幅回路１を容量式センサの出力信号に対して所定の信号処理を行う信号処理ＩＣに適用した場合について説明する。
信号処理ＩＣの後段において必要とされる信号形式がシングルエンド形式である場合、図３（ａ）に示すように信号処理ＩＣを構成することが可能である。図３に示すセンサエレメント２１は、シングルエンド出力形式のものであり、図２（ａ）、（ｂ）に示したものと同じ構成である。信号処理ＩＣ４１（半導体集積回路装置に相当）は、Ｃ／Ｖ変換部４２、フィルタ部４３および増幅部４４を備えている。Ｃ／Ｖ変換部４２は、センサエレメント２１からの出力信号を電圧信号に変換する。Ｃ／Ｖ変換部４２は、シングルエンド出力構成に切り替えられた増幅回路１を主体として構成されている。

フィルタ部４３は、スイッチトキャパシタフィルタであり、Ｃ／Ｖ変換部４２の出力信号の低域周波数成分のみを通過させる。フィルタ部４３は、シングルエンド出力構成の増幅回路４５を主体として構成されている。増幅部４４は、フィルタ部４３の出力信号を所定のゲインで増幅して出力する。増幅部４４は、シングルエンド出力構成の増幅回路４５を主体として構成されている。このような構成によれば、信号処理ＩＣ４１からは、センサエレメント２１の出力信号に応じたシングルエンドの出力信号Ｖoutが出力される。なお、増幅回路４５に代えて、シングルエンド出力構成に切り替えた増幅回路１を用いてもよい。

信号処理ＩＣの後段において必要とされる信号形式が差動形式である場合、図３（ｂ）に示すように信号処理ＩＣを構成することが可能である。信号処理ＩＣ４６（半導体集積回路装置に相当）は、Ｃ／Ｖ変換部４７、フィルタ部４８および増幅部４９を備えている。Ｃ／Ｖ変換部４７は、差動出力構成に切り替えられた増幅回路１を主体として構成されている。フィルタ部４８は、差動出力構成の増幅回路５０を主体として構成されている。増幅部４９は、差動出力構成の増幅回路５０を主体として構成されている。このような構成によれば、信号処理ＩＣ４６からは、センサエレメント２１の出力信号に応じた差動の出力信号Ｖｏ+、Ｖｏ-が出力される。なお、増幅回路５０に代えて、差動出力構成に切り替えた増幅回路１を用いてもよい。

次に、上記構成の増幅回路１を容量式センサの出力信号に対して上記信号処理とは異なる所定の信号処理行う信号処理ＩＣに適用した場合について説明する。
図４に示すセンサエレメント３１は、差動出力形式のものであり、図２（ｃ）、（ｄ）に示したものと同じ構成である。信号処理ＩＣ５１（半導体集積回路装置に相当）は、Ｃ／Ｖ変換部５２、フィルタ部４８、増幅部４９およびバッファアンプ５３を備えている。Ｃ／Ｖ変換部５２は、センサエレメント３１からの出力信号を電圧信号に変換する。Ｃ／Ｖ変換部５２は、差動出力構成の増幅回路５０を主体として構成されている。なお、増幅回路５０に代えて差動出力構成に切り替えた増幅回路１を用いてもよい。フィルタ部４８および増幅部４９は、それぞれ図３（ｂ）に示したものと同じ構成である。バッファアンプ５３は、増幅部４９からの出力信号の出力能力を高めた信号を出力する。バッファアンプ５３は、増幅回路１を主体として構成されている。

このような構成の信号処理ＩＣ５１は、その出力信号をシングルエンド入力形式のＡ／Ｄ変換器５４（図４（ａ）参照）を介してＡ／Ｄ変換する用途や、差動入力形式のＡ／Ｄ変換器５５（図４（ｂ）参照）を介してＡ／Ｄ変換する用途のいずれにも、以下のように対応することが可能である。すなわち、図４（ａ）に示すように、信号処理ＩＣ５１の出力信号をシングルエンド入力形式のＡ／Ｄ変換器５４に入力する場合、バッファアンプ５３の増幅回路１をシングルエンド形式に切り替える。これにより、差動出力形式のセンサエレメント３１の出力に応じたアナログ信号（電圧）が、シングルエンド入力形式のＡ／Ｄ変換器５４によりデジタル値に変換される。また、図４（ｂ）に示すように、信号処理ＩＣ５１の出力信号を差動入力形式のＡ／Ｄ変換器５５に入力する場合、バッファアンプ５３の増幅回路１を差動形式に切り替える。これにより、差動出力形式のセンサエレメント３１の出力に応じたアナログ信号が、差動入力形式のＡ／Ｄ変換器５５によりデジタル値に変換される。

次に、上記構成の増幅回路１を多チャンネルのＡ／Ｄ変換器に適用した場合について、図５および図６を参照して説明する。
図５は、複数の入力信号を時分割で入力し、各入力信号を１つの信号処理系を用いてＡ／Ｄ変換するマルチチャンネルタイプのＡ／Ｄ変換器の構成を示している。図５に示すＡ／Ｄ変換器５６（信号処理回路に相当）には、第１のセンサ５７ａの出力信号（電圧）、第２のセンサ５７ｂの出力信号（電圧）およびアナログ回路５８の出力信号（電圧）が入力される。第１のセンサ５７ａおよび第２のセンサ５７ｂは、シングルエンド出力形式である。アナログ回路５８は、差動出力形式である。

マルチプレクサ５９は、スイッチＳａ、Ｓｂ、Ｓｃ、Ｓｄを備えている。第１のセンサ５７ａおよび第２のセンサ５７ｂの各出力信号は、それぞれマルチプレクサ５９のスイッチＳａ、Ｓｂの一方の端子に与えられる。アナログ回路５８の出力信号は、マルチプレクサ５９のスイッチＳｃ、Ｓｄの一方の端子に与えられる。各スイッチＳａ〜Ｓｄの他方の端子は、いずれも増幅回路１に接続されている。マルチプレクサ５９は、スイッチＳａ〜Ｓｄのオン、オフを時分割で切り替えることにより、上記各出力信号のうち、いずれか１つのみを後段の増幅回路１に与えるようになっている。各スイッチＳａ〜Ｓｄの切り替えは、図示しない制御部から与えられるスイッチ切替信号により制御される。

増幅回路１には、図示しない制御部からモード切替信号が与えられている。増幅回路１は、前述したとおり、ハイレベル（Ｈレベル）のモード切替信号が与えられるとシングルエンド出力構成となり、ロウレベル（Ｌレベル）のモード切替信号が与えられると差動出力構成となる。増幅回路１は、マルチプレクサ５９を介して与えられる上記各信号の切り替えに応じて、その出力構成が切り替えられる。

図６は、スイッチＳａ〜Ｓｃの切り替えおよびモード切替信号を示すタイミングチャートである。図６に示すように、時刻ｔ０〜ｔ１の間、スイッチＳａがオンされるとともにスイッチＳｂ〜Ｓｄがオフされている。また、増幅回路１には、Ｈレベルのモード切替信号が与えられている。これにより、シングルエンド出力構成の増幅回路１に対し、シングルエンド出力形式の第１のセンサ５７ａの出力信号が入力される。時刻ｔ１〜ｔ２の間、スイッチＳｂがオンされるとともにスイッチＳａ、Ｓｃ、Ｓｄがオフされている。また、増幅回路１には、Ｈレベルのモード切替信号が与えられている。これにより、シングルエンド出力構成の増幅回路１に対し、シングルエンド出力形式の第２のセンサ５７ｂの出力信号が入力される。

時刻ｔ２〜ｔ３の間、スイッチＳｃ、ＳｄがオンされるとともにスイッチＳａ、Ｓｂがオフされている。また、増幅回路１には、Ｌレベルのモード切替信号が与えられている。これにより、差動出力構成の増幅回路１に対し、差動出力形式のアナログ回路５８の出力信号が入力される。時刻ｔ３以降についても、時刻ｔ０〜ｔ３と同様にスイッチＳａ〜Ｓｄが切り替えられ、第１のセンサ５７ａ、第２のセンサ５７ｂおよびアナログ回路５８の各出力信号が時分割で増幅回路１に入力される。また、増幅回路１の出力構成についても同様に時分割で切り替えられる。このように、増幅回路１は、与えられる信号（各出力信号）の種類に応じて、その出力構成が時分割で切り替えられるようになっている。

増幅回路１は、与えられた信号を所定のゲインで増幅して出力する。増幅回路１の出力信号は、信号処理部６０に与えられている。信号処理部６０は、図示しない制御部から与えられる制御信号に従い、与えられた信号（増幅回路１の出力信号）を順次Ａ／Ｄ変換する。このような構成により、第１のセンサ５７ａ、第２のセンサ５７ｂおよびアナログ回路５８から出力される３つの信号を、１つの増幅回路１を用いて時分割で増幅するとともに１つの信号処理部６０を用いて時分割でＡ／Ｄ変換することを可能としている。

次に、巡回アルゴリズムを用い、上記構成の増幅回路１を共有して信号処理を行う信号処理回路について説明する。
図７に示すように、巡回アルゴリズムを用いた信号処理回路６１では、増幅回路１を主体に構成される回路の形態を時分割で切り替えるとともに、増幅回路１およびその出力を一時的に保持する（サンプルホールドする）保持回路６２を通じて信号を巡回させることにより各機能が実行される。

図７に示す信号処理回路６１は、例えばシングルエンド出力形式のセンサからの出力信号を電圧信号に変換するＣ／Ｖ変換動作を行った後、その電圧信号を増幅する増幅動作を行い、その後、増幅された電圧信号をデジタル値に変換するＡ／Ｄ変換動作を行うようになっている。なお、図示はしないが、信号処理回路６１は、増幅回路１に加えて、複数のキャパシタ、複数のスイッチなどを備えている。信号処理回路６１は、各スイッチの開閉状態を切り替えることにより、上記各機能（各動作）を実現するようになっている。

このような各動作を行う際、増幅回路１は、最初にシングルエンド出力構成に切り替えられ、Ｃ／Ｖ変換動作が行われる。そして、増幅回路１は、続く増幅動作が開始されるときに差動出力構成に切り替えられ、増幅動作およびＡ／Ｄ変換動作が行われる。すなわち、増幅回路１は、信号処理の途中において、その出力形式が変更される。

続いて、上記信号処理回路６１の各動作について図８〜図１２を参照して説明する。
まず、Ｃ／Ｖ変換動作に先立って、リセット動作が行われる（リセット）。図８は、このリセット動作時の信号処理回路６１の状態を概略的に示している。図８に示すように、増幅回路１は、シングルエンド出力構成に切り替えられている。シングルエンド出力形式のセンサエレメント６３の可変容量Ｃsp、Ｃsnの共通接続された端子（可動電極）は、増幅回路１の反転入力端子に接続されている。このセンサエレメント６３は、図２（ａ）、（ｂ）に示したセンサエレメント２１と同様の構成である。

増幅回路１の出力端子と反転入力端子との間には帰還用のキャパシタＣfが接続されている。ただし、キャパシタＣfの両端はスイッチＳ６１により短絡されている。増幅回路１の反転入力端子および非反転入力端子には、基準電圧Ｖr（例えば０Ｖ）が与えられている。サンプリング用のキャパシタＣos1、Ｃos2のそれぞれの両端子Ａ、Ｂ間は、短絡されるとともに基準電圧Ｖｒが与えられている。このような構成により、リセット動作では、キャパシタＣf、Ｃos1、Ｃos2の電荷が初期化される。また、センサユニット６３の可変容量Ｃsp、Ｃsnに初期バイアスが印加される。

リセット動作に続いて、第１のＣ／Ｖ変換動作が行われる（Ｃ／Ｖ（１））。図９は、この第１のＣ／Ｖ変換動作時の信号処理回路６１の状態を概略的に示している。図９に示すように、増幅回路１は、シングルエンド出力構成のままである。増幅回路１の非反転入力端子には基準電圧Ｖrが与えられている。増幅回路１の出力端子および反転入力端子間に接続されたキャパシタＣfの両端の短絡状態は解除されている。キャパシタＣos1、Ｃos2のそれぞれの端子Ａには基準電圧Ｖrが与えられている。キャパシタＣos1の端子Ｂは、増幅回路１の出力端子に接続されている。キャパシタＣos2の端子Ｂは、オープン（未接続）となっている。

このような構成の信号処理回路６１に対し、センサユニット６３からは、加速度に応じた出力信号は未だ出力されていない。このため、第１のＣ／Ｖ変換動作では、Ｃ／Ｖ変換時に生じる不要成分（１／ｆノイズ、オフセットノイズなど）のみに相当する電荷がキャパシタＣos1に保存される。このときの増幅回路１の出力電圧Ｖout[C/V(1)]は、下記（１）式のように表される。ただし、不要成分に相当する電圧をＶofで表している。
Ｖout[C/V(1)]＝Ｖof …（１）

第１のＣ／Ｖ変換動作に続いて、第２のＣ／Ｖ変換動作が行われる（Ｃ／Ｖ（２））。この期間のセンサユニット６３に印加される搬送波は、リセット動作および第１のＣ／Ｖ変換動作の期間の搬送波に対し、極性が反転される。図１０は、この第２のＣ／Ｖ変換動作時の信号処理回路６１の状態を概略的に示している。図１０に示すように、増幅回路１は、シングルエンド出力構成のままである。キャパシタＣos1の端子Ｂは、オープン（未接続）となっている。キャパシタＣos2の端子Ｂは、増幅回路１の出力端子に接続されている。

このような構成の信号処理回路６１に対し、センサユニット６３からは、加速度に応じた出力信号が出力されている。このため、第２のＣ／Ｖ変換動作では、Ｃ／Ｖ変換時に生じる不要成分に加え、上記加速度に応じた信号成分に相当する電荷がキャパシタＣos2に保存される。このときの増幅回路１の出力電圧Ｖout[C/V(2)]は、下記（２）式のように表される。ただし、キャパシタＣfの静電容量をＣfで表し、可変容量Ｃsp、Ｃsnの静電容量の差をΔＣsで表し、搬送波信号Ｖs+、Ｖs-の電圧差をΔＶsで表している。
Ｖout[C/V(2)]＝Ｖof−（１／Ｃf）（ΔＣs×ΔＶs） …（２）

第２のＣ／Ｖ変換動作に続いて、切替動作が行われる。この切替動作において、増幅回路１は、シングルエンド出力構成から差動出力構成に切り替えられる。この際、キャパシタＣos1、Ｃos2の電荷は保持されたままである。
切替動作に続いて、ＣＤＳ（２重相関サンプリング）動作が行われる（ＣＤＳ）。図１１は、このＣＤＳ動作時の信号処理回路６１の状態を概略的に示している。なお、図７に示したＣ／Ｖ変換動作には、このＣＤＳ動作まで含まれているものとする。図１１に示すように、増幅回路１は、差動出力構成に切り替えられている。センサユニット６３の可変容量Ｃsp、Ｃsnの共通に接続された端子は、スイッチＳ６２を介して基準電圧Ｖrの供給端子に接続されている。これにより、センサユニット６３と信号処理回路６１とが切り離された状態となっている。

増幅回路１の非反転出力端子および反転入力端子の間には、予め電荷が初期化された帰還用のキャパシタＣof1が接続されている。増幅回路１の反転出力端子および非反転入力端子の間には、予め電荷が初期化された帰還用のキャパシタＣof2が接続されている。キャパシタＣos1、Ｃos2の端子Ｂは、共通に接続されるとともに基準電圧Ｖrが与えられている。キャパシタＣos1、Ｃos2の端子Ａは、それぞれ増幅回路１の反転入力端子、非反転入力端子に接続されている。

増幅回路１の非反転出力端子、反転出力端子からそれぞれ出力される出力電圧Ｖop、Ｖomは、可変ゲイン比較器６４に与えられている。可変ゲイン比較器６４は、入力された各電圧の差（Ｖop−Ｖom）と、しきい値電圧（例えば、基準電圧Ｖrの１／２の電圧）とを比較するものである。

このような構成により、キャパシタＣos1、Ｃos2の電荷は、それぞれキャパシタＣof1、Ｃof2に移動される。そして、このときの増幅回路１の各出力電圧Ｖop、Vomの差Ｖout[CDS]は、下記（３）式のように表される。
Ｖout[CDS]＝Ｖout[C/V(1)]−Ｖout[C/V(2)]
＝（１／Ｃf）（ΔＣs×ΔＶs） …（３）
このように、ＣＤＳ動作において、キャパシタＣos1、Ｃos2に保存（サンプル）した電荷の差分をとることで、Ｃ／Ｖ変換時のノイズが除去されるため、Ｓ／Ｎが向上する。

このようなＣＤＳ動作において、可変ゲイン比較器６４から各電圧の差のほうが高いという結果が出た場合、増幅動作を行うことなく、Ａ／Ｄ変換動作に移行する。これに対し、各電圧の差のほうが低いという結果がでた場合には増幅動作に移行する。増幅動作に移行する場合、ＣＤＳ動作の後半において、図１２に示すように、信号処理回路６１の状態が切り替えられる。図１２に示すように、キャパシタＣos1、Ｃos2の端子Ａは、共通に接続されるとともに基準電圧Ｖrが与えられている。キャパシタＣos1、Ｃos2の端子Ｂは、それぞれ増幅回路１の非反転出力端子、反転出力端子に接続されている。図示しないが、可変ゲイン比較器６４は、増幅回路１とは切り離される。

このような構成により、増幅回路１の各出力電圧Ｖop、ＶomによりキャパシタＣos1、Ｃos2の電荷が設定される。すなわち、キャパシタＣof1、Ｃof2の電荷が、それぞれキャパシタＣos1、Ｃos2にコピーされる。言い換えると、増幅回路１の出力結果が巡回される。このときの増幅回路１の各出力電圧Ｖop、Ｖomの差Ｖout[CDS]は、上記（３）式のように表される。

ＣＤＳ動作に続いて、増幅動作が行われる（増幅）。この増幅動作が開始される際、信号処理回路６１は、図１１に示した状態と同じ状態に切り替えられる。これにより、キャパシタＣos1、Ｃos2の電荷は、それぞれキャパシタＣof1、Ｃof2に移動される。このときの増幅回路１の各出力電圧Ｖop、Ｖomの差Ｖout[Amp1]は、下記（４）式のように表される。
Ｖout[Amp1]＝２×Ｖout[CDS] …（４）

すなわち、このときの各出力電圧の差Ｖout[Amp1]は、ＣＤＳ動作時の出力電圧の差Ｖout[CDS]を２倍に増幅したものとなっている。ここで、可変ゲイン比較器６４において、各電圧の差のほうがしきい値電圧よりも高いという結果が出た場合、増幅動作を終了してＡ／Ｄ変換動作に移行する。これに対し、各電圧の差のほうがしきい値電圧よりも低いという結果がでた場合には、信号処理回路６１を図１２に示した状態に切り替えて、増幅回路１の出力結果を巡回させた後、再び増幅動作を実行する。この場合の増幅回路１の各出力電圧Ｖop、Ｖomの差Ｖout[Amp2]は、下記（５）式のように表される。
Ｖout[Amp2]＝２×Ｖout[Amp1]＝４×Ｖout[CDS] …（５）

本実施形態では、増幅動作は、増幅回路１の各出力電圧Ｖop、Ｖomの差がしきい値電圧よりも高くなるまで実行される（オートゲイン）。なお、増幅動作は、Ｃ／Ｖ変換動作後の出力電圧を２のＮ乗に増幅するようにしてもよい（固定ゲイン）。このＮは任意の整数であり、増幅動作を行う回数に相当する。

続く、Ａ／Ｄ変換動作においては、差動出力構成の増幅回路１を用いて巡回型のＡ／Ｄ変換器を実現するべく、信号処理回路６１の回路形態が切り替えられる。なお、この巡回型のＡ／Ｄ変換器の動作等については、例えば、特開２００８−１０４１４２号公報などに詳しく記載されている。また、Ａ／Ｄ変換動作中、増幅回路１の出力電圧は、Ａ／Ｄ変換用のコンパレータ（図示せず）の出力に応じてダイナミックに変化する。このようにＡ／Ｄ変換動作が行われた結果、例えば１１ビットのデジタル値が出力される。Ａ／Ｄ変換動作が終了すると、再びリセット動作が行われる。この際に、増幅回路１は、差動出力構成からシングルエンド出力構成に切り替えられる。

以上説明したように、本実施形態によれば次のような効果が得られる。
増幅回路１は、外部から与えられるモード切替信号のレベルに応じてスイッチＳ１、Ｓ２、Ｓ４の開閉状態を切り替えることにより、シングルエンド出力構成および差動出力構成のうちいずれかの構成を選択して機能させることを可能とした。従って、増幅回路１は、前段の回路から与えられる信号（入力信号）および後段の回路において必要とされる信号（出力信号）の形式（シングルエンド形式、差動形式）に関係なく適用可能となる。また、このように１つの増幅回路１によって、種々の信号形式に対応することができるため、回路面積を増大させることなく、その汎用性を高められるという効果が得られる。

上記のとおり増幅回路１の汎用性を高められるため、増幅回路１を用いれば、入力信号や出力信号の形式に関係なく、様々な形態の信号処理を行う信号処理回路を構成することが可能となる。すなわち、入出力信号形式の異なる信号処理でも１つの増幅回路１で対応することができる。例えば、容量式センサの出力を電圧に変換する場合に用いられるＣ／Ｖ変換回路は、センサの出力形式に応じて様々な回路形態のものが存在する。本実施形態の増幅回路１を用いれば、これら様々なＣ／Ｖ変換回路を容易に実現することができる。

また、例えば、従来では、信号処理回路のアナログ出力をＡ／Ｄ変換する場合、Ａ／Ｄ変換器の入力形式に応じて信号処理回路の出力段の構成を変更する必要があった。なお、一般に、マイコンに組み込まれたＡ／Ｄ変換器はシングルエンド入力形式、ディスクリートのＡ／Ｄ変換器は差動入力形式が多い。このような場合であっても、本実施形態の増幅回路１を用いて信号処理回路を構成すれば、出力段の構成を変更することなく、スイッチＳ１、Ｓ２、Ｓ４の切り替えを行うだけで、各入力形式のＡ／Ｄ変換器に対応することができる。

増幅回路１を用いたＡ／Ｄ変換器５６は、外部から与えられる複数の信号を、１つの増幅回路１を用いて時分割で増幅するとともに１つの信号処理部６０を用いて時分割でＡ／Ｄ変換する。すなわち、Ａ／Ｄ変換器５６は、複数の入力信号を時分割で入力し、各入力信号を１つの信号処理系を用いてＡ／Ｄ変換するマルチチャンネルタイプのＡ／Ｄ変換器である。この場合、各出力信号を順次増幅してＡ／Ｄ変換するという一連の信号処理の途中に、モード切替信号のレベルを動的（ダイナミック）に切り替えることで、増幅回路１の構成（シングルエンド出力構成、差動出力構成）を時分割で切り替えることができる。このため、外部から与えられる複数の信号の形式（シングルエンド形式、差動形式）にかかわらず、増幅およびＡ／Ｄ変換を順次行うことができる。

増幅回路１を用いれば、巡回アルゴリズムを用いて所定の信号処理を行う信号処理回路６１を構成することができる。この場合、信号処理の途中に、モード切替信号のレベルを適宜変更することで、増幅回路１をシングルエンド出力構成または差動出力構成に切り替えることができる。このため、例えば巡回アルゴリズムを用いたＡ／Ｄ変換処理など、処理の途中で信号形式をシングルエンドから差動または差動からシングルエンドに切り替える必要がある場合でも、１つの増幅回路１を用いて信号処理を行うことができる。

このように増幅回路１を用いて構成した信号処理回路を集積化すれば、その回路面積を大きく増加させることなく、様々な信号形式に対応可能な半導体集積回路装置（ＩＣ）を構成することができる。例えば、増幅回路１を用いて、アナログ回路の機能をプログラマブルに変更可能なＩＣモジュールを構成すれば、動的に信号形式を変更可能なアンプを実現することができる。このようなプログラマブルなＩＣモジュールを用いれば、ＩＣの開発期間の短縮や、トータルコストの削減を図ることが可能となる。

増幅回路１の回路形態を切り替えるために追加的に設けるスイッチＳ１〜Ｓ５をＣＭＯＳ構成のアナログスイッチにより構成した。このようなアナログスイッチは、必要とする回路面積は比較的小さい。従って、本実施形態の構成によれば、回路形態の切り替えを行うために追加的に設けた構成に伴う増幅回路１全体の回路面積の増加を僅かな程度にとどめることができる。また、シングルエンド出力構成および差動出力構成のいずれにおいても、スイッチＳ３はオフされた状態であり、スイッチＳ５はオンされた状態である。すなわち、スイッチＳ３、Ｓ５は回路形態を切り替える機能を有さないダミースイッチとして設けられている。このようなダミースイッチを設けることで、対をなす各構成が対称な構造となる。このため、スイッチＳ１〜Ｓ５の寄生抵抗および寄生容量による各対間でのアンバランスを低減することが可能となる。

（第２の実施形態）
以下、本発明の第２の実施形態について図１３を参照しながら説明する。
図１３は、第１の実施形態における図１相当図であり、第１の実施形態と同一部分には同一符号を付して説明を省略する。図１３に示す増幅回路７１は、図１に示した増幅回路１に対し、トランジスタＭ１〜Ｍ５に代えてＭＯＳトランジスタＭ７１〜Ｍ７５を備えている点と、ＣＭＦＢ回路２に代えてＣＭＦＢ回路７２を備えている点とが異なる。

Ｐチャネル型のＭＯＳトランジスタＭ７１、Ｍ７２（差動入力トランジスタに相当）は差動対７３を構成している。トランジスタＭ７１、Ｍ７２の共通に接続されたソースと電源線３との間には、Ｐチャネル型のＭＯＳトランジスタＭ７３が接続されている。トランジスタＭ７１、Ｍ７２のゲートは、それぞれ入力端子８、９に接続されている。トランジスタＭ７３のゲートには、適当な（最適な）バイアス電圧Ｖbp1が印加されている。これにより、トランジスタＭ７３は、差動対７３に一定の電流を供給する電流供給回路７４として機能する。トランジスタＭ７１、Ｍ７２のドレインと電源線４との間には、それぞれＮチャネル型のＭＯＳトランジスタＭ７４、Ｍ７５が接続されている。トランジスタＭ７４、Ｍ７５（負荷トランジスタに相当）は、ＣＭＦＢ回路７２とともに負荷回路７５を構成する。この負荷回路７５は、差動対７３に対する能動負荷として動作する第１の状態と、差動対７３に対する負荷として機能する第２の状態とを切り替え可能に構成されている。

ＣＭＦＢ回路７２の出力端子は、スイッチＳ１を介してトランジスタＭ７４、Ｍ７５の共通に接続されたゲートに接続されている。トランジスタＭ７４のゲート・ドレイン間には、スイッチＳ２が接続されている。トランジスタＭ７５のゲート・ドレイン間には、スイッチＳ３が接続されている。トランジスタＭ７１、Ｍ７４の共通接続ノードＮ７１は、スイッチＳ４を介して出力端子１２に接続されている。トランジスタＭ７２、Ｍ７５の共通接続ノードＮ７２は、スイッチＳ５を介して出力端子１３に接続されている。

ＣＭＦＢ回路７２（電位付与回路および同相帰還回路に相当）は、図１に示したＣＭＦＢ回路２と同様の構成のものである。ＣＭＦＢ回路７２は、出力端子１２、１３から出力される平衡信号Ｖom、Ｖopのコモンモードレベルを検出し、その検出値を所定値に一致させるように出力するバイアス電圧Ｖbcn（所定の電位に相当）を制御する。

このような構成の増幅回路７１は、外部から与えられるモード切替信号がＨレベルのとき、シングルエンド構成の増幅回路として機能する。すなわち、Ｈレベルのモード切替信号が与えられると、トランジスタＭ７４、Ｍ７５がカレントミラー回路を構成することで、負荷回路７５がトランジスタＭ７１、Ｍ７２の能動負荷として機能する。これにより、増幅回路７１は、図１に示した増幅回路１と同様に、シングルエンド出力構成となる。これに対し、Ｌレベルのモード切替信号が与えられると、トランジスタＭ７４、Ｍ７５の共通に接続されたゲートにＣＭＦＢ回路７２から所定のバイアス電圧Ｖbcnが与えられ、負荷回路７５は、トランジスタＭ７１、Ｍ７２の負荷として機能する。これにより、増幅回路７１は、図１に示した増幅回路１と同様に差動出力構成となる。

このような構成により、増幅回路７１は、図１に示した増幅回路１と同様、外部から与えられるモード切替信号のレベルに応じてスイッチＳ１、Ｓ２、Ｓ４の開閉状態を切り替えることにより、シングルエンド出力構成および差動出力構成のうちいずれかの構成を選択して機能させることが可能となっている。従って、本実施形態のように、差動対７３をＰチャネル型のＭＯＳトランジスタＭ７１、Ｍ７２により構成するとともに、これに併せて他のＭＯＳトランジスタの導電型を変更した増幅回路７１であっても、第１の実施形態と同様の作用および効果が得られる。

（第３の実施形態）
以下、本発明の第３の実施形態について図１４を参照しながら説明する。
図１４は、第１の実施形態における図１相当図であり、第１の実施形態と同一部分には同一符号を付して説明を省略する。図１４に示す増幅回路８１は、図１に示した増幅回路１を、フォールデッドカスコード接続の形態に変更したものである。増幅回路８１は、図１に示した増幅回路１に対し、ＭＯＳトランジスタＭ４、Ｍ５に代えてＭＯＳトランジスタＭ８１〜Ｍ８８を備えている点と、ＣＭＦＢ回路２に代えてＣＭＦＢ回路８２を備えている点とが異なる。

電源線３、４の間には、それぞれ対をなすＮチャネル型のトランジスタＭ８１とＭ８２、Ｎチャネル型のトランジスタＭ８３とＭ８４、Ｐチャネル型のトランジスタＭ８５とＭ８６およびＰチャネル型のトランジスタＭ８７とＭ８８が直列に（縦積みとなるように）接続されている。このうち、トランジスタＭ８１〜Ｍ８４はカスコード接続されている。トランジスタＭ８１〜Ｍ８４は、ＣＭＦＢ回路８２とともに負荷回路８３を構成している。この負荷回路８３は、差動対７に対する能動負荷として動作する第１の状態と、差動対７に対する負荷として機能する第２の状態とを切り替え可能に構成されている。

トランジスタＭ８７とＭ８８は、差動対７の出力電流を折り返して負荷回路８３に入力させるための定電流回路８４を構成している。トランジスタＭ８７、Ｍ８８の共通に接続されたゲートには、適当なバイアス電圧Ｖbp1が与えられている。負荷回路８３と定電流回路８４との間に接続されたトランジスタＭ８５、Ｍ８６は、トランジスタＭ１、Ｍ２におけるミラー効果の発生を抑制するためのものである。これらトランジスタＭ８５、Ｍ８６のソース（すなわち、トランジスタＭ８７、Ｍ８８のドレイン）は、それぞれトランジスタＭ１、Ｍ２のドレインに接続されている。トランジスタＭ８５、Ｍ８６の共通に接続されたゲートには、適当なバイアス電圧Ｖbp2が与えられている。

ＣＭＦＢ回路８２の出力端子は、スイッチＳ１を介してトランジスタＭ８１、Ｍ８２の共通に接続されたゲートに接続されている。トランジスタＭ８１のゲートとトランジスタＭ８３のドレインとの間には、スイッチＳ２が接続されている。トランジスタＭ８２のゲートとトランジスタＭ８４のドレインとの間には、スイッチＳ３が接続されている。トランジスタＭ８３およびトランジスタＭ８５の共通接続ノードＮ８１は、スイッチＳ４を介して出力端子１２に接続されている。トランジスタＭ８４およびトランジスタＭ８６の共通接続ノードＮ８２は、スイッチＳ５を介して出力端子１３に接続されている。なお、ノードＮ８１、Ｎ８２は、差動対７および負荷回路８３の共通接続ノードに相当する。

ＣＭＦＢ回路８２（電位付与回路および同相帰還回路に相当）は、図１に示したＣＭＦＢ回路２と同様の構成のものである。ＣＭＦＢ回路８２は、出力端子１２、１３から出力される平衡信号Ｖom、Ｖopのコモンモードレベルを検出し、その検出値を所定値に一致させるように出力するバイアス電圧Ｖbcn（所定の電位に相当）を制御する。

このような構成により、増幅回路８１は、図１に示した増幅回路１と同様、外部から与えられるモード切替信号のレベルに応じてスイッチＳ１、Ｓ２、Ｓ４の開閉状態を切り替えることにより、シングルエンド出力構成および差動出力構成のうちいずれかの構成を選択して機能させることが可能となっている。従って、本実施形態のように、フォールデッドカスコード接続の形態の増幅回路８１であっても、第１の実施形態と同様の作用および効果が得られる。また、カスコード接続の形態を採用したことにより、増幅回路８１における増幅率（ゲイン）を高めることができるという効果も得られる。

（第４の実施形態）
以下、本発明の第４の実施形態について図１５を参照しながら説明する。
図１５は、第２の実施形態における図１３相当図であり、第２の実施形態と同一部分には同一符号を付して説明を省略する。図１５に示す増幅回路９１は、図１３に示した増幅回路７１を、フォールデッドカスコード接続の形態に変更したものである。増幅回路９１は、図１３に示した増幅回路７１に対し、ＭＯＳトランジスタＭ７４、Ｍ７５に代えてＭＯＳトランジスタＭ９１〜Ｍ９８を備えている点と、ＣＭＦＢ回路７２に代えてＣＭＦＢ回路９２を備えている点とが異なる。

電源線３、４の間には、それぞれ対をなすＮチャネル型のトランジスタＭ９１とＭ９２、Ｎチャネル型のトランジスタＭ９３とＭ９４、Ｐチャネル型のトランジスタＭ９５とＭ９６およびＰチャネル型のトランジスタＭ９７とＭ９８が直列に（縦積みとなるように）接続されている。このうち、トランジスタＭ９５〜Ｍ９８はカスコード接続されている。トランジスタＭ９５〜Ｍ９８は、ＣＭＦＢ回路９２とともに負荷回路９３を構成している。この負荷回路９３は、差動対７３に対する能動負荷として動作する第１の状態と、差動対７３に対する負荷として機能する第２の状態とを切り替え可能に構成されている。

トランジスタＭ９１とＭ９２は、差動対７３の出力電流を折り返して負荷回路９３に入力させるための定電流回路９４を構成している。トランジスタＭ９１、Ｍ９２の共通に接続されたゲートには、適当なバイアス電圧Ｖbn1が与えられている。負荷回路９３と定電流回路９４との間に接続されたトランジスタＭ９３、Ｍ９４は、トランジスタＭ７１、Ｍ７２におけるミラー効果の発生を抑制するためのものである。これらトランジスタＭ９３、Ｍ９４のソース（すなわち、トランジスタＭ９１、Ｍ９２のドレイン）は、それぞれトランジスタＭ７１、Ｍ７２のドレインに接続されている。トランジスタＭ９３、Ｍ９４の共通に接続されたゲートには、適当なバイアス電圧Ｖbn2が与えられている。

ＣＭＦＢ回路９２の出力端子は、スイッチＳ１を介してトランジスタＭ９７、Ｍ９８の共通に接続されたゲートに接続されている。トランジスタＭ９７のゲートとトランジスタＭ９５のドレインとの間には、スイッチＳ２が接続されている。トランジスタＭ９８のゲートとトランジスタＭ９６のドレインとの間には、スイッチＳ３が接続されている。トランジスタＭ９５およびトランジスタＭ９３の共通接続ノードＮ９１は、スイッチＳ４を介して出力端子１２に接続されている。トランジスタＭ９６およびトランジスタＭ９４の共通接続ノードＮ９２は、スイッチＳ５を介して出力端子１３に接続されている。なお、ノードＮ９１、Ｎ９２は、差動対７３および負荷回路９３の共通接続ノードに相当する。

ＣＭＦＢ回路９２（電位付与回路および同相帰還回路に相当）は、図１に示したＣＭＦＢ回路２と同様の構成のものである。ＣＭＦＢ回路９２は、出力端子１２、１３から出力される平衡信号Ｖom、Ｖopのコモンモードレベルを検出し、その検出値を所定値に一致させるように出力するバイアス電圧Ｖbcp（所定の電位に相当）を制御する。

このような構成により、増幅回路９１は、図１３に示した増幅回路７１と同様、外部から与えられるモード切替信号のレベルに応じて、スイッチＳ１、Ｓ２、Ｓ４の開閉状態を切り替えることにより、シングルエンド出力構成および差動出力構成のうちいずれかの構成を選択して機能させることが可能となっている。従って、本実施形態のように、フォールデッドカスコード接続の形態の増幅回路９１であっても、第２の実施形態と同様の作用および効果が得られる。また、カスコード接続の形態を採用したことにより、増幅回路９１における増幅率（ゲイン）を高めることができるという効果も得られる。

（第５の実施形態）
以下、本発明の第５の実施形態について図１６を参照しながら説明する。
図１６は、第１の実施形態における図１相当図であり、第１の実施形態と同一部分には同一符号を付して説明を省略する。図１６に示す増幅回路１０１は、図１に示した増幅回路１に対し、スイッチＳ２〜Ｓ５の接続位置が変更されている点と、第１の増幅回路１０２および第２の増幅回路１０３が追加されている点とが異なる。

スイッチＳ２は、トランジスタＭ５のゲート・ドレイン間に接続されている。スイッチＳ３は、トランジスタＭ４のゲート・ドレイン間に接続されている。第１の増幅回路１０２は、Ｎチャネル型のＭＯＳトランジスタＭ１０１およびＰチャネル型のＭＯＳトランジスタＭ１０２から構成されている。トランジスタＭ１０１のゲートは、共通接続ノードＮ１に接続されている。トランジスタＭ１０１のソースは電源線４に接続されている。トランジスタＭ１０２のソースは電源線３に接続されている。トランジスタＭ１０１、Ｍ１０２の共通接続ノードＮ１０１は、スイッチＳ５を介して出力端子１３に接続されている。トランジスタＭ１０２のゲートには、適当なバイアス電圧Ｖbp1が与えられている。これにより、トランジスタＭ１０２は、トランジスタＭ１０１の負荷として機能する。

位相補償回路１０４は、ノードＮ１とノードＮ１０１との間に接続されている。位相補償回路１０４は、直列接続されたコンデンサＣ１０１および抵抗Ｒ１０１から構成されており、差動増幅信号の位相を補償する。このような構成により、第１の増幅回路１０２は、反転増幅器として機能し、共通接続ノードＮ１を介して得られる差動増幅信号を反転増幅し、その反転増幅された差動増幅信号をスイッチＳ５を介して出力端子１３から出力する。

第２の増幅回路１０３は、Ｎチャネル型のＭＯＳトランジスタＭ１０３およびＰチャネル型のＭＯＳトランジスタＭ１０４から構成されている。トランジスタＭ１０３のゲートは、共通接続ノードＮ２に接続されている。トランジスタＭ１０３のソースは電源線４に接続されている。トランジスタＭ１０４のソースは電源線３に接続されている。トランジスタＭ１０３、Ｍ１０４の共通接続ノードＮ１０２は、スイッチＳ４を介して出力端子１２に接続されている。トランジスタＭ１０４のゲートには、適当なバイアス電圧Ｖbp1が与えられている。これにより、トランジスタＭ１０４は、トランジスタＭ１０３の負荷として機能する。

位相補償回路１０５は、ノードＮ２とノードＮ１０２との間に接続されている。位相補償回路１０５は、直列接続されたコンデンサＣ１０２および抵抗Ｒ１０２から構成されており、差動増幅信号の位相を補償する。このような構成により、第２の増幅回路１０３は、反転増幅器として機能し、共通接続ノードＮ２を介して得られる差動増幅信号を反転増幅し、その反転増幅された差動増幅信号をスイッチＳ４を介して出力端子１２から出力する。

このような構成により、増幅回路１０１は、図１に示した増幅回路１と同様、外部から与えられるモード切替信号のレベルに応じて、スイッチＳ１、Ｓ２、Ｓ４の開閉状態を切り替えることにより、シングルエンド出力構成および差動出力構成のうちいずれかの構成を選択して機能させることが可能となっている。従って、本実施形態のように、増幅部を２段に構成した増幅回路１０１であっても、第１の実施形態と同様の作用および効果が得られる。また、増幅部を２段にしたことにより、増幅回路１０１における増幅率（ゲイン）を高めることができるという効果も得られる。

（その他の実施形態）
なお、本発明は上記し且つ図面に記載した各実施形態に限定されるものではなく、次のような変形または拡張が可能である。
スイッチＳ３、Ｓ５は、各対間でのアンバランスが問題にならない程度であれば、設けなくてもよい。スイッチＳ３を設けない場合には、スイッチＳ３の部分を開放すればよい。また、スイッチＳ５を設けない場合には、スイッチＳ５の部分を短絡すればよい。

ＣＭＦＢ回路２、７２、８２、９２に代えて、適当（最適）なバイアス電圧（所定の電位に相当）を出力する電位付与回路を設けてもよい。
巡回型の信号処理回路６１において、Ｃ／Ｖ変換動作および増幅動作の間、または、増幅動作およびＡ／Ｄ変換動作の間にフィルタ動作を行うようにしてもよい。このフィルタ動作は、例えばスイッチトキャパシタフィルタによって行えばよい。

本発明は、上記各実施形態に示す回路形態を有する増幅回路に限らず、種々の回路形態を有する増幅回路に適用可能である。例えば、第３および第４の実施形態において、カスコード接続するトランジスタの段数を３以上に変更してもよい。また、折り返し無しのカスコード接続の回路形態を採用してもよい。第２〜第４の実施形態の増幅回路について、第５の実施形態のように増幅部を２段に構成してもよい。

図面中、１、７１、８１、９１、１０１は増幅回路、２、７２、８２、９２はＣＭＦＢ回路（電位付与回路、同相帰還回路）、７、７３は差動対、１０、７４は電流供給回路、１１、７５、８３、９３は負荷回路、１２は第１の出力端子、１３は第２の出力端子、１４は負荷切替回路、１５は出力切替回路、２４、２７、３２、３８はＣ／Ｖ変換回路（信号処理回路）、４１、４６、５１は半導体集積回路装置、５６はＡ／Ｄ変換器（信号処理回路）、６１は信号処理回路、１０２は第１の増幅回路、１０３は第２の増幅回路、Ｍ１、Ｍ２、Ｍ７１、Ｍ７２は差動入力トランジスタ、Ｍ４、Ｍ５、Ｍ７４、Ｍ７５、Ｍ８１〜Ｍ８４、Ｍ９５〜Ｍ９８は負荷トランジスタ、Ｓ１は第３の負荷切替スイッチ、Ｓ２は第１の負荷切替スイッチ、Ｓ３は第２の負荷切替スイッチ、Ｓ４は第１の出力切替スイッチ、Ｓ５は第２の出力切替スイッチを示す。

Claims (10)

1. 差動対をなす差動入力トランジスタと、
   前記差動入力トランジスタに所定の電流を供給する電流供給回路と、
   前記差動入力トランジスタに対する能動負荷として機能する第１の状態と、前記差動入力トランジスタに対する負荷として機能する第２の状態とを切り替え可能に構成された負荷回路と、
   第１の切替信号が与えられると前記負荷回路を前記第１の状態に切り替え、第２の切替信号が与えられると前記負荷回路を前記第２の状態に切り替える負荷切替回路と、
   前記第１の切替信号が与えられると前記差動入力トランジスタおよび前記負荷回路の共通接続ノードの一方を介して得られる差動増幅信号を出力させ、前記第２の切替信号が与えられると前記差動入力トランジスタおよび前記負荷回路の共通接続ノードの双方を介して得られる差動増幅信号を出力させる出力切替回路とを備えていることを特徴とする増幅回路。
2. 前記出力切替回路は、前記差動入力トランジスタおよび前記負荷回路の共通接続ノードと第１および第２の出力端子との間にそれぞれ介在して設けられた第１および第２の出力切替スイッチを備え、前記第１の切替信号が与えられると前記第１の出力切替スイッチをオンするとともに前記第２の出力切替スイッチをオフし、前記第２の切替信号が与えられると前記第１および第２の出力切替スイッチをオンすることを特徴とする請求項１記載の増幅回路。
3. 前記負荷回路は、対をなす負荷トランジスタと、当該負荷トランジスタの制御端子に付与するための所定の電位を出力する電位付与回路とを備え、
   前記対をなす負荷トランジスタは、互いの制御端子同士および一方の主端子同士が共通接続されるとともに、他方の主端子がそれぞれ前記差動対をなす差動入力トランジスタに接続されており、
   前記負荷切替回路は、前記負荷トランジスタの共通の制御端子と他方の主端子との間に介在して設けられた第１および第２の負荷切替スイッチと、前記負荷トランジスタの共通の制御端子と前記電位付与回路の出力端子との間に介在して設けられた第３の負荷切替スイッチとを備え、前記第１の切替信号が与えられると前記第１の負荷切替スイッチをオンするとともに前記第２および第３の負荷切替スイッチをオフし、前記第２の切替信号が与えられると前記第１および第２の負荷切替スイッチをオフするとともに前記第３の負荷切替スイッチをオンすることを特徴とする請求項１または２記載の増幅回路。
4. 前記電位付与回路は、前記差動増幅信号の出力コモンモードレベルを検出し、その検出値を所定値に一致させるように前記所定の電位を制御する同相帰還回路であることを特徴とする請求項３記載の増幅回路。
5. 前記負荷トランジスタは、カスコード接続されていることを特徴とする請求項３または４記載の増幅回路。
6. 前記差動入力トランジスタおよび前記負荷回路の共通接続ノードの一方を介して得られる差動増幅信号を増幅する第１の増幅回路と、
   前記差動入力トランジスタおよび前記負荷回路の共通接続ノードの他方を介して得られる差動増幅信号を増幅する第２の増幅回路とを備えていることを特徴とする請求項１ないし５のいずれかに記載の増幅回路。
7. 請求項１ないし６のいずれかに記載の増幅回路を備え、
   前記増幅回路を用いて所定の信号処理を実行することを特徴とする信号処理回路。
8. 複数の互いに異なる内容の信号処理を実行可能に構成され、
   実行する前記信号処理の内容に応じて前記増幅回路に与える前記第１の切替信号および前記第２の切替信号を動的に切り替えることを特徴とする請求項７記載の信号処理回路。
9. 前記増幅回路を通じて信号を巡回させることにより所定の信号処理を行うことを特徴とする請求項７記載の信号処理回路。
10. 請求項１ないし６のいずれかに記載の増幅回路を備えていることを特徴とする半導体集積回路装置。

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