JP2011210275A5 - - Google Patents

Claims (10)

1. 高い性能を有する第１の組のコアおよび低い性能を有する第２の組のコアを含む、複数の非対称型コアと、前記高い性能を有する第１の組のコアおよび前記低い性能を有する第２の組のコアに接続された、スレッドマイグレーションロジックと、を有するプロセッサと
   を備え、
   前記スレッドマイグレーションロジックは、一命令当たりのエネルギーに基づいて、前記高い性能を有する第１の一組のコアの第１のコアと、前記低い性能を有する第２の一組のコアの第２のコアとの間で、スレッドをマイグレーションする、プロセッサ。
2. 前記スレッドマイグレーションロジックは、前記第１の組のコアおよび第２の組のコアに関連付けられた電源電流を含む電力消費の大きさに応じてマイグレーションする、請求項１に記載のプロセッサ。
3. 前記スレッドマイグレーションロジックは、前記第１の組のコアおよび前記第２の組のコアの数と、前記第１の組のコアおよび前記第２の組のコアの数に関連付けられた任意の数の現在の実行スレッドと、を追跡するオペレーティングシステムに関連付けられたオペレーティングシステムのスケジューラに応じてマイグレーションする、請求項１に記載のプロセッサ。
4. 前記スレッドマイグレーションロジックは、マイグレーションをトリガする特定の時間間隔を発生する周期タイマに応じてマイグレーションする、請求項１に記載のプロセッサ。
5. 前記電力消費の大きさは、コアが実行しているか停止しているかを反映する値に、コアが実行状態にあるときに１クロック当たりに費やされるエネルギー量を乗算することによって求められる、請求項２に記載のプロセッサ。
6. 前記プロセッサの各組のコアの属性を監視するためのモニタロジックをさらに備え、前記属性は１クロックサイクル当たりにリタイヤされる命令の数である、請求項１に記載のプロセッサ。
7. 前記電力消費の大きさは、１クロックサイクル当たりにリタイヤされる命令の数に、１命令当たり、かつ、１クロック当たりに費やされるエネルギー量を乗算することによって求められる、請求項２に記載のプロセッサ。
8. 前記プロセッサの各組のコアの属性を監視するためのモニタロジックをさらに備え、前記属性は前記コアの機能ブロックのアクティブステータスである、請求項１に記載のプロセッサ。
9. 電力消費の大きさは、前記機能ブロックがアクティブであるのか又はアイドルであるのかを反映する値に、前記機能ブロックがアクティブであるときに１クロック当たりに費やされるエネルギー量を乗算することによって求められる、請求項８に記載のプロセッサ。
10. １命令当たりのエネルギーのメトリックに基づいて、低い性能を有する第２の組の複数のコアに含まれる第２のコアから高い性能を有する第１の組の複数のコアに含まれる第１のコアへ、スレッドマイグレーションロジックを介して、スレッドの実行をマイグレートすることを含む方法。