JP2000322259A

JP2000322259A - データ処理装置

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Publication number: JP2000322259A
Application number: JP11130028A
Authority: JP
Inventors: Masanobu Tsunoda; 賢伸津野田; Osamu Nishii; 修西井; Sadashige Nakano; 定樹中野
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1999-05-11
Filing date: 1999-05-11
Publication date: 2000-11-24

Abstract

(57)【要約】【課題】実行すべきプログラムの内容、更には演算器
の利用度合等に応じて、演算処理の高速化又は低消費電
力を選択して何れかを優先させることが容易なデータ処
理装置を提供する。【解決手段】命令をデコードして制御信号を出力する
制御手段（４００）と、前記制御手段から出力される制
御信号に従って夫々独立に且つ並列に演算可能なｎ個
（ｎ≧２）の演算器（５００−１〜５００−ｎ）を備
え、最大で前記ｎ個の命令をｎ個の演算器を用いて実行
させる高速モードと、最大でｍ個（１≦ｍ≦ｎ−１）の
命令をｍ個の演算器を用いて実行させる低電力モードの
２つの動作モードを有する。演算指令が与えられて命令
実行に割り当てられた演算器には動作クロック信号を供
給し、演算指令が与えられずに命令実行に割り当てられ
なかった演算器には動作クロックの供給を遮断する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、データ処理装置に
関し、特にプロセッサの動作モードによって同時に使用
する演算器の数を制御することにより低消費電力を実現
する技術に関し、例えばスーパスカラプロセッサあるい
はＶＬＩＷ（Very Large Scale Instruction Word）プ
ロセッサ等に適用して有効な技術に関する。

【０００２】

【従来の技術】近年の高性能マイクロプロセッサは、処
理性能を向上させるため複数の命令を同時にデコード
し、並列に動作する複数の演算器により同時に実行する
ことで命令あたりの平均実行サイクル数を削減するスー
パスカラ技術を採用するものが一般的である。しかしな
がら並列度を上げるのに伴い同時に動作する回路規模が
増大し、その結果として生じる消費電力の増大が処理性
能のさらなる向上に対する障壁となっている。

【０００３】マイクロプロセッサを含む論理演算装置の
実現においては、現在主としてＣＭＯＳ回路が採用され
ている。ＣＭＯＳ回路の消費電力は通常その動作周波数
に比例し、電源電圧の二乗に比例する要素が支配的であ
ること、また入力信号が変化しない場合にはほとんど電
力を消費しないことを特徴とする。

【０００４】このようなマイクロプロセッサにおける第
１の消費電力低減方式として、動作モード管理機構を設
け、実行すべきアプリケーションが存在しない場合にプ
ロセッサ全体を通常の動作モードからクロックを停止さ
せることで低消費電力モードへ移行する手法が実施され
ている。

【０００５】また第２の方式として、特開平５−３２４
１３９号公報に記載されているように、マイクロプロセ
ッサ内部の機能ブロックごとに電源制御回路を設け、命
令実行に必要と判定された機能ブロックのみ電源供給を
行い、実行に不必要と判定された機能ブロックの電源を
遮断する方法、または特開平４−２８７１０５号公報に
記載されているように、機能ブロックごとにクロック制
御回路を設け、命令実行に必要な機能ブロックにのみク
ロックを供給し、実行に不必要な機能ブロックのクロッ
クを遮断する手法が公知である。ここで機能ブロックの
電源を制御する手法においては、一般に機能ブロックで
の命令実行に先立ち電源供給開始後電源線の電圧安定期
間待機する必要が生じるのに対し、クロックを制御する
手法においては、電源制御の際に見られる不安定期間が
なくより単純なハードウエアでより高速な制御が可能と
なるため、クロック制御手法はマイクロプロセッサの消
費電力低減方式としてきわめて有効である。

【０００６】

【発明が解決しようとする課題】上記第１の従来技術
は、実行すべきアプリケーションが存在するかどうかを
判定し、実行すべきアプリケーションが存在しない場合
にマイクロプロセッサ全体が低消費電力モードへ移行す
るという粗い電力管理である。したがって、例えば機能
ブロックとして整数演算器と浮動小数点演算器を集積し
たマイクロプロセッサにおいて整数演算命令のみからな
るアプリケーションを実行する場合のように、実行する
アプリケーションによっては全くあるいはほとんど使用
しない機能ブロックが存在する場合、２モードを切り替
える方式では特定の機能ブロックのみを停止させるきめ
細かい電力管理ができないため、通常の動作モードにお
いて不必要な電力消費が発生するだけでなく、低消費電
力モードへ移行する期間が非常に限定されるという問題
がある。

【０００７】上記第２の従来技術は、マイクロプロセッ
サが内蔵する周辺機能ブロックのうち、アプリケーショ
ンが使用しないことが既知の機能ブロックに対する電源
またはクロックを遮断する、もしくはそれぞれ独立かつ
並列に演算可能な複数の演算器のうち、命令間の競合に
より命令が発行されず実行すべき命令が存在しない演算
器に対する電源またはクロックを遮断するものであり、
マイクロプロセッサの整数演算、浮動小数点演算などの
演算性能を低減させない範囲で不必要な電力消費を削減
する方式である。近年、情報処理装置のマルチメディア
化やユーザインタフェースの多様化に伴い、動画像や音
声などのマルチメディアデータを取り扱うアプリケーシ
ョンの高速処理を可能とすべくマイクロプロセッサの高
性能化が急速に進んでいる。しかしながら、テキスト処
理をはじめとする従来からのアプリケーションにおいて
は、例えばマイクロプロセッサのピーク性能の１０％の
性能で実用的な処理速度が得られる。すなわち、演算性
能を低減させない従来の低電力化技術では、アプリケー
ションによっては必要以上に高い演算性能を実現するこ
とにより不必要な電力消費が発生するという問題があ
る。

【０００８】本発明の目的は、実行すべきプログラムの
内容、更には演算器の利用度合等に応じて、演算処理の
高速化又は低消費電力を選択して何れかを優先させるこ
とが容易なデータ処理装置を提供することにある。

【０００９】本発明の別の目的は、アプリケーションが
必要とする演算性能に応じて同時に命令を実行する演算
器をユーザが任意に設定できるようにして、従来よりも
柔軟に消費電力の削減を行うことができるデータ処理装
置を提供することにある。

【００１０】本発明の更に別の目的は、データ処理装置
の動作に伴う発熱による熱暴走あるいは熱破壊を防止す
ることができるデータ処理装置を提供することにある。

【００１１】本発明の前記並びにその他の目的と新規な
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。

【００１２】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。

【００１３】すなわち、データ処理装置は、命令をデコ
ードして制御信号を出力する制御手段（４００）と、前
記制御手段から出力される制御信号に従って夫々独立に
且つ並列に演算可能なｎ個（ｎ≧２）の演算器（５００
−１〜５００−ｎ）を備え、最大で前記ｎ個の命令をｎ
個の演算器を用いて実行させる高速モードと、最大でｍ
個（１≦ｍ≦ｎ−１）の命令をｍ個の演算器を用いて実
行させる低電力モードの２つの動作モードを有する。

【００１４】たとえば、前記ｎ個の演算器は、同一の演
算器を少なくとも２個含み、前記制御手段は、前記高速
モードでは前記同一演算器の全てに演算指令を与えるこ
とを許容し、前記低電力モードでは前記同一演算器の所
定の一つに対して演算指令を与えることを許容する。

【００１５】演算指令が与えられて命令実行に割り当て
られた演算器には動作クロック信号を供給し、演算指令
が与えられずに命令実行に割り当てられなかった演算器
には動作クロックの供給を遮断する。クロック供給停止
の他に、動作電源の選択的な供給停止、信号の入力遮断
などの手段を採用してもよい。

【００１６】上記によれば、高速モードでは低電力モー
ドに比べて多くの演算器を並列動作させることができ、
データ処理効率を最優先とすることができる。これに対
して低電力モードでは命令実行に割り当て可能な演算器
の数が高速モードよりも少ないから、電力消費を低減で
きる。

【００１７】上記データ処理装置には、前記低電力モー
ド又は高速モードを指示する情報が任意に設定可能にさ
れ、設定された情報を前記制御手段に与えるモード設定
手段を採用可能である。更に、前記低電力モードにおい
て、演算指令を受け付け可能な演算器と演算指令の受け
付けを抑止する演算器とを指定するための情報が任意に
設定可能にされ、設定された情報を前記制御手段に与え
る動作指定手段を採用してもよい。これにより、動作モ
ードの設定、低電力モードにおいて利用可能な演算器の
指定を柔軟に行うことができる。

【００１８】前記制御手段は、デコードされた命令の実
行に割り当てることができる演算器の有無を判定し、動
作モードに応じた最大限の割り当て数に至る前に演算器
を割り当て不可能な状態になっとときは、当該割り当て
不可能な命令の直前の命令までを並列実行させ、当該割
り当て不可能な命令の実行は後の命令実行サイクルで行
うようにすればよい。

【００１９】また、前記制御手段は、命令コードの特定
ビットのデコード結果にしたがって前記動作モードを判
定してもよい。このとき、複数の命令コードがそれぞれ
異なる動作モードを指定した場合には指定動作モードが
異なる直前までの命令を並列に実行させ、その後の動作
モードを当該異なった指定動作モードとする。

【００２０】また、前記制御手段は、命令アドレスの特
定ビットの値にしたがって、換言すれば命令が格納され
ている命令アドレスのエリアにしたがって、前記動作モ
ードを判定してもよい。このとき、複数の命令アドレス
がそれぞれ異なる動作モードを指定した場合には指定動
作モードが異なる直前までの命令を並列に実行させ、そ
の後の動作モードを当該異なった指定動作モードにすれ
ばよい。

【００２１】夫々の演算器の使用率を計測し、計測値と
予め指定された特定の使用率との大小を比較し、１個以
上の特定の演算器の使用率が予め指定された特定の使用
率より小さい場合に、低電力モードを指定するようにし
てもよい。

【００２２】更に、データ処理装置若しくはその近傍の
雰囲気温度を計測し、予め指定された特定の温度との大
小を比較し、温度が予め指定された特定の温度より大き
い場合に低電力モードを指定するようにしてもよい。

【００２３】

【発明の実施の形態】《第１のマイクロプロセッサ》図
１には本発明に係るデータ処理装置の一例である第１の
マイクロプロセッサＭＰＵ１が示される。図１におい
て、１００は命令制御部であり、３２ビットの命令アド
レス１１１を出力する命令アドレス生成回路１１０と命
令レジスタ１３０を有する。命令アドレス１１１は命令
キャッシュメモリ１２０に供給され、キャッシュメモリ
１２０は、キャッシュヒットであればその命令を命令バ
ス１２１を介して命令レジスタ１３０に供給し、キャッ
シュミスの場合には図示を省略する外部メモリから所要
の命令を読み込んでから必要な命令を命令レジスタ１３
０に与える。命令レジスタ１３０にフェッチされた命令
は命令バス１３１に出力される。

【００２４】２００で示されるものは動作モード設定回
路である。この動作モード設定回路２００は、プロセッ
サの現在の動作モードを示す例えば１ビットの動作モー
ド設定レジスタ２１０、複数の動作モード更新信号４３
０、４３１が示す動作モード更新内容を調停し最も優先
度の高い更新信号２２１を出力する調停回路２２０から
構成され、前記レジスタ２１０に設定されたプロセッサ
の現在の動作モードを指定する動作モード指定信号２１
１を出力する。動作モード設定レジスタ２１０は３２ビ
ットアドレス空間の特定のアドレス（例えばＨ’ＦＦＦ
Ｆ００００）にマッピングされており、その内容は特定
アドレスへのロード命令の実行により動作モード指定信
号２１１を経由して読み出すことができ、また特定アド
レスへのストア命令の実行により動作モード更新信号４
３０を経由して書き込みが可能である。動作モード設定
レジスタ２１０の内容が、例えば値１の場合は、マイク
ロプロセッサＭＰＵ１の現在の動作モードが高速モード
であることを、値０の場合は低電力モードであることを
示す。動作モード更新信号４３０、４３１は、例えば値
１の場合は高速モードに遷移することを要求するもので
あり、値０の場合は低電力モードに遷移することを要求
するものである。尚、動作モード更新信号４３１は、同
一チップ上に集積された例えば図示を省略するダイレク
トメモリアクセスコントローラ（ＤＭＡＣ）などの周辺
機能ブロックあるいはチップ外の回路が特定の動作モー
ドへの遷移を要求するための動作モード設定信号であ
る。

【００２５】前記調停回路２２０の一例は図２に示され
ている。図２において、２２２はオアゲートであり、こ
の論理構成によれば、動作モード更新信号４３０による
高速モードへの遷移要求の優先度が高くされ、動作モー
ド更新信号４３１による低電力モードへの遷移要求の優
先度が低くなっている。見方を変えれば、高速モードへ
の遷移要求のほうが優先度が高くされている。

【００２６】図１において３００で示されるものは演算
器分類設定回路である。この演算器分類設定回路３００
は、後述のｎ個の演算器５００−１〜５００−ｎの夫々
について、低電力モードで演算指令を発行可能かどう
か、換言すれば、低電力モードで動作させることが可能
か否かを示すｎビットの演算器分類設定レジスタ３１
０、演算器分類更新信号４４０の更新内容を検査し必要
に応じてその内容を修正した更新信号３２１を出力する
検査回路３２０から構成され、前記レジスタ３１０に設
定された現在の演算器の分類を指定する演算器分類指定
信号３１１を出力する。演算器分類設定レジスタ３１０
は、演算器５００−１〜５００−ｎのそれぞれに対応す
る各１ビットの制御ビット３１０−１〜３１０−ｎを有
し、例えば３２ビットアドレス空間の特定のアドレス
（例えばＨ’ＦＦＦＦ００１０）にマッピングされてい
る。そのレジスタ３１０の内容は前記特定アドレスへの
ロード命令の実行により演算器分類指定信号３１１を経
由して読み出すことができ、また、前記特定アドレスへ
のストア命令の実行により演算器分類更新信号４４０を
経由して書き込みが可能である。演算器分類設定レジス
タ３１０のあるビットが、例えば値１の場合は低電力モ
ード時に対応する演算器に対して演算指令の発行が可能
であることを、値０は低電力モード時に対応する演算器
に対して演算指令の発行が禁止されることを、命令デコ
ーダ４００に示す。高速モード時にはレジスタ３１０の
設定は無視される。

【００２７】前記検査回路３２０の一例は図３に示され
る。この構成によれば、命令実行を継続するのに最低限
動作させる必要のある演算器（例えば演算器５００−
１）に対応するビットについて、書き込む値が０か１か
にかかわらず常に演算指令を発行可能な値である値１を
出力することで、例えば低電力モード時に演算器分類設
定レジスタ３１０に対して全ビットが値０に設定される
ことによって、マイクロプロセッサがハングアップする
ような誤使用を防止することができる。

【００２８】なお、マイクロプロセッサＭＰＵ１のリセ
ット時には、動作モード設定レジスタ２１０は低電力モ
ードを示す値０に、また演算器分類設定レジスタ３１０
の内容は命令実行を継続するのに最低限動作させる必要
のある、演算器に対してのみ演算指令の発行を可能にす
る値、例えば演算器５００−１のみ命令発行を可能にす
る値１０・・・０に初期化される。

【００２９】図１において４００で示されるものは、命
令バス１３１上の命令をデコードし、演算器５００−１
〜５００−ｎに対する演算指令発行の有無を示す演算指
令発行信号（演算動作イネーブル信号）４１０−１〜４
１０−ｎ、発行された演算指令によって可能にされる演
算内容（演算動作の内容）を指定する演算内容指定信号
４２０−１〜４２０−ｎ、動作モード設定レジスタ２１
０へのストア命令をデコードした場合に動作モードの更
新内容を示す動作モード更新信号４３０、演算器分類設
定レジスタ３１０へのストア命令をデコードした場合に
演算器分類の更新内容を示す演算器分類更新信号４４
０、命令発行が不可能であることを示す例外検出信号４
５０を出力する命令デコーダである。

【００３０】図１において５００−１〜５００−ｎで示
されるものは、ｎ個の演算器である。クロック制御回路
５１０−１〜５１０−ｎは、演算器５００−１〜５００
−ｎのそれぞれに入力されるクロック５２０−１〜５２
０−ｎを制御する。例えば演算指令発行信号４１０−ｎ
がイネーブル（値１）のときは、クロック信号５２０−
ｎにクロック信号５３０の変化を与えて演算器５００−
ｎに供給する。一方、演算指令発行信号４１０−ｎがデ
ィスエーブル（値０）のときは、クロック信号５２０−
ｎにはクロック信号５３０の変化を伝達せず、演算器５
００−ｎの動作を停止させる。演算指令信号がディスエ
ーブルとされる演算器の動作を停止させる手法はクロッ
ク信号の供給停止に限定されず、各種信号の入力の遮
断、動作電源供給の遮断などの手法に変更してもよい。

【００３１】例外処理回路６００は例外の受け付けを各
演算器に通知する例外発生信号６１０を出力する。更
に、命令制御部１００に対して例外発生要因に応ずる例
外処理用のベクタアドレスを出力する。クロック信号５
３０はクロック発生回路（ＣＰＧ）６２３から出力され
る。前記演算器５００−１〜５００−ｎは、同種の演算
器を複数個含んでいる。例えば、演算器５００−１、５
００−２は共に整数演算器（整数演算器を単にＡＬＵと
も記す）であり、演算器５００−３、５００−４は共に
積和演算器（積和演算器を単にＤＳＰとも記す）であ
り、演算器５００−５は浮動小数点演算器（浮動小数点
演算器を単にＦＰＵとも記す）であるというような態様
である。

【００３２】前記演算器５００−１〜５００−ｎによる
演算に必要なデータを保持するためにデータキャッシュ
メモリ（ＤＣＡＣＨＥ）６２０が設けられている。デー
タキャッシュメモリ（DＣＡＣＨＥ）６２０はキャッシ
ュデータバス５９０及びキャッシュアドレスバス５９１
を介して演算器５００−１〜５００−ｎに接続されてい
る。前記命令キャッシュメモリ１２０及びデータキャッ
シュメモリ６２０は内部バス６２４を介してバスステー
トコントローラ（ＢＳＣ）６２１に接続される。バスス
テートコントローラ６２１には、その他に、図示を省略
するＤＭＡＣなどの周辺回路が接続されていてもよい。
このバスステートコントローラ６２１は、図示を省略し
た周辺回路や外部アドレス空間に対するアクセスに際し
て、夫々に必要なアクセスサイクルでバスサイクルを起
動する。外部アドレス空間に対するアクセスの場合、バ
スステートコントローラ６２１は、外部バスインタフェ
ース回路（ＢＩＦ）６２２を介して外部バスサイクルを
起動する。前記命令キャッシュメモリ１２０やデータキ
ャッシュメモリ６２０が一時的に保有するエントリデー
タは前記外部バスに接続されているメインメモリが保有
するデータの一部のデータになっている。

【００３３】ここで、特に制限されないが、マイクロプ
ロセッサＭＰＵ１は、ＭＩＭＤ（Multiple Instruction
stream Multiple Data stream）形式のマイクロプロセ
ッサとされる。したがって、演算器毎に演算命令を実行
することになる。その場合、命令レジスタ１３０から複
数の演算命令を読み込んで解読し、演算命令の実行に割
り当てる演算器を決定した後、複数個の演算器を並列に
動作させることができる。このとき並列動作させる演算
器の割り当ては、前述のように、マイクロプロセッサＭ
ＰＵ１に設定された動作モード（低電力モード又は高速
モード）と演算器分類指定レジスタ３１０の内容に従っ
て行なわれる。

【００３４】図４には前記マイクロプロセッサＭＰＵ１
による実行演算器割り当て制御動作の制御手順が例示さ
れている。ただし動作モード設定レジスタ２１０及び演
算器分類設定レジスタ３１０の内容はそれぞれ特定のア
ドレスに対するストア命令により命令実行に必要な値に
設定されているものとする。

【００３５】まず、命令アドレス生成回路１１０が同時
に１個または複数の命令を読み出すアドレスを生成す
る。同時に読み出す命令数は、不要な電力消費を抑える
ためプロセッサが高速モードの場合ｎ個、低電力モード
ではｍ個、すなわち演算器分類設定レジスタ３１０にお
いて値１が設定されている演算器の数とする。ただし動
作モードに拘わらずに常にｎ個の命令を同時に読み出す
ことで制御を簡略化してもよい。命令アドレス１１１に
対応する複数個の命令は命令キャッシュ１２０から読み
出されて、前記レジスタ１３０にフェッチされる。

【００３６】フェッチされた命令は順番に命令デコーダ
４００に供給される。供給された命令は、命令デコーダ
４００によって順番に解読される。即ち、命令デコーダ
４００は、動作モード指定信号２１１及び演算器分類指
定信号３１１の指定内容と、命令のデコード結果から解
かる演算内容等に基づき、供給された各命令についてそ
れぞれ実行可能な演算器の割り当てを行う。更に詳しく
説明する。命令デコーダ４００は動作モード指定信号２
１１を読み出し、現在のプロセッサの動作モードが高速
モード（値１）であるか低電力モード（値０）であるか
を検査する（ステップＳ９０１）。高速モードの場合は
ｎ個の演算器全てのうち、命令ｉを実行可能かつ命令未
割り当ての演算器を探索し（ステップＳ９０２−１）、
低電力モードの場合は演算器分類指定信号３１１におい
て値１をもつ低電力モード時に演算指令を供給可能なｍ
個の演算器のうち、命令ｉを実行可能かつ命令未割り当
ての演算器を探索する（ステップＳ９０２−２）。各モ
ードで割り当て可能な演算器が存在する場合（ステップ
Ｓ９０３−１、Ｓ９０３−２）、該演算器の１個を命令
ｉの実行演算器として割り当て（ステップＳ９０４−
１、Ｓ９０４−２）、存在しない場合には命令ｉを含む
命令ｉ以降のすべての命令について演算器割り当てを中
止する。中止したときは、そこまで演算器割り当てが済
んだ命令を並列的に実行させ、その後、続きの命令に対
して、前記ステップＳ９０１から処理が開始される。但
し、命令ｉが動作モード設定レジスタ２１０または演算
器分類設定レジスタ３１０の設定値を更新する命令の場
合（ステップＳ９０５−１、Ｓ９０５−２）、命令ｉを
含まず命令ｉ以降の全ての命令について演算器割り当て
を中止する。すなわち、レジスタ２１０あるいはレジス
タ３１０の値を更新する命令ｉの直前の命令を、演算器
を割り当てる一連の命令の最後の命令とし、命令ｉの実
行結果を直ちに次サイクルの演算器割り当てに反映させ
るようにする。換言すれば、動作モード設定レジスタ２
１０または演算器分類設定レジスタ３１０の設定値を更
新する命令の実行を優先させる、ということである。こ
れにより高速モードで動作すべき命令列と低電力モード
で動作すべき命令列が同時に発行される、あるいは意図
しない演算器に対して命令が発行されるという矛盾を回
避することができる。

【００３７】以上の操作を、ステップＳ９０６−１とＳ
９０６−２又はＳ９０７−１とＳ９０７−２を経て所定
の回数だけ繰り返すことにより、実行演算器の割り当て
が完了する。

【００３８】尚、低電力モードにおいてレジスタ１３０
に保持された命令のうち最も先行する命令についての演
算器割り当てが不可能な場合（ステップＳ９０８）、命
令デコーダ４００は命令実行不可能であることを示す例
外検出信号４５０として、例えば値１を出力する。命令
デコーダ４００は、高速モード及び低電力モードにおい
て１個以上の命令について演算器割り当てが可能な場合
は前記信号４５０を値０にしている。

【００３９】そして、命令デコーダ４００は演算器割り
当て結果に基づき、各演算器５００−１〜５００−ｎに
対し演算指令信号４１０−１〜４１０−ｎ及び演算内容
指定信号４２０−１〜４２０−ｎを出力する。演算指令
信号４１０−１〜４１０−ｎは、命令の実行に割り当て
られた演算器には値１を、割り当てられなかった演算器
には値０を出力する。演算内容指定信号４２０−１〜４
２０−ｎは、命令の割り当てられた演算器には割り当て
られた命令を実行するのに必要な制御信号（命令デコー
ダでデコードされた制御信号）を、命令の割り当てられ
なかった演算器には例えば前サイクルと同一の信号、或
いは、ノンオペレーションを指示する信号等の所定の信
号が出力される。

【００４０】命令指令信号４１０−１〜４１０−ｎをも
とに、クロック制御回路５１０−１〜５１０−ｎは、プ
ロセッサのクロック信号５３０から各演算器５００−１
〜５００−ｎに入力すべき演算器クロック信号５２０−
１〜５２０−ｎを生成する。即ち、クロック制御回路５
１０−１〜５１０−ｎの内、命令実行に割り当てられた
演算器に対応するクロック制御回路はクロック信号５３
０を演算器クロックとして出力し、命令実行に割り当て
られなかった演算器に対応するクロック制御回路は例え
ば値０の固定値を出力する。これにより、命令実行に割
り当てられない演算器へのクロック信号の供給が遮断さ
れ、内部回路の不必要なスイッチングによる電力消費を
削減することができ、所要の演算性能に応じて必要最小
限の電力のみを消費する制御が実現される。

【００４１】命令デコーダ４００が命令実行不可能であ
ることを示す例外検出信号４５０として例外検出状態
（値１）を出力した場合、例外処理回路６００は該例外
が受け付け可能であれば受け付け、例外発生信号６１０
に対し例えば値１を出力する。例外が受け付けられた場
合、演算器５００−１〜５００−ｎのうち例外を発生さ
せた命令以降の命令を実行している演算器はその演算を
中止する。

【００４２】ここで、演算器割り当て処理の更に具体的
な例を挙げる。例えば、マイクロプロセッサＭＰＵ１
は、演算器５００−１〜５００−５として、ＡＬＵ５０
０−１、ＡＬＵ５００−２、ＤＳＰ５００−３、ＤＳＰ
５００−４、ＦＰＵ５００−５の合計５個の演算器を備
えているとする。

【００４３】このとき、低電力モードが指定されてい
て、レジスタ３１０の制御ビット３１０−１〜３１０−
ｎは、ＡＬＵ５００−１とＤＳＰ５００−３に演算指令
を発行可能とするデータが設定されているとする。例え
ば、マイクロプロセッサＭＰＵ１が２個のＤＳＰ命令を
読み込んだ場合、一つのＤＳＰ５００−３だけが動作可
能であるから、読み込んだ一つのＤＳＰ命令をＤＳＰ５
００−３に実行させ、ＡＬＵ５００−１は動作クロック
信号が遮断される。最初のＤＳＰ命令の実行終了後、次
のＤＳＰ命令の実行にもＤＳＰ５００−３が割り当てら
れて実行される。マイクロプロセッサＭＰＵ１がＤＳＰ
命令とＡＬＵ命令を読み込んだ場合は、一つのＡＬＵ５
００−１と一つのＤＳＰ５００−３が動作可能であるか
ら、読み込んだ一つのＤＳＰ命令の実行にＤＳＰ５００
−３を割り当て、読み込んだ一つのＡＬＵ命令の実行に
ＡＬＵ５００−１を割り当て、ＡＬＵ５００−１及びＤ
ＳＰ５００−３が並列的に演算動作される。何れの場合
も、ＡＬＵ５００−２、ＤＳＰ５００−４、ＦＰＵ５０
０−５の動作クロック信号は遮断される。

【００４４】上記条件のとき、高速モードが指定されて
いる場合には、レジスタ３１０の制御ビット３１０−１
〜３１０−ｎは無視される。マイクロプロセッサＭＰＵ
１が複数のＣＰＵ命令と複数のＤＳＰ命令を読み込んだ
場合、読み込んだ一つのＡＬＵ命令をＡＬＵ５００−１
に、読み込んだもう一つのＡＬＵ命令をＡＬＵ５００−
２に、読み込んだ一つのＤＳＰ命令をＤＳＰ５００−３
に、読み込んだもう一つのＤＳＰ命令をＤＳＰ５００−
４に割り当て、その後、ＡＬＵ５００−１、ＡＬＵ５０
０−２、ＤＳＰ５００−３、ＤＳＰ５００−４に夫々の
命令デコード結果にしたがって演算制御信号４２０−
１、４２０−２、４２０−３、４２０−４が与えられ、
それらは並列的に演算動作する。

【００４５】《第２のマイクロプロセッサ》次に、本発
明に係るデータ処理装置の第２の例である第２のマイク
ロプロセッサについて説明する。図５には第２のマイク
ロプロセッサの命令フォーマットを示す。第１のマイク
ロプロセッサＭＰＵ１では特定アドレスに対してストア
命令を実行することで動作モード設定レジスタ２１０の
内容を更新してマイクロプロセッサＭＰＵ１の動作モー
ドを指定するように構成したが、第２のマイクロプロセ
ッサでは、命令コード自体に動作モードを指定するビッ
トを設け、これによって、命令毎にマイクロプロセッサ
の動作モードを指定できるようにした。

【００４６】図５の命令フォーマットにおいて、特に制
限されないが、命令７００は３２ビットのビット長を有
し、その中に、該命令を実行すべき動作モードを指定す
る動作モード指定ビット７０１が、命令コード７００の
ビット３１として割り当てられている。動作モード指定
ビット７０１が例えば値０の場合高速モードを指定し、
値１の場合低電力モードを指定する。ビット７０１が高
速モードを指定する命令を高速モード命令、ビット７０
１が低電力モードを指定する命令を低電力モード命令と
呼ぶ。尚、命令コードの７００のビット３０〜ビット０
は所定の形式をもち、演算の種類、レジスタ番号、即値
などを指定する。

【００４７】図５の命令フォーマットを有する第２のマ
イクロプロセッサは、図１の構成に対し、これに代え
て、命令デコーダ４００に動作モード指定ビット７０１
のデコード機能を追加すればよい。その他の構成は図１
と同様であるので、第２のマイクロプロセッサについて
は図示を省略してある。

【００４８】図６には前記第２のマイクロプロセッサに
よる実行演算器割り当て制御動作の制御手順が例示され
ている。第１のマイクロプロセッサＭＰＵ１と同様に、
命令デコーダ４００は動作モード指定信号２１１を読み
出し現在のプロセッサの動作モードが高速モード（値
１）であるか低電力モード（値０）であるかをを検査す
る（ステップＳ９１１）。高速モードの場合、まず命令
ｉが高速モード命令であることを調べ（ステップＳ９１
２−１）、高速モード命令である場合はｎ個の演算器全
てのうち、命令ｉを実行可能で且つ命令実行未割り当て
の演算器を探索する（Ｓ９１３−１）。低電力モードの
場合、先ず、命令ｉが低電力モード命令であることを調
べ（ステップＳ９１２−２）、低電力モード命令である
場合は、演算器分類指定信号３１１において値１をもつ
低電力モード時に演算指令を供給可能なｍ個の演算器の
うち、命令ｉを実行可能かつ命令実行未割り当ての演算
器を探索する（ステップＳ９１３−２）。高速モードに
おいて命令ｉが低電力モード命令の場合、あるいは低電
力モードにおいて命令ｉが高速モード命令である場合、
命令ｉを含む命令ｉ以降の全ての命令について演算器割
り当てを中止すると共に、現在の動作モード指定信号２
１１の内容を反転させた値を動作モード更新信号４３０
として出力し、その結果を次サイクルの演算器割り当て
に反映させる。これにより高速モード命令と低電力モー
ド命令に関する演算指令が同時に発行されないことを保
証できる。結局、低電力モードで高速モード命令をデコ
ードしたときはその直前までの低電力モード命令に関し
て演算器割り当てを行った命令を並列実行し、その後
で、当該次の高速モード命令を実行するようになる。同
様に、高速モードで低電力モード命令をデコードしたと
きはその直前までの高速モード命令に関して演算器割り
当てを行った命令を並列実行し、その後で、当該次の低
電力モード命令を実行するようになる。

【００４９】各モードで命令ｉを割り当て可能な演算器
が存在する場合（ステップＳ９１４−１、Ｓ９１４−
２）、該演算器の１個を命令ｉの実行演算器として割り
当て（ステップＳ９１５−１、Ｓ９１５−２）、存在し
ない場合には命令ｉを含む命令ｉ以降の全ての命令につ
いて演算器割り当てを中止する。但し、命令ｉが演算器
分類設定レジスタ３１０の設定値を更新する命令の場合
（ステップＳ９１６−１、Ｓ９１６−２）、命令ｉを含
まず命令ｉ以降のすべての命令について演算器割り当て
を中止する。これによりレジスタ３１０の値を更新する
命令ｉは、演算器を割り当てる一連の命令の最後の命令
になり、マイクロプロセッサの動作モードに対して意図
しない動作モードの命令による演算指令が発行されない
ことを保証できる。換言すれば、高速モード命令と低電
力モード命令が並列に実行されるという競合状態を回避
できる。以上の操作を所定の回数繰り返す（ステップＳ
９１７−１、Ｓ９１７−２、Ｓ９１８−１、Ｓ９１８−
２）ことにより、実行演算器の割り当てが完了する。

【００５０】なお、第１のマイクロプロセッサＭＰＵ１
と同様に、低電力モードにおいてレジスタ１３０に保持
された命令のうち最も先行する命令についての演算器割
り当てが不可能な場合（ステップＳ９１９）、命令デコ
ーダ４００は例外検出信号４５０として例えば値１を出
力する。

【００５１】《第３のマイクロプロセッサ》図７には本
発明に係るデータ処理装置の別の例である第３のマイク
ロプロセッサＭＰＵ３が示される。前記第２のマイクロ
プロセッサの例では、命令コード中に動作モードを指定
するビット（ビット３１）を設けることにより、命令毎
にプロセッサの動作モードを指定した。第３のマイクロ
プロセッサＭＰＵ３では、３２ビットのアドレス空間を
分割し、命令の配置されたアドレスエリアにより該命令
の動作モードを指定するものである。図７における図１
との差異は、命令アドレス１１１が命令デコーダ４００
に入力されていることである。このマイクロプロセッサ
ＭＰＵ３の場合は、次に示すように３２ビットの命令ア
ドレスのうちビット３１及びビット３０の２ビットのみ
命令デコーダ４００に入力している。即ちアドレス空間
を４分割している。第３のマイクロプロセッサＭＰＵ３
のその他の構成は第１のマイクロプロセッサＭＰＵ１と
同じである。

【００５２】図８にはマイクロプロセッサＭＰＵ３のア
ドレス空間が例示されている。図８において、８００は
３２ビットのアドレス空間、８０２は該領域に配置され
た命令が高速モードで実行される高速モード空間であ
り、８０１、８０３および８０４は該領域に配置された
命令が低電力モードで実行される低電力モード空間であ
る。すなわちビット３１が０かつビット３０が１である
領域が高速モード空間である。なお、プロセッサのリセ
ット時には低電力モード空間の例えばアドレスＨ’Ａ０
００００００に分岐する。

【００５３】次に図９に示す実行演算器割り当てのフロ
ーチャートを用いて第３のマイクロプロセッサＭＰＵ３
の演算器割り当ての制御手順を説明する。

【００５４】第２のマイクロプロセッサと同様、命令デ
コーダ４００は動作モード指定信号２１１を読み出し、
現在のプロセッサの動作モードが高速モード（値１）で
あるか低電力モード（値０）であるかを検査する（ステ
ップＳ９２１）。高速モードの場合、まず命令ｉが高速
モード空間に配置されていることを調べ（ステップＳ９
２２−１）、高速モード空間に配置されている命令であ
る場合はｎ個の演算器すべてのうち、命令ｉを実行可能
かつ命令未割り当ての演算器を探索する（ステップＳ９
２３−１）。低電力モードの場合、まず命令ｉが低電力
モード空間に配置されていることを調べ（ステップＳ９
２２−２）、低電力モード空間に配置されている命令で
ある場合は演算器分類指定信号３１１において値１をも
つ低電力モード時に演算指令を供給可能なｍ個の演算器
のうち、命令ｉを実行可能かつ命令未割り当ての演算器
を探索する（ステップＳ９２３−２）。高速モードにお
いて命令ｉが低電力モード空間に配置された命令の場
合、あるいは低電力モードにおいて命令ｉが高速モード
空間に配置された命令の場合、命令ｉを含む命令ｉ以降
の全ての命令について演算器割り当てを中止すると共
に、現在の動作モード指定信号２１１の内容を反転させ
た値を動作モード更新信号４３０として出力し、その結
果を次サイクルの演算器割り当てに反映させる。これに
より高速モード空間の命令と低電力モード空間の命令が
並列的に実行されないことを保証できる。各モードで命
令ｉを割り当て可能な演算器が存在する場合（ステップ
Ｓ９２４−１、Ｓ９２４−２）、該演算器の１個を命令
ｉの実行演算器として割り当て（ステップＳ９２５−
１、Ｓ９２５−２）、存在しない場合には命令ｉを含む
命令ｉ以降の全ての命令について演算器割り当てを中止
する。ただし、命令ｉが演算器分類設定レジスタ３１０
の設定値を更新する命令の場合（ステップＳ９２６−
１、Ｓ９２６−２）、命令ｉを含まず命令ｉ以降の全て
の命令について演算器割り当てを中止する。これにより
レジスタ３１０の値を更新する命令ｉは、演算器を割り
当てる一連の命令の最後の命令になり、マイクロプロセ
ッサの動作モードに対して意図しない動作モードの命令
による演算指令が発行されないことを保証できる。換言
すれば、高速モード空間の命令と低電力モード空間の命
令が並列に実行されるという競合状態を回避できる。

【００５５】以上の操作を所定の回数繰り返す（ステッ
プＳ９２７−１、Ｓ９２７−２、Ｓ９２８−１、Ｓ９２
８−２）ことにより、実行演算器の割り当てが完了す
る。

【００５６】なお、第２のマイクロプロセッサと同様、
低電力モードにおいてレジスタ１３０に保持された命令
のうち最も先行する命令についての演算器割り当てが不
可能な場合（ステップＳ９２９）、命令デコーダ４００
は例外検出信号４５０として例えば値１を出力する。

【００５７】《第４のマイクロプロセッサ》図１０には
本発明に係るデータ処理装置の別の例である第４のマイ
クロプロセッサＭＰＵ４が示される。前記第１乃至第３
のマイクロプロセッサの例では、命令若しくはアドレス
空間から一意に動作モードが決定するのに対し、第４の
マイクロプロセッサの例では、演算器の実際の使用率を
計測することにより、動的かつより柔軟な電力制御を可
能にしようとするものである。

【００５８】図１０において、５４０−１〜５４０−ｎ
は、演算器５００−１〜５００−ｎのそれぞれに対応し
演算器が命令を実行中の場合には例えば値１を出力し実
行中でない場合には値０を出力する命令実行信号であ
る。５５０−１〜５５０−ｎは、各演算器の使用率、す
なわち所定のサイクル期間のうち命令実行信号５４０−
１〜５４０−ｎが実行中（値１）を示した期間を計測
し、計測結果が所定の使用率より小さい場合には例えば
値０を、所定の使用率以上の場合には値１を大小比較結
果５６０−１〜５６０−ｎとして出力する使用率計測回
路である。

【００５９】図１１に、本実施例における使用率計測回
路５５０−ｎの構成図を示す。図１１において、５５１
−ｎはレジスタ５５１−ｎ−１〜５５１−ｎ−３２から
なる３２段のＦＩＦＯであり、５５３−ｎはＦＩＦＯの
各段の出力５５２−ｎ−１〜５５２−ｎ−３２のうち値
１の本数を示す信号５５４−ｎを出力する計数回路であ
る。５５５−ｎは、所定の値５５６−ｎを出力する閾値
レジスタである。５５７−ｎは、出力５５４−ｎが出力
５５６−ｎより小さい場合に大小比較結果５６０−ｎと
して値０を出力し、出力５５４−ｎが出力５５６−ｎ以
上の場合に値１を出力する比較回路である。ＦＩＦＯ５
５１−ｎには命令実行信号５４０−ｎ（前記演算指令信
号４１０−ｎと等価の信号）を入力し、毎サイクルその
値をサンプリングする。閾値レジスタ５５５−ｎは演算
器５００−ｎに対して命令発行を許可する最小の使用率
を保持し、その内容は特定のアドレスに対するロードス
トア命令により読み書きが可能である。なお閾値レジス
タ５５５−ｎに値０が設定されている場合は例外的に比
較出力５６０−ｎを常に値１にするが、これは使用率計
測回路５５０−ｎを無効化するのと等価である。

【００６０】図１２に、本実施例における調停回路２２
０の構成図を示す。図１２において、２２３はアンドゲ
ートであり、本構成によって、動作モード更新信号４３
１と、比較結果５６０−１〜５６０−ｎのうちレジスタ
５５５が値０でマスクされていなかった比較結果による
低電力モードへの遷移要求との優先度が相互に同一で高
くされ、動作モード更新信号４３０による高速モードへ
の遷移要求の優先度が低くなる。換言すれば、使用率が
閾値よりも小さい演算器に関する比較結果が値０に変化
されるので、その変化が優先されて、信号２２１に反映
される。要するに、所定の演算器に関し、高速モードに
おいて使用率が閾値よりも小さい場合には、マイクロプ
ロセッサＭＰＵ４は低電力モードに変化される。

【００６１】本構成においては比較結果５６０−２〜５
６０−ｎが全てアンドゲート２２３に入力されている
が、動作モード遷移を要求する比較結果のみ、例えば５
６０−２のみ入力することも可能である。

【００６２】図１３に、本実施例における検査回路３２
０の構成図を示す。図１３において、３２２−２〜３２
２−ｎはアンドゲートであり、第１のマイクロプロセッ
サＭＰＵ１と同様に命令実行を継続するのに最低限動作
させる必要のある演算器５００−１に対応するビット１
については、演算器分類更新信号４４０あるいは比較結
果５６０−１の値にかかわらず常に命令発行可能を示す
値１を出力することで誤使用を防止することができる。
本構成により比較結果５６０−２〜５６０−ｎのうち演
算器の使用率が所定の値より小さいことを示す値０とな
る演算器について、対応する演算器分類設定レジスタ３
１０のビットを命令発行不可を示す値０にする。

【００６３】本実施例において、調停回路２２０および
検査回路３２０は協調して動作し、比較結果５６０−２
〜５６０−ｎのうち所定の使用率よりも小さいことを示
す値０が１個以上存在する場合、調停回路２２０を通じ
て動作モード設定レジスタ２１０の内容を更新しプロセ
ッサを低電力モードに遷移させるとともに、演算器分類
設定レジスタ３１０の対応するビットを更新しその演算
器への命令発行を抑止する。なお比較結果５６０−２〜
５６０−ｎのうち例えば５６０−２と５６０−３など特
定の複数の比較結果が値０であることを検出し、低電力
モードに遷移するとともに対応する演算器分類設定レジ
スタ３１０のビットを値０にする制御も可能である。

【００６４】これにより例えば高速モードと低電力モー
ドの演算性能の差が所定の値より小さい場合、ソフトウ
エアに依存せずに高速モードから低電力モードに遷移し
電力消費を削減することができる。また回路規模が非常
に大きくしたがって電力消費の大きな演算器が特定の使
用率以下に低下した場合、該演算器を停止させソフトウ
エアエミュレーションにより必要な演算を実行すること
で電力消費を削減することができる。

【００６５】《第５のマイクロプロセッサ》図１４には
本発明に係るデータ処理装置の別の例である第５のマイ
クロプロセッサＭＰＵ５が示される。第５のマイクロプ
ロセッサＭＰＵ５の例では、マイクロプロセッサＭＰＵ
５の温度が所定の温度より高温の場合に低電力モードへ
遷移し電力消費を削減することでマイクロプロセッサの
熱暴走あるいは熱破壊を防止するものである。

【００６６】図１４において、５７０はプロセッサの温
度を計測し、計測された温度が所定の温度より大きい値
の場合に値０、計測された温度以下の場合に値１となる
比較結果５８０を出力する温度計測回路である。マイク
ロプロセッサＭＰＵ５のその他の構成は図１の第１のマ
イクロプロセッサＭＰＵ１と同じである。

【００６７】図１５に、本実施例における温度計測回路
の構成図を示す。図１５において、５７１は温度に対応
するアナログ値５７２を出力するプロセッサチップ上に
集積された、またはプロセッサ外に配置された温度セン
サである。５７３はアナログ値５７２をデジタル値５７
４に変換するＡＤ変換器である。５７５はプロセッサが
安全に動作可能な最高温度に対応するデジタル値５７６
を出力する書き換え不可能なレジスタである。５７７は
デジタル値５７４がデジタル値５７６より大きい場合に
大小比較結果５８０として値０を出力しデジタル値５７
４がデジタル値５７６以下の場合に値１を出力する比較
回路である。

【００６８】図１６に、本実施例における調停回路２２
０の構成図を示す。図１６において、２２４はアンドゲ
ートとオアゲートの複合ゲート（アンド・オア複合ゲー
ト）であり、本構成によって比較結果５８０による低電
力モードへの遷移要求の優先度を高くし、動作モード更
新信号４３０、４３１による高速モードへの遷移要求の
優先度を低くすることができる。

【００６９】図１７に、本実施例における調停回路３２
０の構成図を示す。図１７において、３２３−２〜３２
３−ｎはアンドゲートであり、第１のマイクロプロセッ
サＭＰＵ１と同様に命令実行を継続するのに最低限動作
させる必要のある演算器５００−１に対応するビット１
については、演算器分類更新信号４４０あるいは比較結
果５８０の値に拘わらず常に演算指令を出力可能を示す
値１を出力することで誤使用を防止することができる。
本構成により比較結果５８０が、プロセッサの温度が所
定の温度より高いことを示す値０の場合に、命令実行に
最低限必要な演算器５００−１を除く全ての演算器に対
応する演算器分類設定レジスタ３１０のビットを演算指
令の発行不可を示す値０にする。

【００７０】第５のマイクロプロセッサＭＰＵ５におい
て、レジスタ５７５に設定されたプロセッサの温度が安
全に動作できる最高温度を超えた場合、調停回路２２０
を通じて動作モード設定レジスタ２１０の内容を更新
し、マイクロプロセッサＭＰＵ５を低電力モードへ遷移
させると共に、命令実行に必要な最低限の演算器以外の
演算器については演算器分類設定レジスタ３１０の対応
するビットを更新し、演算指令の発行を抑止する。これ
により例えば電源回路や冷却機構の故障によりマイクロ
プロセッサＭＰＵ５が異常加熱した場合、直ちに低電力
モードに遷移して、消費電力を削減することで、マイク
ロプロセッサの熱暴走あるいは破壊を防止することがで
きる。

【００７１】以上本発明者によってなされた発明を実施
形態に基づいて具体的に説明したが、本発明はそれに限
定されるものではなく、その要旨を逸脱しない範囲にお
いて種々変更可能であることは言うまでもない。

【００７２】例えば、第２のマイクロプロセッサにおけ
る命令コードによる動作モード指定、第３のマイクロプ
ロセッサにおけるアドレス空間による動作モード指定、
第４のマイクロプロセッサにおける演算器使用率による
動作モード指定、第５のマイクロプロセッサにおける温
度による動作モード指定のうち、複数の動作モード指定
方法を任意に組み合わせることで、さらに柔軟な電力管
理が実現可能である。

【００７３】また、命令制御部やデコーダなどによって
構成される制御部の論理構成は、ハードワイヤードロジ
ックやマイクロプログラムなど、どのような形式であっ
てもよい。

【００７４】また、本発明のデータ処理装置は、マイク
ロプロセッサに限定されず、マイクロコンピュータ、デ
ータプロセッサ、シングルチップマイクロコンピュー
タ、システムＬＳＩなど、その称呼の如何に拘わらず、
半導体集積回路や電子回路に広く適用することができ
る。

【００７５】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
の通りである。

【００７６】すなわち、実行すべきプログラムの内容、
更には演算器の利用度合等に応じて、演算処理の高速化
又は低消費電力を選択して何れかを優先させることが容
易なデータ処理装置を実現することができる。

【００７７】アプリケーションが必要とする演算性能に
応じて同時に命令を実行する演算器を任意に設定し、動
作しない演算器のクロックなどを遮断して動作を停止さ
せることで、柔軟性の高い消費電力の削減を可能とする
データ処理装置を実現することができる。

【００７８】また、データ処理装置の温度が安全に動作
できる所定の温度を超えた場合に、高速モードから低電
力モードへ遷移し消費電力を削減することで、熱暴走あ
るいは破壊を防止することができる。

【図面の簡単な説明】

【図１】本発明に係るデータ処理装置の一例である第１
のマイクロプロセッサのブロック図である。

【図２】第１のマイクロプロセッサに内蔵される調停回
路の一例を示す論理回路図である。

【図３】第１のマイクロプロセッサに内蔵される検査回
路の一例を示す論理回路図である。

【図４】第１のマイクロプロセッサＭＰＵ１による実行
演算器割り当て制御動作の制御手順の一例を示すフロー
チャートである。

【図５】本発明に係るデータ処理装置の第２の例である
第２のマイクロプロセッサの命令フォーマットを示すフ
ォーマット図である。

【図６】第２のマイクロプロセッサによる実行演算器割
り当て制御動作の制御手順を例示するフローチャートで
ある。

【図７】本発明に係るデータ処理装置の別の例である第
３のマイクロプロセッサのブロック図である。

【図８】第３のマイクロプロセッサのアドレス空間を例
示するアドレスマップである。

【図９】第３のマイクロプロセッサによる実行演算器割
り当て制御動作の制御手順を例示するフローチャートで
ある。

【図１０】本発明に係るデータ処理装置の別の例である
第４のマイクロプロセッサのブロック図である。

【図１１】第４のマイクロプロセッサに含まれる使用率
計測回路の一例を示すブロック図である。

【図１２】第４のマイクロプロセッサに含まれる調停回
路の一例を示すブロック図である。

【図１３】第４のマイクロプロセッサに含まれる検査回
路の一例を示すブロック図である。

【図１４】本発明に係るデータ処理装置の別の例である
第５のマイクロプロセッサのブロック図である。

【図１５】第５のマイクロプロセッサに含まれる温度計
測回路の一例を示すブロック図である。

【図１６】第５のマイクロプロセッサに含まれる調停回
路の一例を示すブロック図である。

【図１７】第５のマイクロプロセッサに含まれる調停回
路の一例を示すブロック図である。

【符号の説明】

１００命令制御部１１０命令アドレス生成回路１２０命令キャッシュメモリ１３０命令レジスタ２００動作モード設定回路２１０動作モード設定レジスタ２２０調停回路３００演算器分類設定回路３１０演算器分類設定レジスタ３２０検査回路４００命令デコーダ５００−１〜５００−ｎ演算器５１０−１〜５１０−ｎクロック制御回路５３０クロック信号５５０−１〜５５０−ｎ使用率計測回路５７０温度計測回路６００例外処理回路

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号ＦＩテーマコート゛(参考）Ｇ０６Ｆ 9/30 ３３０Ｇ０６Ｆ 9/30 ３５０Ｆ３５０３６０３６０ 15/78 ５１０Ｐ 15/78 ５１０ 7/00 Ａ (72)発明者中野定樹東京都国分寺市東恋ケ窪一丁目280番地株式会社日立製作所中央研究所内Ｆターム(参考） 5B013 AA20 DD01 DD04 5B022 AA02 CA03 CA07 FA09 5B033 AA05 BA00 BC00 BE05 BF04 5B062 AA05 AA08 AA10 CC04 DD10 HH06 JJ06 5B079 AA07 BA12 BB01 BC01

Claims

【特許請求の範囲】

【請求項１】命令をデコードして制御信号を出力する
制御手段と、前記制御手段から出力される制御信号に従
って夫々独立に且つ並列に演算可能なｎ個（ｎ≧２）の
演算器を備え、最大で前記ｎ個の命令をｎ個の演算器を
用いて実行させる高速モードと、最大でｍ個（１≦ｍ≦
ｎ−１）の命令をｍ個の演算器を用いて実行させる低電
力モードの２つの動作モードを有して成るものであるこ
とを特徴とするデータ処理装置。
【請求項２】前記ｎ個の演算器は、同一の演算器を少
なくとも２個含み、前記制御手段は、前記高速モードで
は前記同一演算器の全てに演算指令を与えることを許容
し、前記低電力モードでは前記同一演算器の所定の一つ
に対して演算指令を与えることを許容するものであるこ
とを特徴とする請求項１記載のデータ処理装置。
【請求項３】前記低電力モード又は高速モードを指示
する情報が任意に設定可能にされ、設定された情報を前
記制御手段に与えるモード設定手段を有して成るもので
あることを特徴とする請求項１又は２記載のデータ処理
装置。
【請求項４】前記低電力モードにおいて、演算指令を
受け付け可能な演算器と演算指令の受け付けを抑止する
演算器とを指定するための情報が任意に設定可能にさ
れ、設定された情報を前記制御手段に与える動作指定手
段を有して成るものであることを特徴とする請求項１又
は２記載のデータ処理装置。
【請求項５】前記制御手段は、デコードされた命令の
実行に割り当てることができる演算器の有無を判定し、
動作モードに応じた最大限の割り当て数に至る前に演算
器を割り当て不可能な状態になったときは、当該割り当
て不可能な命令の直前の命令までを並列実行させ、当該
割り当て不可能な命令の実行は後の命令実行サイクルと
することを特徴とする請求項１又は２記載のデータ処理
装置。
【請求項６】前記制御手段からの指示に従って、命令
実行に割り当てられた演算器には動作クロック信号を供
給し、命令実行に割り当てられなかった演算器には動作
クロックの供給を遮断するクロック制御手段を更に備え
て成るものであることを特徴とする請求項１又は２記載
のデータ処理装置。
【請求項７】前記制御手段は、命令コードの特定ビッ
トのデコード結果にしたがって前記動作モードを判定
し、複数の命令コードがそれぞれ異なる動作モードを指
定した場合には指定動作モードが異なる直前までの命令
を並列に実行させ、その後の動作モードを当該異なった
指定動作モードとするものであることを特徴とする請求
項１又は２記載のデータ処理装置。
【請求項８】前記制御手段は、命令アドレスの特定ビ
ットの値にしたがって前記動作モードを判定し、複数の
命令アドレスがそれぞれ異なる動作モードを指定した場
合には指定動作モードが異なる直前までの命令を並列に
実行させ、その後の動作モードを当該異なった指定動作
モードとするものであることを特徴とする請求項１又は
２記載のデータ処理装置。
【請求項９】夫々の演算器の使用率を計測し、計測値
と予め指定された特定の使用率との大小を比較し、１個
以上の特定の演算器の使用率が予め指定された特定の使
用率より小さい場合に、低電力モードを指定する手段を
有して成るものであることを特徴とする請求項１又は２
記載のデータ処理装置。
【請求項１０】データ処理装置若しくはその近傍の雰
囲気温度を計測し、予め指定された特定の温度との大小
を比較し、温度が予め指定された特定の温度より大きい
場合に低電力モードを指定する手段を有して成るもので
あることを特徴とする請求項１又は２記載のデータ処理
装置。