JP2011189399A - 接続材料の製造方法、接続材料及びそれを用いた半導体装置 - Google Patents
接続材料の製造方法、接続材料及びそれを用いた半導体装置 Download PDFInfo
- Publication number
- JP2011189399A JP2011189399A JP2010059535A JP2010059535A JP2011189399A JP 2011189399 A JP2011189399 A JP 2011189399A JP 2010059535 A JP2010059535 A JP 2010059535A JP 2010059535 A JP2010059535 A JP 2010059535A JP 2011189399 A JP2011189399 A JP 2011189399A
- Authority
- JP
- Japan
- Prior art keywords
- based alloy
- clad
- alloy layer
- rolling
- connection
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L24/27—Manufacturing methods
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
- H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73251—Location after the connecting process on different surfaces
- H01L2224/73265—Layer and wire connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
- H01L2224/831—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector the layer connector being supplied to the parts to be connected in the bonding apparatus
- H01L2224/83101—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector the layer connector being supplied to the parts to be connected in the bonding apparatus as prepeg comprising a layer connector, e.g. provided in an insulating plate member
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/013—Alloys
- H01L2924/0132—Binary Alloys
- H01L2924/01322—Eutectic Alloys, i.e. obtained by a liquid transforming into two solid phases
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/30—Technical effects
- H01L2924/35—Mechanical effects
- H01L2924/351—Thermal stress
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Die Bonding (AREA)
Abstract
【課題】Zn系合金とAl系合金のクラッド材熱処理時のボイド発生を低減させ、接続信頼性を向上することを可能とする接続材料の製造方法を提供する。
【解決手段】少なくとも第一のZn系合金層101の上にAl系合金層102を重ね、前記Al系合金層102の上に第二のZn系合金層101を重ねて、クラッド圧延により圧延率を60%以上で接続材料10を製造する方法である。
【選択図】図3
【解決手段】少なくとも第一のZn系合金層101の上にAl系合金層102を重ね、前記Al系合金層102の上に第二のZn系合金層101を重ねて、クラッド圧延により圧延率を60%以上で接続材料10を製造する方法である。
【選択図】図3
Description
本発明は高耐熱接続材料であるZn系合金とAl系合金のクラッド材を熱処理した時に発生するボイドを低減した接続材料の製造方法、接続材料及びそれを用いた半導体装置に関するものである。
本発明者等が検討した技術として、接続材料を用いた半導体装置について、図7及び図8を用いて説明する。図7は、従来の半導体装置の構造を示し、図8は、再溶融したはんだによるフラッシュを説明する図である。
図7に示すように、半導体装置7は、半導体素子1がフレーム2上にはんだ3により接続され、ワイヤ4によりリード5のインナーリードと半導体素子1の電極がワイヤボンディングされた後、封止用レジン6あるいは不活性ガスにより封止されて製造される。
この半導体装置7は、Sn−Ag−Cu系の中温の鉛フリーはんだによりプリント基板にリフローはんだ付けされる。Sn−Ag−Cu系鉛フリーはんだの融点は約220℃である為、リフロー接続の際には接続部が最高260℃まで達することが想定される。したがって、温度階層を目的として半導体装置内部の半導体素子のダイボンディングには、290℃以上の融点を有する高鉛はんだが使用される。しかし、高鉛はんだは85wt.%以上の鉛を含有している為、2006年7月より施行されているRoHS指令で禁止されているSn−Pb共晶はんだに比べて環境への負荷が大きい。よって、高鉛はんだに替わる接続材の開発が切望されている。
現在、使用されているSn−Ag−Cu系等のはんだは融点が260℃以下である為、半導体素子のダイボンディングに使用した場合、2次実装時(最高温度260℃)にはんだが溶融してしまう。接続部周りがレジンでモールドされている場合、内部のはんだが溶融すると、はんだ溶融時の体積膨張により、図8に示すように、フラッシュと呼ばれる封止用レジン6とフレーム2の界面からはんだ3が漏れ出す現象が起こりうる。あるいは、漏れ出さないまでも、漏れ出そうと作用し、その結果、凝固後にははんだの中に大きなボイド8が形成され不良品となる。代替材料の候補としては、融点の面からAu−Sn、Au−Si、Au−Ge等のAu系はんだ、Zn、Zn−Al系のはんだおよびBi、Bi−Cu、Bi−Ag等のはんだが報告されており、世界中で検討が進められている。
しかしながら、Au系のはんだはAuを80wt.%以上含有している為、高コストになることから汎用性に難がある。Bi系はんだは、熱伝導率が約9W/mKと現行の高鉛はんだより低く、高放熱性が要求されるパワー半導体装置およびパワーモジュール等への適用は難しいと推定できる。また、ZnおよびZn−Al系はんだは、約100W/mKと高い熱伝導率を有するが、濡れ性が悪い(特にZn−Al系はんだ)という問題がある。
特許文献1や特許文献2では、Al:1〜7wt.%、Mg:0.5〜6wt.%、Ga:0.1〜20wt.%、P:0.001〜0.5wt.%、残部をZn、Ge:2〜9wt.%、Al:2〜9wt.%、P:0.001〜0.5wt.%、残部をZnあるいはGe:2〜9wt.%、Al:2〜9wt.%、Mg:0.01〜0.5wt.%、P:0.001〜0.5wt.%、残部をZnとすることで、Zn系はんだ合金のCuやNiに対する濡れ性の向上および融点低下をさせている。しかしながら、AlやMgを成分に含む為、接続時の加熱によりAl酸化物およびMg酸化物が溶融部表面に膜を生成する。これらの膜が濡れ性を阻害するため、スクラブ等により機械的に膜を破らない限り、十分に濡れ性が得られない可能性がある。
特許文献3では、Zn−Al系合金の最表面にIn、Ag、Au層を設けることにより、Zn−Al系合金表面の酸化を抑制し、濡れ性の向上を図っている。しかしながら、In、AgおよびAu層を設けるためには、Zn−Al表面にめっきおよび蒸着等の処理が不可欠であり、材料製造のプロセス増加に繋がる。
特許文献4では、図9のようにAl系合金層102の表面にZn系合金層101をクラッドし、接続時のAlの酸化膜の抑制による接続時の濡れ性の向上、接続後のAl残存による熱応力に対する接続信頼性の向上を実現させている。
しかし特許文献4を参考に作製したZn系合金とAl系合金のクラッド材を加熱した際、クラッド製造条件によっては溶融温度である382℃以下の温度でクラッド界面のボイドの発生を確認した。
発生したボイドは、接続完了後(溶融凝固後)にもボイドとして残留し、クラック発生の起点になる等の悪影響を及ぼすが、従来技術においては、クラッド材の溶融前において、その界面に発生するボイドに関する検討については、未だ十分なものとはいえない。
本発明者等は、クラッド材の溶融前における界面のボイドは、熱処理時にZn系合金とAl系合金の熱膨張係数差により熱応力が生じ、その界面が図9のように剥離(剥離部9)してしまったものと考え、クラッド材熱処理時に発生するボイドの低減を図ることにより、接続信頼性の向上が図れるのではないかと考えた。
そこで本発明の目的は、この点に配慮してZn系合金とAl系合金のクラッド材熱処理時のボイド発生を低減させ、接続信頼性を向上することを可能とする接続材料の製造方法、接続材料及びそれを用いた半導体装置を提供することにある。
上記目的を達成すべく請求項1の発明は、少なくとも第一のZn系合金層の上にAl系合金層を重ね、前記Al系合金層の上に第二のZn系合金層を重ねて、クラッド圧延により圧延率を60%以上で接続材料を製造することを特徴とする接続材料の製造方法である。
請求項2の発明は、請求項1に記載の接続材料の製造方法により製造されたことを特徴とする接続材料である。
請求項3の発明は、半導体素子を請求項2に記載の接続材料を介してフレーム上に実装し、前記半導体素子の電極をインナーリードにワイヤボンディングで接続した後、これらをレジンで樹脂封止したことを特徴とする半導体装置である。
請求項4の発明は、半導体素子を基板上に実装し、前記半導体素子の電極をインナーリードにワイヤボンディングで接続した後、前記基板上にキャップ用接続材料として請求項2に記載の接続材料を用い、これを介して金属キャップを被せて気密封止したことを特徴とする半導体装置である。
本発明によれば、Zn系合金とAl系合金のクラッド材熱処理時のボイド発生を低減させ、接続信頼性を向上することを可能とする接続材料の製造方法、接続材料及びそれを用いた半導体装置を提供することができる。
以下、本発明の好適な一実施の形態を添付図面に基づいて詳述する。
圧延率を変化させたときのクラッド材のZn系合金とAl系合金との接合部について図1、図2に示す。図1は、低圧延時の概念を示すものであり、(a)のA部を拡大した(b)は、低圧延率でクラッド材を形成したときのZn系合金とAl系合金との接合部を示している。また、図2は、高圧延時の概念を示すものであり、(a)のB部を拡大した(b)は、図1よりも高い圧延率でクラッド材を形成したときのZn系合金とAl系合金との接合部を示している。
尚、本発明の圧延率は、[((圧延前材料厚)−(圧延後材料厚))÷(圧延前材料厚)×100]と定義する。
接合部にかかる力について微視的に考えると、図1、図2で示すように、低圧延時及び高圧延時の両方で、接合部に空隙11が見られるものの、クラッド圧延率を高くすると図で圧延率が低い時に比べ接合部に力が加わり、接合部が空隙11を潰すように変形することにより接合面積が増える。
したがって、クラッド材を熱処理した時のZn系合金とAl系合金の熱膨張係数差によりZn系合金とAl系合金の界面にせん断応力が働いた時、接合部が多いことから剥離が生じにくくなる。
そこで、本発明では、接合部の接合面積を増やすべく、クラッド圧延率を高くした。
すなわち、図3に示すように、接合材料10は、Zn系合金層101の上にAl系合金層102を重ね、Al系合金層102の上にZn合金層101を重ねて、クラッド圧延して製造するが、このときの圧延率を60%以上とすることで、接合部の接合面積を増やしたものである。
ここで、クラッド圧延に用いるクラッド圧延装置の一例を説明する。
図4に示すように、このクラッド圧延装置100は、圧延機のローラー103,103(それぞれの回転方向は逆)を用いて、上記のように順次重ねたZn系合金層101,Al系合金層102,Zn合金層101からなる材料をローラ103,103間から圧延しながら押し出すことでクラッド圧延を行うように構成される。
このクラッド圧延装置100を用いて、重ねたZn系合金層101,Al系合金層102,Zn合金層101を、クラッド圧延率を60%以上でクラッド圧延することで、熱処理時に発生するボイドを低減させた接続材料10が得られる。
この得られた接続材料10では、図2に示したように、その界面に空隙11が見られるが、本発明のボイド発生の面においては、無視できる程度のものである。
このように、本実施の形態にかかる接続材料10は、クラッド圧延率を60%以上としてクラッド圧延して製造するため、Zn系合金とAl系合金のクラッド材熱処理時のボイド発生を低減させ、従来より接続信頼性を向上させることができる。
この溶融前に発生するボイドを低減させた接続材料10を、半導体装置、パワー半導体装置、パワーモジュールなどの半導体装置のダイボンディングや、気密封止の封止材、フリップチップボンディングなどに使用することで、クラッド材接続熱処理の際、接合後の接合部に発生するボイドを低減させることが可能となる。
一例として、接続材料10の半導体装置への適用例について説明する。
ここでは、半導体素子をフレーム上に実装する半導体装置(ダイボンディング構造)、金属キャップを基板上に被せる半導体装置(気密封止構造)を説明する。
〈半導体装置への適用例1〉
図5に示すように、半導体素子1を接続材料を介してフレーム(ダイ)2上に実装し、半導体素子1の電極をインナーリードにワイヤボンディングで接続した後、これら半導体素子1、フレーム2、インナーリード、ワイヤ4をレジンで樹脂封止したダイボンディング構造の半導体装置17において、半導体素子1をフレーム2上に実装する際に用いる接続材料として本発明の接続材料10を用いることができる。
図5に示すように、半導体素子1を接続材料を介してフレーム(ダイ)2上に実装し、半導体素子1の電極をインナーリードにワイヤボンディングで接続した後、これら半導体素子1、フレーム2、インナーリード、ワイヤ4をレジンで樹脂封止したダイボンディング構造の半導体装置17において、半導体素子1をフレーム2上に実装する際に用いる接続材料として本発明の接続材料10を用いることができる。
〈半導体装置への適用例2〉
図6に示すように、半導体素子1を基板(モジュール基板)22に実装し、半導体素子1の電極をインナーリードにワイヤボンディングで接続した後、基板22上にキャップ用接続材料を介して金属キャップ23を被せて半導体素子1、インナーリード、ワイヤ4を気密封止した気密封止構造の半導体装置27において、金属キャップ23を基板22上に接続するキャップ用接続材料として本発明の接続材料10を用いることができる。
図6に示すように、半導体素子1を基板(モジュール基板)22に実装し、半導体素子1の電極をインナーリードにワイヤボンディングで接続した後、基板22上にキャップ用接続材料を介して金属キャップ23を被せて半導体素子1、インナーリード、ワイヤ4を気密封止した気密封止構造の半導体装置27において、金属キャップ23を基板22上に接続するキャップ用接続材料として本発明の接続材料10を用いることができる。
以上、本発明者等によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
次に、本発明の実施例1〜15及び比較例1〜9について説明する。
本実施の形態における接続材料は、図3で示すように下からZn系合金層(単にZn層、Znとも記す)101、中間がAl系合金層(単にAl層、Alとも記す)102、一番上がZn系合金層(単にZn層、Znとも記す)101となる。この接続材料は、図4で説明したように、Zn系合金層101、Al系合金層102、Zn系合金層101を重ねて圧延加工する、すなわちクラッド圧延を行うことで製造した。
この製造した全ての接続材料(以下クラッド材)を表1に示す。
クラッド材1はZn層,Al層,Zn層の厚さが80,40,80μm、クラッド材2は60,80,60μm、クラッド材3は40,120,40μmである。
クラッド材1,2,3は表2で示すようにクラッド圧延時の圧延回数や圧延力を適宜変更し、圧延率30%、40%、50%、60%、70%、80%、90%、95%となるようにしてそれぞれ作製した。
実施例1〜15及び比較例1〜9は、前記で作製したクラッド材を窒素雰囲気で熱処理温度を380℃、昇温後保持時間3min、昇温速度100℃/min.としてクラッド材の熱処理を行った。
分析は熱処理後に発生したクラッド材のボイドを表面の起伏を超音波探傷装置で捉えて、起伏部分をボイドと定義し、ボイド率を出した。ボイド率の評価については、前記手法で作製したクラッド材をφ5mmの大きさに打ち抜き、このクラッド材に存在するボイドの部分と正常部を二値化し、ボイド面積の割合が30%以上を×、10〜30%を△、0〜10%を○とした。ここにボイド率は、[ボイドの全面積÷クラッド材の平面方向のZn層の表面積×100]と定義する。
この評価の結果を表3に示す。
表3に示すようにクラッド材1では圧延率80%以上で、クラッド材2とクラッド材3では圧延率70%以上でボイドの発生が10%以下に低減し、いずれの場合でも圧延率を高くするとボイドの発生が低減した。
本実施例では、クラッド圧延率の最大が95%となっているが、これは装置とサンプルの制約によるものであり、圧延率を高くすればする程、ボイドの発生が低減すると考えられる。
表3のデータから、圧延率は60%以上が良好であり、より好ましくは90%以上であることが望ましい。
接続部はボイドの周辺から破壊が進む。したがってボイド率を低下させることによって、接続部の破壊の進行を低減することができ、長期の信頼性を確保することができる。
また熱サイクルによる接続部の劣化もボイドの周辺において進行する。したがって、ボイド率を低下させることによって、熱サイクルによる接続部の劣化も防止することができる。
尚、実施例において380℃という温度を用いたのは、溶融する温度である382℃まで達していないからであり、また350℃程度でもボイドの発生を確認できたのだが、ボイドの発生が熱処理温度の上昇とともに顕著に増加したためである。
本実施例ではZn系合金層101、Al系合金層102、Zn系合金層101を重ねて圧延加工しているが他の実施例としてさらにAl系合金層、Zn系合金層を交互に重ね、最表面がZn系合金層となるような多層構造を持った接続材料にすることも可能であり、前記実施例と同様の効果を得ることができる。
この他の実施例においても、本発明の接続材料を、例えば図7に示した半導体装置7を作製する時のはんだ3として実施例1〜15で作製したクラッド材を用いた場合、はんだ3の濡れ性、熱応力緩和による接続信頼性、中温はんだによるリフロー時の耐熱性は良好である。
また、応力緩和については、ろう付け時にAl層を残すことで実現させているが、ろう付け時にAl層が無くなる場合についても前記実施例と同様の効果を得ることができる。
10 接続材料
101 Zn系合金層
102 Al系合金層
101 Zn系合金層
102 Al系合金層
Claims (4)
- 少なくとも第一のZn系合金層の上にAl系合金層を重ね、前記Al系合金層の上に第二のZn系合金層を重ねて、クラッド圧延により圧延率を60%以上で接続材料を製造することを特徴とする接続材料の製造方法。
- 請求項1に記載の接続材料の製造方法により製造されたことを特徴とする接続材料。
- 半導体素子を請求項2に記載の接続材料を介してフレーム上に実装し、前記半導体素子の電極をインナーリードにワイヤボンディングで接続した後、これらをレジンで樹脂封止したことを特徴とする半導体装置。
- 半導体素子を基板上に実装し、前記半導体素子の電極をインナーリードにワイヤボンディングで接続した後、前記基板上にキャップ用接続材料として請求項2に記載の接続材料を介して金属キャップを被せて気密封止したことを特徴とする半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2010059535A JP2011189399A (ja) | 2010-03-16 | 2010-03-16 | 接続材料の製造方法、接続材料及びそれを用いた半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2010059535A JP2011189399A (ja) | 2010-03-16 | 2010-03-16 | 接続材料の製造方法、接続材料及びそれを用いた半導体装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2011189399A true JP2011189399A (ja) | 2011-09-29 |
Family
ID=44794871
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2010059535A Pending JP2011189399A (ja) | 2010-03-16 | 2010-03-16 | 接続材料の製造方法、接続材料及びそれを用いた半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2011189399A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2017011231A (ja) * | 2015-06-26 | 2017-01-12 | セイコーエプソン株式会社 | 電子部品用パッケージの蓋用素材とその製造方法 |
-
2010
- 2010-03-16 JP JP2010059535A patent/JP2011189399A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2017011231A (ja) * | 2015-06-26 | 2017-01-12 | セイコーエプソン株式会社 | 電子部品用パッケージの蓋用素材とその製造方法 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP4390799B2 (ja) | 接続材料、接続材料の製造方法、および半導体装置 | |
TWI523724B (zh) | A bonding material, a method for producing the same, and a method of manufacturing the bonding structure | |
JP5093235B2 (ja) | 電子部品装置およびその製造方法 | |
JP5578326B2 (ja) | リード部品及びその製造方法、並びに半導体パッケージ | |
JP2007123395A (ja) | 半導体装置および半導体装置の製造方法 | |
JP2006179735A (ja) | 半導体装置およびその製造方法 | |
JP2009290007A (ja) | 接合体、半導体装置および接合体の製造方法 | |
JP5152125B2 (ja) | 接続材料、接続材料の製造方法、および半導体装置 | |
JP5035134B2 (ja) | 電子部品実装装置及びその製造方法 | |
JP4877046B2 (ja) | 半導体装置およびその製造方法 | |
JP2006339174A (ja) | 半導体装置 | |
JP2013146764A (ja) | 接続材料及びそれを用いたはんだ付け製品 | |
JP2011189399A (ja) | 接続材料の製造方法、接続材料及びそれを用いた半導体装置 | |
JP5738523B2 (ja) | 接続材料、接続方法及び半導体装置の製造方法 | |
JP5723523B2 (ja) | 接続材料、接続材料の製造方法、半導体装置、半導体装置の製造方法、パワーモジュール | |
WO2011030517A1 (ja) | 接続材料、半導体装置及びその製造方法 | |
JP5251849B2 (ja) | 接続材料および半導体装置の製造方法 | |
JP5533223B2 (ja) | 接合材料およびその製造方法、半導体装置およびその製造方法 | |
JP3444832B2 (ja) | 半導体装置の製造方法 | |
JP2014184446A (ja) | 積層接合材料およびそれを用いて接合した接合体 | |
JP6543890B2 (ja) | 高温はんだ合金 | |
JP2007222939A (ja) | ロウ材シートおよびその製造方法ならびに電子部品用パッケージ | |
JP5821991B2 (ja) | 半導体モジュール及び接合材料 | |
JP6078577B2 (ja) | 接続材料、接続方法、半導体装置及び半導体装置の製造方法 | |
TWI436465B (zh) | 銲線接合結構、銲線接合方法及半導體封裝構造的製造方法 |