JP2011165884A - 表示装置およびその製造方法 - Google Patents
表示装置およびその製造方法 Download PDFInfo
- Publication number
- JP2011165884A JP2011165884A JP2010026914A JP2010026914A JP2011165884A JP 2011165884 A JP2011165884 A JP 2011165884A JP 2010026914 A JP2010026914 A JP 2010026914A JP 2010026914 A JP2010026914 A JP 2010026914A JP 2011165884 A JP2011165884 A JP 2011165884A
- Authority
- JP
- Japan
- Prior art keywords
- insulating layer
- contact hole
- display device
- gate insulating
- sidewall
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Landscapes
- Liquid Crystal (AREA)
- Electrodes Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Thin Film Transistor (AREA)
Abstract
【課題】ゲート絶縁層内に拡散する汚染元素によってトランジスタ特性が低下するのを防止した薄膜トランジスタを有する表示装置、および、その製造方法を提供することを目的とする。
【解決手段】基板101の上側に積層された半導体層104と、半導体層104の上側に積層されるゲート電極106と半導体層104とゲート電極106との間に積層されるゲート絶縁層105と、ソース電極112およびドレイン電極111と、を含む薄膜トランジスタを有する表示装置であって、ソース電極112およびドレイン電極111の少なくとも一方は、ゲート絶縁層105の上側に形成されて、ゲート絶縁層105に形成されるコンタクトホール109を介して半導体層に接続され、コンタクトホール109の側壁には、窒素化合物を含む側壁膜110が形成される、ことを特徴とする表示装置。
【選択図】図3
【解決手段】基板101の上側に積層された半導体層104と、半導体層104の上側に積層されるゲート電極106と半導体層104とゲート電極106との間に積層されるゲート絶縁層105と、ソース電極112およびドレイン電極111と、を含む薄膜トランジスタを有する表示装置であって、ソース電極112およびドレイン電極111の少なくとも一方は、ゲート絶縁層105の上側に形成されて、ゲート絶縁層105に形成されるコンタクトホール109を介して半導体層に接続され、コンタクトホール109の側壁には、窒素化合物を含む側壁膜110が形成される、ことを特徴とする表示装置。
【選択図】図3
Description
本発明は、薄膜トランジスタを有する表示装置およびその製造方法に関する。
液晶表示装置や有機EL表示装置などの表示装置におけるTFT基板のスイッチング素子として、薄膜トランジスタが用いられている。
従来の薄膜トランジスタについての製造工程と構造の特徴の例について、図9A〜Cおよび図10を用いて説明する。図9Aでは、まず、絶縁性基板301の上に保護絶縁層302および下地絶縁層303が形成される。そして、その上に半導体層304がパターニングされ、下地絶縁層303と半導体層304とを被覆するようにゲート絶縁層305が成膜され、ゲート絶縁層305上にゲート電極306がパターニングされる。その後、ゲート電極306をマスクとして半導体層304にリン(P)やボロン(B)等の不純物元素(不純物イオン)が注入されてドレイン領域304aおよびソース領域304cが形成され、不純物元素が注入されなかった部分がチャネル領域304bとなる。そして、注入された不純物元素を活性化させるためにアニールされる。
その次に、図9Bに示すように、ゲート絶縁層305とゲート電極306とを被覆するように層間絶縁層308が成膜される。その後、図9Cに示すように、ドレイン領域304aおよびソース領域304cへコンタクトするために、層間絶縁層308とゲート絶縁層305をエッチングすることによりコンタクトホール309が形成される。そして、図10に示すように、コンタクトホール309を通してドレイン領域304aとソース領域304cへそれぞれ接続するドレイン電極311およびソース電極312が形成され、同図で示すような構造の薄膜トランジスタが完成する。上記の薄膜トランジスタにおいては、製造プロセス中に、Na、K等の汚染元素がゲート絶縁層305内を侵入あるいは拡散をすることにより、トランジスタ特性が低下する、あるいは、しきい値電圧が安定しなくなるなどの問題を生じる場合がある。このような問題は、具体的には、ゲート絶縁層305にSiO2をはじめとする酸化シリコンを用いる場合に生じやすい。なお、特許文献1や特許文献2では、酸窒化シリコンや窒化シリコンの層を用いて、Na、K等の汚染元素が薄膜トランジスタ内で拡散することを防止する技術が開示されている。特許文献1には、酸窒化シリコン(SiON)層が、ゲート絶縁層のゲート電極との界面側に形成されている構造が記載されている。また、特許文献2には、薄膜トランジスタの上側や下側に窒化シリコン(SiN)層が形成されている構造が記載されている。
上述したように、Na、K等の汚染元素が、ゲート絶縁層305内に製造プロセス中に侵入や拡散をすることにより、トランジスタ特性が低下するなどの問題が生じる場合がある。
また、特許文献2のように、ゲート絶縁層の上側に窒化シリコン層を設ける場合にも、ゲート絶縁層中に汚染元素が侵入してトランジスタ特性の低下やばらつきが生じることがある。
本発明は、上記のような課題に鑑みて、ゲート絶縁層内に侵入や拡散をする汚染元素によってトランジスタ特性が低下するのを防止した表示装置、および、その製造方法を提供することを目的とする。
本発明に係る表示装置は、上記目的に鑑みて、基板の上側に積層された半導体層と、前記半導体層の上側に積層されるゲート電極と、前記半導体層と前記ゲート電極との間に積層されるゲート絶縁層と、ソース電極およびドレイン電極と、を含む薄膜トランジスタを有する表示装置であって、前記ソース電極および前記ドレイン電極の少なくとも一方は、前記ゲート絶縁層の上側に形成されて、前記ゲート絶縁層に形成されるコンタクトホールを介して前記半導体層に接続され、前記コンタクトホールの側壁には、窒素化合物を含む側壁膜が形成される、ことを特徴とする。
また、本発明に係る表示装置の一態様では、前記ゲート絶縁層の上面には、窒素化合物を含む上面膜が形成される、ことを特徴としてもよい。
また、本発明に係る表示装置の一態様では、前記ゲート絶縁層は、シリコン酸化物で構成され、前記側壁膜は、窒化シリコン又は酸窒化シリコンで構成される、ことを特徴としてもよい。
また、本発明に係る表示装置の一態様では、前記側壁膜は、前記ゲート絶縁層における前記コンタクトホールの側壁が窒化処理されることにより形成される、ことを特徴としてもよい。
また、本発明に係る表示装置の一態様では、前記ゲート絶縁層および前記ゲート電極の上側に積層される層間絶縁層をさらに含み、前記コンタクトホールは、前記ゲート絶縁層及び前記層間絶縁層が一括してエッチングされて形成されるコンタクトホールであって、前記ソース電極及び前記ドレイン電極の少なくとも一方は、前記層間絶縁層の上側から前記コンタクトホールを介して前記半導体層に接続され、前記側壁膜は、前記コンタクトホールにおける前記ゲート絶縁層の側壁および前記層間絶縁層の側壁に形成される、ことを特徴としてもよい。
また、本発明に係る表示装置の一態様では、前記側壁膜は、前記コンタクトホールの側壁に窒素化合物が蒸着されることにより形成される、ことを特徴としてもよい。
また、本発明に係る表示装置の一態様では、前記コンタクトホールが形成された前記ゲート絶縁層及び前記ゲート電極の上側に積層される層間絶縁層をさらに含み、前記層間絶縁層には、前記コンタクトホールの内側となる位置がエッチングされることにより、第2コンタクトホールが形成され、前記ソース電極及び前記ドレイン電極の少なくとも一方は、前記側壁膜が形成された前記コンタクトホールと前記第2コンタクトホールとを介して前記半導体層に接続される、ことを特徴としてもよい。
また、本発明に係る表示装置の一態様では、前記ゲート絶縁層の上面に形成される前記上面膜は、前記ゲート電極の下側を避けて形成される、ことを特徴としてもよい。
本発明に係る表示装置の製造方法は、上記目的に鑑みて、薄膜トランジスタを有する表示装置の製造方法であって、基板の上側に半導体層を形成する工程と、前記半導体層の上側にゲート絶縁層を積層する工程と、前記ゲート絶縁層の上側にゲート電極を形成する工程と、前記ゲート絶縁層に少なくとも1つのコンタクトホールを形成する工程と、前記コンタクトホールの側壁に、窒素化合物を含む側壁膜を形成する工程と、前記側壁膜が形成された前記コンタクトホールを介して前記半導体層に接続するように、ソース電極およびドレイン電極の少なくとも一方を形成する工程と、を含む、ことを特徴とする。
また、本発明に係る表示装置の製造方法の一態様では、前記ゲート絶縁層および前記ゲート電極の上側に層間絶縁層を形成する工程をさらに含み、前記コンタクトホールを形成する工程は、前記ゲート絶縁層および前記層間絶縁層を一括してエッチングする工程を含み、前記側壁膜を形成する工程では、前記コンタクトホールにおける前記ゲート絶縁層の側壁および前記層間絶縁層の側壁に窒化プラズマ処理をする、ことを特徴としてもよい。
また、本発明に係る表示装置の製造方法の一態様では、前記側壁膜を形成する工程は、窒素化合物を前記コンタクトホールの側壁に蒸着する工程であって、前記表示装置の製造方法は、前記コンタクトホールの側壁に前記側壁膜が形成された前記ゲート絶縁層および前記ゲート電極の上側に層間絶縁層を形成する工程と、前記層間絶縁層において、前記コンタクトホールの内側となる位置をエッチングすることにより、第2コンタクトホールを形成する工程と、をさらに含み、前記ソース電極および前記ドレイン電極の少なくとも一方を形成する工程では、前記コンタクトホールおよび前記第2コンタクトホールを介して前記半導体層に接続されるように、前記ソース電極および前記ドレイン電極の少なくとも一方を形成する、ことを特徴としてもよい。
本発明によると、ゲート絶縁層内に侵入や拡散をする汚染元素によってトランジスタ特性が低下するのを防止した薄膜トランジスタを有する表示装置、および、その製造方法を提供できる。
本発明の各実施形態を、図面を参照しながら説明する。
[実施形態1]
本発明の実施形態1にかかる表示装置は、IPS型の液晶表示装置であって、TFT基板と、当該TFT基板と対向してカラーフィルタが設けられた対向基板と、両基板に挟まれた液晶材料とを含んで構成される。
本発明の実施形態1にかかる表示装置は、IPS型の液晶表示装置であって、TFT基板と、当該TFT基板と対向してカラーフィルタが設けられた対向基板と、両基板に挟まれた液晶材料とを含んで構成される。
図1は、本実施形態にかかる表示装置が有するTFT基板1を概略的に説明する図である。同図で示すように、TFT基板1は、走査信号線駆動回路10と、映像信号線駆動回路20と、走査信号線駆動回路10から信号が出力される複数の走査信号線11と、映像信号線駆動回路20から信号が出力される複数の映像信号線21とを、含んで構成される。
また図2は、本実施形態におけるTFT基板1の等価回路を示す図である。同図で示すように、TFT基板1では、複数の走査信号線11が図中横方向に延びており、複数の映像信号線21が図中縦方向に延びている。また、各走査信号線11と平行に共通信号線31が図中横方向に延びている。そして表示制御の対象となる各画素は、走査信号線11及び映像信号線21によってマトリクス状に区画されている。
図2で示すように、本実施形態では、走査信号線11及び映像信号線21により区画される各画素の隅には、MIS(Metal-Insulator-Semiconductor)構造を有する薄膜トランジスタTFTが形成され、各画素には一対の画素電極40及び対向電極50が形成される。図2における回路構成においては、走査信号線11にゲート電圧が印加されることにより、画素行が選択される。また、その選択のタイミングにあわせて、各映像信号線21に映像信号を供給することにより、各画素の画素電極40に映像信号の電圧が印加される。各画素の対向電極50には共通信号線31を介して基準電圧が印加されており、画素電極40と対向電極50の間に映像信号の電圧に応じた強度の横電界が発生し、この横電界の強度に応じて液晶分子の配向が決まるようになっている。
図3は、本実施形態における薄膜トランジスタTFTの断面構造の様子を示す図である。同図で示されるように、本実施形態における薄膜トランジスタTFTは、トップゲート型の薄膜トランジスタである。同図で示すように、半導体層104は、ドレイン領域104aと、チャネル領域104bと、ソース領域104cとを含んで構成されて、当該半導体層104の上側には、ゲート絶縁層105を挟んでゲート電極106が形成される。そしてゲート電極106の上側を覆うようにして、層間絶縁層108が形成されて、層間絶縁層108上にはドレイン電極111およびソース電極112が形成される。ドレイン電極111およびソース電極112は、それぞれコンタクトホール109を介して、ドレイン領域104aおよびソース領域104cと電気的に接続する。また本実施形態では、ゲート電極106は走査信号線11に、ドレイン電極111は映像信号線21に、ソース電極112は画素電極40にそれぞれ接続される。
そして特に、コンタクトホール109の側壁には、側壁膜110が形成され、ゲート絶縁層105の上面には、上面膜107が形成される。本実施形態では、コンタクトホール109の側壁及びゲート絶縁層105の上面に、プラズマ窒化による窒化処理によって改質された層が形成される。ゲート絶縁層105の上面やコンタクトホール109の側壁に窒素化合物を含む膜が形成されることにより、汚染元素の侵入が遮断されて、トランジスタ特性が低下するのが防止される。特に、コンタクトホール109の側壁からは、ドレイン電極111やソース電極112の電極材料そのものに含まれる汚染元素や、ウェットエッチング溶液に含まれる汚染元素が、ゲート絶縁層105中に侵入することが考えられる。窒素化合物を含む側壁膜110が形成されることにより、トランジスタ特性の低下が防止される。そして側壁膜110に加えて上面膜107が形成されることにより、コンタクトホール109の側壁、および、ゲート絶縁層105と層間絶縁層108の界面から、製造プロセス中に、汚染元素がゲート絶縁層105中に汚染元素が侵入・拡散することが防止され、トランジスタ特性の低下がさらに確実に防止される。
次に、本実施形態における表示装置の製造方法について説明する。図4A〜Dは、本実施形態における薄膜トランジスタTFTが製造される様子を示す図であり、図5は、本実施形態における薄膜トランジスタTFTの製造工程を説明する図である。以下においては、図4の各図を参照しつつ、図5を用いて製造工程の説明をする。
まず、ガラス等の透明な絶縁性基板101の上に、CVD(Chemical Vapor Deposition)によって、窒化シリコンであるSiNを蒸着して保護絶縁層102を形成し、さらに、二酸化シリコンであるSiO2をCVDにより蒸着して下地絶縁層103を形成する(S501)。保護絶縁層102は、絶縁性基板101に含まれている汚染元素が拡散するのを防止する層である。次に、下地絶縁層103上に半導体層104の材料を積層し、リソグラフィプロセスによって形状を加工することにより半導体層104を形成する(S502)。本実施形態における半導体層104は、低温ポリシリコン(LTPS)である。その次に、半導体層104と下地絶縁層103を被覆するようにゲート絶縁層105を積層する(S503)。本実施形態では、ゲート絶縁層105はシリコン酸化物によって構成されるものとし、具体的には、テトラエトキシシラン(TEOS)またはシランを原料としてCVDにより成膜された二酸化シリコン(SiO2)層とする。その後、ゲート絶縁層105上にゲート電極106を形成する(S504)。ゲート電極106は、例えば、モリブデンおよびタングステンの合金によって構成されて、リソグラフィプロセスによって形状が加工される。その後、ゲート電極106をマスクにして、半導体層104に、イオンを打ち込むことにより、リンやホウ素などの不純物元素をドープする処理を行う(S505)。不純物元素をドープした後に、アニーリング処理をすることで、不物元素が打ち込まれた領域が、ドレイン領域104aおよびソース領域104cとなり、ゲート電極106にマスクされて不純物元素がドープされなかった領域がチャネル領域104bとなる。(図4A参照)。
S506の工程では、窒化プラズマ処理をゲート絶縁層105の上面に対して行うことにより、上面膜107を形成する(図4B参照)。本実施形態では、ゲート絶縁層105は二酸化シリコンで成膜されているため、窒化プラズマ処理によって改質されて上面膜107が形成され、当該上面膜107は、酸窒化シリコン(SiON)を含んで構成される。
そしてS507の工程では、ゲート電極106と上面膜107とを被覆するように層間絶縁層108を形成する。本実施形態では、層間絶縁層108は、シランを原料としてCVDにより成膜されたSiO2とする。また、層間絶縁層108としては、例えば、シランおよびアンモニアを原料としてCVDにより成膜されたSiNとしてもよいし、または、SiO2とSiNの積層構造としても良い。
その後、S508の工程では、ドレイン電極111およびソース電極112を、ドレイン領域104aおよびソース領域104cに電気的に接続させるためのコンタクトホールを形成する。本実施形態では、ウェットエッチングにより、層間絶縁層108とゲート絶縁層105とを一括エッチングすることにより、コンタクトホール109を開口する(図4C参照)。なお、コンタクトホール109を開口する方法としては、ドライエッチングを用いても良い。
そして特に、S509の工程では、コンタクトホール109が開口されて露出した層間絶縁層108とゲート絶縁層105の側壁に、窒化プラズマ処理を施すことにより、コンタクトホール109の側壁に側壁膜110を形成する(図4D参照)。本実施形態では、ゲート絶縁層105は二酸化シリコンで成膜されているため、窒化プラズマ処理によってコンタクトホール109の側壁が改質されて側壁膜110が形成され、当該側壁膜110は、酸窒化シリコン(SiON)を含んで構成される。シリコン酸化物に窒素が含有されることにより、汚染元素の侵入や拡散を遮蔽する機能を有することとなり、窒素の含有量が多いほど汚染元素の侵入や拡散を遮断しやすくなる。
さらにS510の工程では、コンタクトホール109をそれぞれ介してドレイン領域104aおよびソース領域104cに電気的接続するように、ドレイン電極111およびソース電極112を形成する。本実施形態では、ドレイン電極111およびソース電極112は、下層のモリブデンと上層のアルミニウムとの2層構造で構成されるが、下層のモリブデンと中層のアルミニウムと上層のモリブデンとの3層構造で構成されてもよい。なお、S509の窒化プラズマ処理により、コンタクトホール109によって露出したドレイン領域104aやソース領域104cも窒化処理されるが、このようなドレイン領域104aやソース領域104cであっても、ドレイン電極111やソース電極112と電気的に接続される。
なお、本実施形態では、上面膜107を形成するS506の工程では、ゲート絶縁層105の上面が窒化プラズマ処理を施されることによって上面膜107が形成されるとしているが、例えば、CVDによってSiN膜が蒸着されることにより上面膜107が形成されてもよい。また、本実施形態の上面膜107は、図3等で示すように、ゲート電極106の下側の部分を避けて形成される。トランジスタ特性のばらつきを防ぐためには、チャネル領域104bとゲート電極106の間となる部分には、上面膜107が形成されないようにするのが望ましい。
[実施形態2]
次に、本発明の実施形態2に係る表示装置について説明する。実施形態2に係る表示装置は、実施形態1と同様のIPS型の液晶表示装置である。実施形態2におけるTFT基板の概略的構成は、図1で示される実施形態1のTFT基板1と同様であるとともに、図2で示される等価回路を有している。以下においては、実施形態2のTFT基板における薄膜トランジスタTFTの断面構造の様子や、薄膜トランジスタTFTの製造方法について説明をするが、実施形態1と同様となる部分については適宜省略して説明するものとする。
次に、本発明の実施形態2に係る表示装置について説明する。実施形態2に係る表示装置は、実施形態1と同様のIPS型の液晶表示装置である。実施形態2におけるTFT基板の概略的構成は、図1で示される実施形態1のTFT基板1と同様であるとともに、図2で示される等価回路を有している。以下においては、実施形態2のTFT基板における薄膜トランジスタTFTの断面構造の様子や、薄膜トランジスタTFTの製造方法について説明をするが、実施形態1と同様となる部分については適宜省略して説明するものとする。
図6は、実施形態2における薄膜トランジスタの断面構造の様子を示す図である。同図で示すように、ドレイン電極211およびソース電極212のそれぞれは、第1のコンタクトホール215と第2のコンタクトホール216とを介して、ドレイン領域204aおよびソース領域204cと接続するようになっている。そして特に、第1のコンタクトホール215はゲート絶縁層205に形成されて、ゲート絶縁層205の上面および第1のコンタクトホール215の側壁を連続して覆うように、窒化シリコン(SiN)膜220が蒸着される。すなわち本実施形態では、窒化シリコン膜220によって、第1のコンタクトホール215の側壁膜とゲート絶縁層205の上面膜とが形成される。ゲート絶縁層205に形成された第1のコンタクトホールの側壁が、窒素化合物を含む膜によって覆われることで、ドレイン電極211やソース電極212からの汚染元素の侵入が遮断される。
次に、実施形態2における表示装置の製造方法について説明する。図7A〜Cは、実施形態2における薄膜トランジスタが製造される様子を示す図であり、図8は、実施形態2における薄膜トランジスタの製造工程を説明する図である。以下においては、図7の各図を参照しつつ、図8を用いて製造工程について説明する。
まず、実施形態1と同様に、S801〜S805の工程を行う。具体的には、ガラス等の透明な絶縁性基板201の上に、CVDによりSiNを蒸着して、保護絶縁層202を形成し、さらにSiO2をCVDにより蒸着して下地絶縁層203を形成する(S801)。次に、下地絶縁層203上に半導体層204の材料を積層し、リソグラフィプロセスによって形状を加工することにより半導体層204を形成する(S802)。そして、半導体層204と下地絶縁層203を被覆するようにゲート絶縁層205を積層する(S803)。その後、ゲート絶縁層205上にゲート電極206を形成する(S804)。さらにゲート電極206をマスクにして半導体層204に、リンやホウ素などの不純物元素をドープする処理を行う(S805)。不純物元素がドープされた領域が、ドレイン領域204aおよびソース領域204cとなり、不純物元素がドープされなかった領域がチャネル領域204bとなる(図7A参照)。
そして、S806の工程において、ゲート絶縁層205をエッチングすることにより、第1のコンタクトホール215を形成する。S806の工程におけるエッチングは、本実施形態ではウェットエッチングであるが、ドライエッチングを用いても良い。
ここで特に、第1のコンタクトホール215が形成されたゲート絶縁層205、および、ゲート電極206を被覆するように、窒化シリコン膜220を形成して、ゲート絶縁層205の上面膜と第1のコンタクトホール215の側壁膜を形成する(S807)。窒化シリコン膜220は、具体的には、シランを原料としてCVDにより蒸着された窒化シリコン(SiN)とする(図7B参照)。
その後、S808において、層間絶縁層208を形成する。この層間絶縁層208は、シランを原料としてCVDにより成膜された酸化シリコン層とする。層間絶縁層208としては、シランを原料としてCVDにより成膜されたSiNであってもよいし、SiO2とSiNの積層構造としても良い。この層間絶縁層208が形成されることにより、第1のコンタクトホール215の内側が、層間絶縁層208を構成する材料によって埋められることになる(図7C参照)。
そしてS809では、層間絶縁層208を介してドレイン電極211およびソース電極212を接続させるための第2のコンタクトホール216を形成する。この第2のコンタクトホール216は、第1のコンタクトホールの内側となる位置がエッチングされることにより形成され、この際、第1コンタクトホール215の底部に積層された窒化シリコン膜220と、層間絶縁層208とが一括エッチングされる。このS809における第2のコンタクトホール216を形成するためのエッチングは、本実施形態ではウェットエッチングであるが、ドライエッチングを用いても良い。
その後、S810の工程において、第2のコンタクトホール216を介してドレイン領域204aおよびソース領域204cへ電気的に接続するように、それぞれ、ドレイン電極211およびソース電極212が形成される。以上のような工程を経て、図6に示すような薄膜トランジスタTFTが形成される。
また、実施形態2における上面膜および側壁膜としては、窒化プラズマ処理を施すことによって形成しても良いが、上述したように蒸着によって窒化シリコン膜220を形成するほうが、汚染元素の拡散をより確実に遮断できる。S807の工程のように、窒化シリコン膜220を蒸着して、上面膜及び側壁膜を形成する場合には、第1のコンタクトホール215の底部となるドレイン領域204aおよびソース領域204cの表面が、窒化シリコン膜220によって覆われる。このため、第1のコンタクトホール215の底部の窒化シリコン膜220を取り除くためにも、第2のコンタクトホール216を形成する工程(S809)が必要となるが、窒化プラズマ処理による酸窒化シリコンを含む側壁膜の場合よりも、より確実に汚染元素の拡散が遮断される。
なお、上記の各実施形態では、ドレイン電極およびソース電極が同時に形成される。しかし、ドレイン電極およびソース電極の少なくとも一方が、ゲート絶縁層に形成されたコンタクトホールを介して半導体層と接続されて、その側壁に窒素化合物を含む側壁膜が形成されてもよい。また、上記の各実施形態のように、ドレイン電極およびソース電極の双方がゲート絶縁層のコンタクトホールを介して半導体層と接続される場合であっても、2つのコンタクトホールのうちの1つのコンタクトホールの側壁に、窒素化合物を含む側壁膜が形成されてもよい。これらの場合にも、各実施形態の場合と同様にコンタクトホールの側壁から汚染元素が拡散するのが防止される。また、側壁膜に含まれる窒素化合物は、具体的には、窒素とシリコンとを含む化合物であって、例えば、窒化シリコンや酸窒化シリコンである。SiONをはじめとする酸窒化シリコンや、SiNをはじめとする窒化シリコンで構成される膜は、SiO2をはじめとする酸化シリコンよりもNaやKの拡散係数が小さいため、これらの元素が製造プロセス中に拡散するのを遮断できる。また、上記の各実施形態では、半導体層104を低温ポリシリコンとしているが、微結晶シリコンやアモルファスシリコンによる半導体層であっても良いし、上記のS505やS805とは異なる工程で、不純物元素が半導体層にドープされても良い。
なお、上記の各実施形態では、表示装置を液晶表示装置として説明しているが、有機EL表示装置などの他の表示装置であっても本発明は同様に適用できる。また、上記の各実施形態における液晶表示装置は、駆動方式をIPS(In Plane Switching)方式としているが、VA(Vertically Aligned)方式や、TN(Twisted Nematic)方式などの他の方式の駆動方式であってもよい。本発明は、その技術的思想を逸脱しない範囲内において、当業者によって適宜変更してもよいことはいうまでもない。
101,201,301 絶縁性基板、102,202,302 保護絶縁層、103,203,303 下地絶縁層、104,204,304 半導体層、104a,204a,304a ドレイン領域、104b,204b,304b チャネル部、104c,204c,304c ソース領域、105,205,305 ゲート絶縁層、106,206,306 ゲート電極、107 上面膜、108,208,308 層間絶縁層、109,309 コンタクトホール、110 側壁膜、111,211,311 ドレイン電極、112,212,312 ソース電極、113,313 ドレイン電極、215 第1のコンタクトホール、216 第2のコンタクトホール、220 窒化シリコン膜、TFT 薄膜トランジスタ。
Claims (11)
- 基板の上側に積層された半導体層と、
前記半導体層の上側に積層されるゲート電極と、
前記半導体層と前記ゲート電極との間に積層されるゲート絶縁層と、
ソース電極およびドレイン電極と、を含む薄膜トランジスタを有する表示装置であって、
前記ソース電極および前記ドレイン電極の少なくとも一方は、前記ゲート絶縁層の上側に形成されて、前記ゲート絶縁層に形成されるコンタクトホールを介して前記半導体層に接続され、
前記コンタクトホールの側壁には、窒素化合物を含む側壁膜が形成される、
ことを特徴とする表示装置。 - 請求項1に記載された表示装置であって、
前記ゲート絶縁層の上面には、窒素化合物を含む上面膜が形成される、
ことを特徴とする表示装置。 - 請求項1に記載された表示装置であって、
前記ゲート絶縁層は、シリコン酸化物で構成され、
前記側壁膜は、窒化シリコン又は酸窒化シリコンで構成される、
ことを特徴とする表示装置。 - 請求項1に記載された表示装置であって、
前記側壁膜は、前記ゲート絶縁層における前記コンタクトホールの側壁が窒化処理されることにより形成される、
ことを特徴とする表示装置。 - 請求項4に記載された表示装置であって、
前記ゲート絶縁層および前記ゲート電極の上側に積層される層間絶縁層をさらに含み、
前記コンタクトホールは、前記ゲート絶縁層及び前記層間絶縁層が一括してエッチングされて形成されるコンタクトホールであって、
前記ソース電極及び前記ドレイン電極の少なくとも一方は、前記層間絶縁層の上側から前記コンタクトホールを介して前記半導体層に接続され、
前記側壁膜は、前記コンタクトホールにおける前記ゲート絶縁層の側壁および前記層間絶縁層の側壁に形成される、
ことを特徴とする表示装置。 - 請求項1に記載された表示装置であって、
前記側壁膜は、前記コンタクトホールの側壁に窒素化合物が蒸着されることにより形成される、
ことを特徴とする表示装置。 - 請求項6に記載された表示装置であって、
前記コンタクトホールが形成された前記ゲート絶縁層及び前記ゲート電極の上側に積層される層間絶縁層をさらに含み、
前記層間絶縁層には、前記コンタクトホールの内側となる位置がエッチングされることにより、第2コンタクトホールが形成され、
前記ソース電極及び前記ドレイン電極の少なくとも一方は、前記側壁膜が形成された前記コンタクトホールと前記第2コンタクトホールとを介して前記半導体層に接続される、
ことを特徴とする表示装置。 - 請求項2に記載された表示装置であって、
前記ゲート絶縁層の上面に形成される前記上面膜は、前記ゲート電極の下側を避けて形成される、
ことを特徴とする表示装置。 - 薄膜トランジスタを有する表示装置の製造方法であって、
基板の上側に半導体層を形成する工程と、
前記半導体層の上側にゲート絶縁層を積層する工程と、
前記ゲート絶縁層の上側にゲート電極を形成する工程と、
前記ゲート絶縁層に少なくとも1つのコンタクトホールを形成する工程と、
前記コンタクトホールの側壁に、窒素化合物を含む側壁膜を形成する工程と、
前記側壁膜が形成された前記コンタクトホールを介して前記半導体層に接続するように、ソース電極およびドレイン電極の少なくとも一方を形成する工程と、を含む、
ことを特徴とする表示装置の製造方法。 - 請求項9に記載された表示装置の製造方法は、
前記ゲート絶縁層および前記ゲート電極の上側に層間絶縁層を形成する工程をさらに含み、
前記コンタクトホールを形成する工程は、前記ゲート絶縁層および前記層間絶縁層を一括してエッチングする工程を含み、
前記側壁膜を形成する工程では、前記コンタクトホールにおける前記ゲート絶縁層の側壁および前記層間絶縁層の側壁に窒化プラズマ処理をする、
ことを特徴とする表示装置の製造方法。 - 請求項9に記載された表示装置の製造方法は、
前記側壁膜を形成する工程は、窒素化合物を前記コンタクトホールの側壁に蒸着する工程であって、
前記表示装置の製造方法は、
前記コンタクトホールの側壁に前記側壁膜が形成された前記ゲート絶縁層および前記ゲート電極の上側に層間絶縁層を形成する工程と、
前記層間絶縁層において、前記コンタクトホールの内側となる位置をエッチングすることにより、第2コンタクトホールを形成する工程と、をさらに含み、
前記ソース電極および前記ドレイン電極の少なくとも一方を形成する工程では、前記コンタクトホールおよび前記第2コンタクトホールを介して前記半導体層に接続されるように、前記ソース電極および前記ドレイン電極の少なくとも一方を形成する、
ことを特徴とする表示装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2010026914A JP2011165884A (ja) | 2010-02-09 | 2010-02-09 | 表示装置およびその製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2010026914A JP2011165884A (ja) | 2010-02-09 | 2010-02-09 | 表示装置およびその製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2011165884A true JP2011165884A (ja) | 2011-08-25 |
Family
ID=44596210
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2010026914A Pending JP2011165884A (ja) | 2010-02-09 | 2010-02-09 | 表示装置およびその製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2011165884A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2013229588A (ja) * | 2012-03-30 | 2013-11-07 | Semiconductor Energy Lab Co Ltd | 半導体素子、半導体装置および半導体素子の作製方法 |
-
2010
- 2010-02-09 JP JP2010026914A patent/JP2011165884A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2013229588A (ja) * | 2012-03-30 | 2013-11-07 | Semiconductor Energy Lab Co Ltd | 半導体素子、半導体装置および半導体素子の作製方法 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US7554118B2 (en) | Thin film transistor, flat panel display having the same and a method of fabricating each | |
JP5154951B2 (ja) | 半導体装置及び表示装置 | |
TWI446530B (zh) | 顯示裝置及製造其之方法 | |
JP5490314B2 (ja) | 薄膜トランジスタ、表示パネル及び薄膜トランジスタの製造方法 | |
JP4623179B2 (ja) | 薄膜トランジスタおよびその製造方法 | |
US9680122B1 (en) | Organic light emitting display device and method of manufacturing the same | |
US7952095B2 (en) | Display device and manufacturing method therefor | |
WO2016098651A1 (ja) | 半導体装置、その製造方法、および半導体装置を備えた表示装置 | |
JP2007173652A (ja) | 薄膜トランジスタ装置およびその製造方法、ならびに、該薄膜トランジスタ装置を備えた表示装置 | |
JP2010003910A (ja) | 表示素子 | |
JP2006072308A (ja) | 有機電界発光素子及びその製造方法 | |
KR101051594B1 (ko) | 표시 장치 및 표시 장치의 제조 방법 | |
JP2013055080A (ja) | 表示装置および表示装置の製造方法 | |
TW201207485A (en) | Flat panel display device and method of manufacturing the same | |
US20170077208A1 (en) | Flexible display and method of manufacturing the same | |
KR20140108026A (ko) | 박막 반도체 장치, 유기 발광 표시 장치, 및 이의 제조 방법 | |
JP5363009B2 (ja) | 表示装置およびその製造方法 | |
JP5032634B2 (ja) | 有機発光表示装置及びその製造方法 | |
JP4984369B2 (ja) | 画像表示装置及びその製造方法 | |
US20170062622A1 (en) | Thin film transistor array panel and method of manufacturing the same | |
JP2011165884A (ja) | 表示装置およびその製造方法 | |
JP2003273123A (ja) | 半導体装置 | |
KR102212457B1 (ko) | 유기발광표시장치 및 그의 제조방법 | |
KR20090108431A (ko) | 표시 기판 및 그 제조 방법 | |
TW201624731A (zh) | 半導體裝置及其製造方法 |