JP2011155149A5 - - Google Patents

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本配線基板は、積層された複数のセラミック層及び内部配線を備え、前記内部配線と電気的に接続された電極が一方の面から露出しているセラミック基板と、主面に形成された配線パターンと、一端が前記配線パターンと電気的に接続され、他端が前記主面の反対面である裏面から露出しているビアフィルと、を含む配線層を備えたシリコン基板と、を有し、前記電極は、前記セラミック基板の前記一方の面となるセラミック層を貫通して設けられたビアフィルからなり、前記セラミック基板の前記一方の面に露出する前記ビアフィルの端面が前記電極の表面であり、前記シリコン基板の前記ビアフィルは、金属層を介して、前記セラミック基板の前記電極と接合されていることを要件とする。
本配線基板の製造方法は、積層された複数のセラミック層及び内部配線を備え、前記内部配線と電気的に接続された電極が一方の面から露出しているセラミック基板であって、前記電極が前記セラミック基板の前記一方の面となるセラミック層を貫通して設けられたビアフィルからなり、前記セラミック基板の前記一方の面に露出する前記ビアフィルの端面が前記電極の表面であるセラミック基板を準備し、前記セラミック基板において、前記電極の前記一方の面から露出する面に、第1金属層を形成する第1工程と、主面に形成された配線パターンと、一端が前記配線パターンと電気的に接続され、他端が前記主面の反対面である裏面から露出しているビアフィルと、を含む配線層を備えたシリコン基板において、前記ビアフィルの前記裏面から露出する面に、第2金属層を形成する第2工程と、前記第1金属層と前記第2金属層とを接合することにより、前記電極と前記ビアフィルとを電気的に接続する第3工程と、を有することを要件とする。

Claims (21)

  1. 積層された複数のセラミック層及び内部配線を備え、前記内部配線と電気的に接続された電極が一方の面から露出しているセラミック基板と、
    主面に形成された配線パターンと、一端が前記配線パターンと電気的に接続され、他端が前記主面の反対面である裏面から露出しているビアフィルと、を含む配線層を備えたシリコン基板と、を有し、
    前記電極は、前記セラミック基板の前記一方の面となるセラミック層を貫通して設けられたビアフィルからなり、前記セラミック基板の前記一方の面に露出する前記ビアフィルの端面が前記電極の表面であり、
    前記シリコン基板の前記ビアフィルは、金属層を介して、前記セラミック基板の前記電極と接合されている配線基板。
  2. 前記各セラミック層のうち、前記シリコン基板から遠いセラミック層の熱膨張係数は、前記シリコン基板に近いセラミック層の熱膨張係数よりも大きい請求項記載の配線基板。
  3. 前記電極の表面は、前記セラミック基板の前記一方の面と面一に形成されている請求項1又は2記載の配線基板。
  4. 前記各セラミック層は、アルミナコージェライトを含有する請求項1乃至3の何れか一項記載の配線基板。
  5. 前記各セラミック層は、それぞれ異なる量のアルミナコージェライトを含有する請求項記載の配線基板。
  6. 前記金属層は、共晶合金層を含む請求項1乃至の何れか一項記載の配線基板。
  7. 前記金属層は、固相−液相合金層を含む請求項1乃至の何れか一項記載の配線基板。
  8. 前記金属層は、1種類の金属のみを含む請求項1乃至の何れか一項記載の配線基板。
  9. 前記シリコン基板の前記裏面側に中空部が設けられている請求項1乃至の何れか一項記載の配線基板。
  10. 前記中空部は前記セラミック基板の前記一方の面を露出しており、
    前記中空部内の前記セラミック基板の前記一方の面には、MEMSデバイスが搭載されている請求項記載の配線基板。
  11. 前記中空部は前記セラミック基板の前記一方の面を露出しており、
    前記中空部内の前記セラミック基板の前記一方の面には、コンデンサが搭載されている請求項記載の配線基板。
  12. 前記中空部は、冷媒が供給される冷媒流路である請求項記載の配線基板。
  13. 積層された複数のセラミック層及び内部配線を備え、前記内部配線と電気的に接続された電極が一方の面から露出しているセラミック基板であって、前記電極が前記セラミック基板の前記一方の面となるセラミック層を貫通して設けられたビアフィルからなり、前記セラミック基板の前記一方の面に露出する前記ビアフィルの端面が前記電極の表面であるセラミック基板を準備し、前記セラミック基板において、前記電極の前記一方の面から露出する面に、第1金属層を形成する第1工程と、
    主面に形成された配線パターンと、一端が前記配線パターンと電気的に接続され、他端が前記主面の反対面である裏面から露出しているビアフィルと、を含む配線層を備えたシリコン基板において、前記ビアフィルの前記裏面から露出する面に、第2金属層を形成する第2工程と、
    前記第1金属層と前記第2金属層とを接合することにより、前記電極と前記ビアフィルとを電気的に接続する第3工程と、を有する配線基板の製造方法。
  14. 前記各セラミック層のうち、前記シリコン基板から遠いセラミック層の熱膨張係数は、前記シリコン基板に近いセラミック層の熱膨張係数よりも大きい請求項13記載の配線基板の製造方法。
  15. 前記電極の表面は、前記セラミック基板の前記一方の面と面一に形成されている請求項13又は14記載の配線基板の製造方法。
  16. 前記第1工程では、前記セラミック基板を複数個準備し、各セラミック基板において、前記電極の前記一方の面から露出する面に、前記第1金属層を形成し、
    前記第2工程では、前記シリコン基板に代えて、個片化されると前記シリコン基板となる複数の領域を有する第1基板を準備し、前記第1基板の前記複数の領域において、前記ビアフィルの前記裏面から露出する面に、前記第2金属層を形成し、
    前記第3工程では、前記各セラミック基板に形成された前記第1金属層と、前記第1基板の前記複数の領域に形成された前記第2金属層とを接合することにより、前記電極と前記ビアフィルとを電気的に接続し、
    前記第3工程の後、前記第1基板の前記複数の領域のそれぞれに前記セラミック基板が接合された構造体を前記複数の領域間で切断して個片化し、前記電極と前記ビアフィルとが電気的に接続された複数の配線基板を作製する請求項13乃至15の何れか一項記載の配線基板の製造方法。
  17. 前記第1工程では、前記セラミック基板に代えて、個片化されると前記セラミック基板となる複数の領域を有する第2基板を準備し、前記第2基板の前記複数の領域において、前記電極の前記一方の面から露出する面に、前記第1金属層を形成し、
    前記第2工程では、前記シリコン基板に代えて、個片化されると前記シリコン基板となる複数の領域を有する第1基板を準備し、前記第1基板の前記複数の領域において、前記ビアフィルの前記裏面から露出する面に、前記第2金属層を形成し、
    前記第3工程では、前記第2基板の前記複数の領域に形成された前記第1金属層と、前記第1基板の前記複数の領域に形成された前記第2金属層とを接合することにより、前記電極と前記ビアフィルとを電気的に接続し、
    前記第3工程の後、前記第1基板に前記第2基板が接合された構造体を前記複数の領域間で切断して個片化し、前記電極と前記ビアフィルとが電気的に接続された複数の配線基板を作製する請求項13乃至15の何れか一項記載の配線基板の製造方法。
  18. 前記第3工程は、前記第1金属層及び前記第2金属層を、前記第1金属層に含まれる金属の少なくとも一部と前記第2金属層に含まれる金属の少なくとも一部との間に共晶反応が生じる温度に加熱して、共晶反応が生じた金属が合金化した共晶合金層を形成する工程を含む請求項13乃至17の何れか一項記載の配線基板の製造方法。
  19. 前記第3工程は、前記第1金属層及び前記第2金属層を、前記第1金属層及び前記第2金属層の何れか一方又は双方に含まれる金属の少なくとも一部が液相となり残部が固相のままである温度に加熱して、前記液相となった金属と前記固相のままである金属とが合金化した固相−液相合金層を形成する工程を含む請求項13乃至17の何れか一項記載の配線基板の製造方法。
  20. 前記第3工程は、同種の金属から構成された前記第1金属層及び前記第2金属層を加熱及び加圧して、前記第1金属層及び前記第2金属層を構成する前記同種の金属同士が原子レベルで共有結合した1層の金属層を形成する工程を含む請求項13乃至17の何れか一項記載の配線基板の製造方法。
  21. 請求項1乃至12の何れか一項記載の配線基板の前記シリコン基板の前記主面に半導体チップが搭載された半導体パッケージ。
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Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8835217B2 (en) * 2010-12-22 2014-09-16 Intel Corporation Device packaging with substrates having embedded lines and metal defined pads
US20160211205A1 (en) 2013-08-26 2016-07-21 Hitachi Metals, Ltd. Mounting substrate wafer, multilayer ceramic substrate, mounting substrate, chip module, and mounting substrate wafer manufacturing method
US9791470B2 (en) * 2013-12-27 2017-10-17 Intel Corporation Magnet placement for integrated sensor packages
US10251270B2 (en) * 2016-09-15 2019-04-02 Innovium, Inc. Dual-drill printed circuit board via
JP7002321B2 (ja) * 2017-12-22 2022-01-20 京セラ株式会社 配線基板
US11195789B2 (en) * 2018-11-30 2021-12-07 International Business Machines Corporation Integrated circuit module with a structurally balanced package using a bottom side interposer
JP7223772B2 (ja) * 2018-12-26 2023-02-16 京セラ株式会社 電子部品の接合方法および接合構造体
CN115547846A (zh) * 2019-02-21 2022-12-30 奥特斯科技(重庆)有限公司 部件承载件及其制造方法和电气装置

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3348528B2 (ja) * 1994-07-20 2002-11-20 富士通株式会社 半導体装置の製造方法と半導体装置及び電子回路装置の製造方法と電子回路装置
JP3407716B2 (ja) * 2000-06-08 2003-05-19 株式会社村田製作所 複合積層電子部品
US20020074637A1 (en) * 2000-12-19 2002-06-20 Intel Corporation Stacked flip chip assemblies
JP2002299486A (ja) * 2001-03-29 2002-10-11 Kyocera Corp 光半導体素子収納用パッケージ
JP3826731B2 (ja) * 2001-05-07 2006-09-27 ソニー株式会社 多層プリント配線基板及び多層プリント配線基板の製造方法
JP4289912B2 (ja) * 2003-03-12 2009-07-01 キヤノン株式会社 基板間配線電極接合方法
JP4295682B2 (ja) * 2004-06-28 2009-07-15 Tdk株式会社 多層配線基板
JP2007123371A (ja) * 2005-10-26 2007-05-17 Kyocera Corp 多数個取り電子装置およびその製造方法
JP2008160019A (ja) * 2006-12-26 2008-07-10 Shinko Electric Ind Co Ltd 電子部品
US7576435B2 (en) * 2007-04-27 2009-08-18 Taiwan Semiconductor Manufacturing Company, Ltd. Low-cost and ultra-fine integrated circuit packaging technique

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