JP2011119585A - 半導体装置の製造方法 - Google Patents
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Abstract
【課題】炭化ケイ素を材料とする半導体ウェハから半導体装置を製造する方法において、表面電極と半導体基板とのショットキー接合、裏面電極と半導体基板とのオーミック接合を確保することと、製造工程を簡略化する。
【解決手段】半導体ウェハの表面に表面Mo電極を形成した後で、半導体ウェハの裏面に裏面Ni系電極を形成し、形成した表面Mo電極および裏面Ni系電極を同時にシンター処理する。表面Mo電極は、900℃以上のシンター処理を行っても、半導体基板とのショットキー接合を確保できる。裏面Ni系電極が半導体基板とオーミック接合するために必要な高温(例えば900℃以上)で、表面電極と裏面電極のシンター処理を同時に行うことができるため、製造工程が簡略化される。
【選択図】 図3
【解決手段】半導体ウェハの表面に表面Mo電極を形成した後で、半導体ウェハの裏面に裏面Ni系電極を形成し、形成した表面Mo電極および裏面Ni系電極を同時にシンター処理する。表面Mo電極は、900℃以上のシンター処理を行っても、半導体基板とのショットキー接合を確保できる。裏面Ni系電極が半導体基板とオーミック接合するために必要な高温(例えば900℃以上)で、表面電極と裏面電極のシンター処理を同時に行うことができるため、製造工程が簡略化される。
【選択図】 図3
Description
本発明は、炭化ケイ素を材料とする半導体ウェハから、半導体装置を製造する方法に関する。
炭化ケイ素(SiC)を材料とする半導体装置(以下、SiC半導体装置という)は、一般に、SiCを材料とするウェハに複数の半導体素子を形成し、次にそのウェハの表面および裏面に電極を形成し、さらにダイシング等によってウェハから複数の半導体装置を1つずつ切り離すことによって製造される。表面電極としては、半導体基板とショットキー接合する電極が用いられ、裏面電極としては、半導体基板とオーミック接合する電極が用いられる。
特許文献1、特許文献2に記載されているように、一般に、表面電極の材料としてはクロム(Cr)、チタン(Ti)、タングステン(W)等が用いられ、裏面電極の材料としては、ニッケル(Ni)等が用いられる。裏面電極としてNi層を用いる場合、半導体基板とオーミック接合を形成するためには、900〜1000℃以上の雰囲気温度でシンター処理を行う必要がある。一方、クロム(Cr)、チタン(Ti)、タングステン(W)等を用いた表面電極においては、高温でシンター処理を行うと、半導体基板とショットキー接合を形成することができなくなり、リーク電流増大の原因となるため、一般に、400℃前後の雰囲気温度でシンター処理が行われる。このため、従来のSiC半導体装置の製造方法においては、先に裏面電極を形成し、シンター処理を行った後で、表面電極を形成し、再度シンター処理を行っていた。
上記のとおり、従来のSiC半導体装置の製造方法においては、表面電極と半導体基板とのショットキー接合、裏面電極と半導体基板とのオーミック接合を確保するために、先に裏面電極(Ni層)を形成し、シンター処理を行った後で、表面電極(Ti層等)を形成し、再度シンター処理を行う必要があった。このため、半導体装置の製造工程の工数が多くなるという課題があった。
本願は、表面電極と半導体基板とのショットキー接合、裏面電極と半導体基板とのオーミック接合を確保することと、半導体装置の製造工程を簡略化することとを両立させることを目的とする。
本発明者らは、鋭意研究の結果、表面電極としてMoを用いると、裏面電極のシンター処理温度と同程度の高温で表面電極のシンター処理を行っても、SiCを材料とする半導体基板とのショットキー接合が確保されることを見出した。この知見に基づき、本発明は、炭化ケイ素を材料とする半導体ウェハから半導体装置を製造する新規な方法を提供する。この方法は、半導体ウェハの表面に表面Mo電極を形成する表面電極形成工程と、半導体ウェハの裏面にNiを主成分とする裏面Ni系電極を形成する裏面電極形成工程と、表面電極形成工程及び裏面電極形成工程で形成した表面Mo電極および裏面Ni系電極を同時にシンター処理する同時シンター処理工程と、を含んでいる。
本発明によれば、表面電極としてMoを用いることで、同時シンター処理工程において表面Mo電極および裏面Ni系電極を同時にシンター処理することができる。このため、製造工程の工数を少なくすることができる。なお、表面電極形成工程と裏面電極形成工程は、いずれを先に行ってもよい。このため、表面電極形成工程を行った後に裏面電極形成工程を行うようにしてもよいし、あるいは、裏面電極形成工程を行った後に表面電極形成工程を行うようにしてもよい。
上記の製造方法は、表面電極形成工程の前に、半導体ウェハの表面に絶縁膜を形成する絶縁膜形成工程と、絶縁膜形成工程で形成した絶縁膜にコンタクトホールを形成するコンタクトホール形成工程とをさらに含んでいてもよい。
半導体ウェハの表面に絶縁膜およびコンタクトホールが形成され、かつ、半導体ウェハの表面の一部が露出した状態(すなわち、表面電極が形成されていない状態)で、半導体ウェハの裏面に形成した裏面Ni系電極を高温でシンター処理すると、露出した半導体ウェハの表面と、絶縁膜が反応して、その後に形成される表面電極と半導体基板とのショットキー界面が汚染されることがある。
表面電極形成工程を実施して、半導体ウェハの表面に形成された絶縁膜が表面Mo電極によって覆われた状態となった後に、同時シンター処理工程を実施すれば、高温のシンター処理によって半導体ウェハの表面のショットキー界面が汚染されることを抑制することができる。
同時シンター処理工程は、900℃以上の雰囲気温度でシンター処理を行う工程であってもよい。
上記の製造方法においては、表面電極形成工程が行われた後に裏面電極形成工程が行われ、表面電極形成工程と裏面電極形成工程の間に、半導体ウェハを薄板化する薄板化工程をさらに含んでいてもよい。
半導体ウェハを薄板化する工程は、裏面Ni系電極を形成する工程よりも先に行う必要がある。従来の半導体装置の製造方法では、裏面電極を形成した後に表面電極を形成するため、半導体ウェハを薄板化する工程は表面Mo電極を形成するよりも先に行わざるを得なかった。本発明によれば、表面Mo電極を形成する工程を裏面表面Mo電極を形成する工程よりも先に行うことも可能であるため、半導体ウェハの表面に表面Mo電極を形成した後に、半導体ウェハを薄板化する薄板化工程を行うことができる。半導体ウェハが薄板化されると、搬送時や製造装置への設置時等にウェハの破損等が発生し易くなるが、この製造方法によれば、半導体ウェハを薄板化する工程を製造プロセスのより下流側で行うことができるため、ウェハの破損等が発生しにくくなる。
薄板化工程では、半導体ウェハを50μm以上かつ250μm以下の厚さに薄板化することが好ましい。
また、上記の方法と同様に、表面電極としてMoを用いると、炭化ケイ素を材料とする半導体ウェハから、半導体装置を製造する方法であって、半導体ウェハの表面に表面Mo電極を形成する表面電極形成工程と、表面電極形成工程で形成した表面Mo電極をシンター処理する表面電極シンター処理工程と、表面Mo電極シンター処理工程の後に、Niを主成分とする裏面Ni系電極を半導体ウェハの裏面に形成する裏面電極形成工程と、裏面電極形成工程で形成した裏面Ni系電極をシンター処理する裏面電極シンター処理工程と、を含む方法を実現することもできる。
本発明によれば、表面電極と半導体基板とのショットキー接合、裏面電極と半導体基板とのオーミック接合を確保することと、製造工程を簡略化することとを両立させることができる。
<実施形態1>
以下、本発明の実施形態1について、図面を参照しながら説明する。図1は、実施形態1に係る第1の製造方法によって製造される半導体装置500の断面を模式的に示す図である。半導体装置500は、JBS(Junction Barrier Schottky:ジャンクションバリアショットキー)構造を有するダイオードである。半導体基板50は、SiCを材料とするN型の基板層501と、基板層501の表面に積層され、SiCを材料とするN型のエピタキシャル層502と、エピタキシャル層502の表面に設けられたP+層503とを備えている。半導体基板50の表面(エピタキシャル層502およびP+層503が形成されている側の面)には、半導体基板50側から順に、層間絶縁膜510、表面Mo電極504、表面接合電極505が積層されている。半導体基板50の裏面(基板層501が形成されている側の面)には、半導体基板50側から順に、裏面Ni系電極506、裏面接合電極507が積層されている。表面Mo電極504は、層間絶縁膜510に設けられたコンタクトホール512において、半導体基板50のエピタキシャル層502の表面とショットキー接合している。裏面Ni系電極506は、半導体基板50の基板層501の裏面とオーミック接合している。ここで、裏面Ni系電極とは、Niを主成分とする電極であって、Ni電極(Ni以外の成分を含有するNi電極を含む)、Ni合金電極を含む。Ni合金電極としては、例えば、Ni−Al合金、Ni−Ti合金、Ni−Mo合金、Ni−Ta合金、Ni−W合金等が挙げられる。表面接合電極505としては、Al電極等を用いることができる。裏面接合電極507としては、例えば、チタン/ニッケル/金(Ti/Ni/Au)合金を用いることができる。
以下、本発明の実施形態1について、図面を参照しながら説明する。図1は、実施形態1に係る第1の製造方法によって製造される半導体装置500の断面を模式的に示す図である。半導体装置500は、JBS(Junction Barrier Schottky:ジャンクションバリアショットキー)構造を有するダイオードである。半導体基板50は、SiCを材料とするN型の基板層501と、基板層501の表面に積層され、SiCを材料とするN型のエピタキシャル層502と、エピタキシャル層502の表面に設けられたP+層503とを備えている。半導体基板50の表面(エピタキシャル層502およびP+層503が形成されている側の面)には、半導体基板50側から順に、層間絶縁膜510、表面Mo電極504、表面接合電極505が積層されている。半導体基板50の裏面(基板層501が形成されている側の面)には、半導体基板50側から順に、裏面Ni系電極506、裏面接合電極507が積層されている。表面Mo電極504は、層間絶縁膜510に設けられたコンタクトホール512において、半導体基板50のエピタキシャル層502の表面とショットキー接合している。裏面Ni系電極506は、半導体基板50の基板層501の裏面とオーミック接合している。ここで、裏面Ni系電極とは、Niを主成分とする電極であって、Ni電極(Ni以外の成分を含有するNi電極を含む)、Ni合金電極を含む。Ni合金電極としては、例えば、Ni−Al合金、Ni−Ti合金、Ni−Mo合金、Ni−Ta合金、Ni−W合金等が挙げられる。表面接合電極505としては、Al電極等を用いることができる。裏面接合電極507としては、例えば、チタン/ニッケル/金(Ti/Ni/Au)合金を用いることができる。
本発明者らは、鋭意研究の結果、半導体基板の表面に接する電極としてMoを用いると、900℃以上のシンター処理を行っても、SiCを材料とする半導体基板とのショットキー接合が確保されることを見出した。
表1および図2は、図1に示す半導体装置500と、半導体装置500における表面Mo電極504に代えて従来用いられているTi電極、Ni電極を用いた場合との電極特性を比較するものである。表1及び図2の結果は、半導体ウェハに半導体基板50が備える素子構造を形成した後に、層間絶縁膜510の形成工程、層間絶縁膜510のコンタクトホールの形成工程、裏面Ni系電極506の形成工程およびシンター工程を行い、さらに、比較する各表面電極(Mo電極、Ti電極、Ni電極)の形成工程およびシンター工程を行い、さらに、表面接合電極505および裏面接合電極507を形成し、ダイシングを行って製造した半導体装置を用いて測定した。
表1は、半導体基板の表面に接する電極をMo電極(図1における表面Mo電極504)とした場合、Mo電極に代えてTi電極とした場合、Mo電極に代えてNi電極とした場合のバリアハイトφを示している。バリアハイトφは、まず、4142BモジュラDCソース/モニタ装置(Agilent Technologies社製)を用いて、0〜3Vの順方向電圧を0.01Vステップで印加して順方向のI−V特性を測定し、次に、得られたI−V特性を下記の式(1)に適用して、算出することによって得られたものである。
Jo=AT2exp(−qφ/(kT)) … (1)
ここで、Jo:電流密度(順方向電圧が0V時の電流/アクティブ面積)A:リチャードソン定数(146A/K2・cm2)、T:絶対温度(293K)、q:電荷(1.602×10−19C)、k:ボルツマン定数(1.381×10−23J/K)である。
ここで、Jo:電流密度(順方向電圧が0V時の電流/アクティブ面積)A:リチャードソン定数(146A/K2・cm2)、T:絶対温度(293K)、q:電荷(1.602×10−19C)、k:ボルツマン定数(1.381×10−23J/K)である。
図2は、表1と同様に、半導体基板の表面に接する電極(Mo電極、Ti電極、Ni電極)のシンター温度とリーク電流IRとの関係を示す図である。リーク電流は、4142BモジュラDCソース/モニタ装置を用いて、0〜1300Vの逆方向電圧を20Vステップで印加して逆方向のI−V特性を測定することによって得られたものである。
表1および図2に示すように、半導体基板の表面に接する電極として、Mo電極(表面Mo電極504)を用いた場合には、900℃以上で高いバリアハイトを維持しており、リーク電流IRが1×10−5A/cm2よりも低い水準に抑制されている。一方、半導体基板の表面に接する電極として、Mo電極に代えてTi電極やNi電極を用いた場合には、600〜800℃以上のシンター温度において、バリアハイトが急激に低下し、リーク電流IRが1×10−1A/cm2もしくはそれ以上のオーダーまで急激に上昇している。
この結果より、半導体基板の表面に接する電極としてMo電極を用いると、900℃以上のシンター処理を行っても、SiCを材料とする半導体基板とのショットキー接合が確保される一方、Ti電極やNi電極を用いた場合には、SiCを材料とする半導体基板とのショットキー接合が確保されないことが明らかになった。すなわち、半導体装置500のように、半導体基板50の表面に接する電極として表面Mo電極504を用いた場合には、半導体基板50の裏面にオーミック接合する裏面Ni系電極506のシンター温度(例えば、900℃以上)でシンター処理を行っても、表面Mo電極504と半導体基板50とのショットキー接合が確保されることが明らかになった。
この知見に基づき、本実施形態に係る半導体装置を製造する方法では、原料として用いる半導体ウェハ(以下、原料ウェハという)の表面に表面Mo電極(基板に接する側の電極)を形成する表面電極形成工程と、半導体ウェハの裏面に裏面Ni系電極(基板に接する側の電極)を形成する裏面電極形成工程と、これらの電極形成工程で形成した表面Mo電極および裏面Ni系電極を同時にシンター処理する同時シンター処理工程とによって、SiCを材料とする半導体装置の表面Mo電極と裏面Ni系電極を製造する。次に、実施形態1に係る半導体装置500の第1の製造方法について、図1および図3を用いて説明する。
半導体装置500は、図1に示す半導体装置500の構造を半導体ウェハに複数形成した後に、ダイシングを行って、半導体ウェハからそれぞれの半導体装置を切り離すことによって、製造される。
第1の製造方法では、半導体基板50が備える素子構造が複数形成された半導体ウェハを原料ウェハとして用いる。原料ウェハは、基板層501と、エピタキシャル層502と、P+層503とを備えている。
次に、図3に示す製造フローに従って、原料ウェハの表面および裏面に絶縁膜および電極を形成する。図3に示す製造フローは、下記に説明する絶縁膜形成工程、コンタクトホール形成工程、表面電極形成工程、裏面電極形成工程、同時シンター処理工程、接合電極(基板に接しない側の電極)形成工程を含んでいる。ステップS101は絶縁膜形成工程であり、ステップS103はコンタクトホール形成工程であり、ステップS105およびステップS107は表面電極形成工程および裏面電極形成工程であり、ステップS109は同時シンター処理工程であり、ステップS111およびステップS113は接合電極形成工程である。
(絶縁膜形成工程)
絶縁膜形成工程では、原料ウェハの表面に層間絶縁膜510を成膜する(ステップS101)。ステップS101で行う層間絶縁膜510の成膜方法としては、CVD法等、通常用いられる絶縁膜を成膜する方法を利用することができる。
絶縁膜形成工程では、原料ウェハの表面に層間絶縁膜510を成膜する(ステップS101)。ステップS101で行う層間絶縁膜510の成膜方法としては、CVD法等、通常用いられる絶縁膜を成膜する方法を利用することができる。
(コンタクトホール形成工程)
コンタクトホール形成工程では、絶縁膜形成工程で形成した層間絶縁膜510にコンタクトホール512を形成する(ステップS103)。ステップS103では、層間絶縁膜510の表面にフォトレジストを形成し、層間絶縁膜510のうち、コンタクトホール512を形成する部分をエッチングによって除去する。これによって、コンタクトホール512を形成することができる。フォトレジストの材料および形成方法、エッチング方法としては、絶縁膜のフォトエッチングに際して通常用いられている材料および方法を用いることができる。
コンタクトホール形成工程では、絶縁膜形成工程で形成した層間絶縁膜510にコンタクトホール512を形成する(ステップS103)。ステップS103では、層間絶縁膜510の表面にフォトレジストを形成し、層間絶縁膜510のうち、コンタクトホール512を形成する部分をエッチングによって除去する。これによって、コンタクトホール512を形成することができる。フォトレジストの材料および形成方法、エッチング方法としては、絶縁膜のフォトエッチングに際して通常用いられている材料および方法を用いることができる。
(表面電極形成工程および裏面電極形成工程)
次に行う電極形成工程では、原料ウェハの表面に接する表面Mo電極504を形成し、原料ウェハの裏面に接する裏面Ni系電極506を形成する。
次に行う電極形成工程では、原料ウェハの表面に接する表面Mo電極504を形成し、原料ウェハの裏面に接する裏面Ni系電極506を形成する。
実施形態1においては、先に、表面Mo電極504を形成する表面電極形成工程を行う(ステップS105)。ステップS105では、原料ウェハの表面に接するようにMo層を成膜した後、成膜したMo層の表面にパターニングされたフォトレジストを形成し、Mo層の一部をエッチングによって除去する。これによって、表面Mo電極504を形成することができる。Mo層の成膜方法としては、蒸着やスパッタ法を用いることが好ましく、100℃以上の蒸着法を用いることが特に好ましい。また、Mo層の厚さは、10nm以上あればよく、50nm以上300nm以下であれば好ましい。
次に、裏面Ni系電極506を形成する裏面電極形成工程を行う(ステップS107)。ステップS107では、原料ウェハの裏面に接するNi主成分層(Niを主成分とする層)を蒸着法等によって成膜することによって、裏面Ni系電極506を形成する。パターニングされた裏面Ni系電極506を形成したい場合には、ステップS107において、成膜したNi層の表面にパターニングされたフォトレジストを形成し、Ni主成分層の一部をエッチングによって除去する工程を行ってもよい。
上記においては、先に原料ウェハの表面に接する表面Mo電極504を形成し、その後に原料ウェハの裏面に接する裏面Ni系電極506を形成するものとして説明したが、先に原料ウェハの裏面に接する裏面Ni系電極506を形成し、その後に原料ウェハの表面に接する表面Mo電極504を形成してもよい。
(同時シンター処理工程)
同時シンター処理工程では、表面電極形成工程および裏面電極形成工程で形成した表面Mo電極504および裏面Ni系電極506を、同時にシンター処理する(ステップS109)。ステップS109で行うシンター処理は、アニール炉等を用いて行うことができる。シンター処理に用いるアニール炉としては、急昇温および急降温が可能な赤外線ランプRTA炉等が好ましいが、これに限定されない。表面Mo電極504および裏面Ni系電極506が形成された原料ウェハの熱履歴を軽減するために、シンター処理の処理時間は30min以内であり、昇降温速度は、200℃/min以上であることが好ましい。シンター処理を行う際のアニール炉内の雰囲気温度は、900℃以上1300℃以下であればよく、1000℃以上1100℃以下であれば好ましい。シンター処理を行う場合の雰囲気ガスとしては、アルゴン(Ar)やヘリウム(He)等の不活性ガスを用いることができ、1×10−5Torr以下の高真空下で処理されることが好ましく、より好ましくは、雰囲気ガスとして用いるArやHeガスに、数vol%のH2ガス等の還元性ガスが含まれている。
同時シンター処理工程では、表面電極形成工程および裏面電極形成工程で形成した表面Mo電極504および裏面Ni系電極506を、同時にシンター処理する(ステップS109)。ステップS109で行うシンター処理は、アニール炉等を用いて行うことができる。シンター処理に用いるアニール炉としては、急昇温および急降温が可能な赤外線ランプRTA炉等が好ましいが、これに限定されない。表面Mo電極504および裏面Ni系電極506が形成された原料ウェハの熱履歴を軽減するために、シンター処理の処理時間は30min以内であり、昇降温速度は、200℃/min以上であることが好ましい。シンター処理を行う際のアニール炉内の雰囲気温度は、900℃以上1300℃以下であればよく、1000℃以上1100℃以下であれば好ましい。シンター処理を行う場合の雰囲気ガスとしては、アルゴン(Ar)やヘリウム(He)等の不活性ガスを用いることができ、1×10−5Torr以下の高真空下で処理されることが好ましく、より好ましくは、雰囲気ガスとして用いるArやHeガスに、数vol%のH2ガス等の還元性ガスが含まれている。
(接合電極形成工程)
接合電極形成工程では、まず、表面Mo電極504の表面に接する表面接合電極505を形成し(ステップS111)、次いで、裏面Ni系電極506の裏面に接する裏面接合電極507を形成する(ステップS113)。ステップS111では、表面接合電極505の材料となる金属層もしくは合金層をスパッタ等によって成膜し、成膜した金属層もしくは合金層の表面にパターニングされたフォトレジストを形成し、成膜した金属層もしくは合金層の一部をエッチングによって除去する。これによって、表面接合電極505を形成することができる。ステップS113では、裏面接合電極507の材料となる金属層もしくは合金層をスパッタ等によって成膜することによって、裏面接合電極507を形成する。パターニングされた裏面接合電極507を形成したい場合には、ステップS113において、成膜した金属層もしくは合金層の表面にパターニングされたフォトレジストを形成し、成膜した金属層もしくは合金層の一部をエッチングによって除去する工程を行ってもよい。
接合電極形成工程では、まず、表面Mo電極504の表面に接する表面接合電極505を形成し(ステップS111)、次いで、裏面Ni系電極506の裏面に接する裏面接合電極507を形成する(ステップS113)。ステップS111では、表面接合電極505の材料となる金属層もしくは合金層をスパッタ等によって成膜し、成膜した金属層もしくは合金層の表面にパターニングされたフォトレジストを形成し、成膜した金属層もしくは合金層の一部をエッチングによって除去する。これによって、表面接合電極505を形成することができる。ステップS113では、裏面接合電極507の材料となる金属層もしくは合金層をスパッタ等によって成膜することによって、裏面接合電極507を形成する。パターニングされた裏面接合電極507を形成したい場合には、ステップS113において、成膜した金属層もしくは合金層の表面にパターニングされたフォトレジストを形成し、成膜した金属層もしくは合金層の一部をエッチングによって除去する工程を行ってもよい。
さらに、ダイシング等を行って半導体ウェハを切断すると、1つの半導体装置500として切り分けることができる。これによって、図1に示す半導体装置500を得ることができる。
上記のとおり、本実施形態に係る半導体装置の製造方法によれば、半導体ウェハの表面に表面Mo電極を形成する表面電極形成工程と、半導体ウェハの裏面に裏面Ni系電極を形成する裏面電極形成工程と、これら電極形成工程で形成した表面Mo電極および裏面Ni系電極を同時にシンター処理する同時シンター処理工程とによって、SiCを材料とする半導体装置の表面Mo電極と裏面Ni系電極を製造する。同時シンター処理工程おいて表面Mo電極および裏面Ni系電極を同時にシンター処理するため、半導体装置の製造工程の工数を少なくすることができる。また、表面Mo電極によって半導体基板の表面に形成された絶縁膜が覆われた状態となった後に高温の同時シンター処理工程を実施するため、高温でシンター処理を実施することによって半導体基板の表面に形成された絶縁膜が反応してショットキー界面が汚染されることを抑制することができる。
既に説明したように、半導体ウェハにオーミック接合する裏面Ni系電極のシンター温度(例えば、900℃以上)で表面Mo電極のシンター処理を行っても、表面Mo電極と半導体ウェハとのショットキー接合は確保される。本実施形態に係る製造方法によれば、表面電極と半導体基板とのショットキー接合、裏面電極と半導体基板とのオーミック接合を確保することと、製造工程を簡略化することとを両立させることができる。
次に、上記で説明した、第1実施形態をより具体化した実施例1を挙げ、さらに詳細に説明する。
(原料ウェハの準備)
直径φ=100mm、厚さ:400μmの4H−SiCのN型の半導体ウェハの表面に、N型のエピタキシャル層(不純物濃度:5×1015cm−3、層厚さ:10μm)を成膜した。さらに、その表面(エピタキシャル層側)に、Alイオン注入およびアニール処理を行って、P+型のJBS構造(ストライプ構造、不純物濃度:1×1019cm−3、ピッチ:5μm、幅:2μm、深さ:1.5μm)を形成した。
直径φ=100mm、厚さ:400μmの4H−SiCのN型の半導体ウェハの表面に、N型のエピタキシャル層(不純物濃度:5×1015cm−3、層厚さ:10μm)を成膜した。さらに、その表面(エピタキシャル層側)に、Alイオン注入およびアニール処理を行って、P+型のJBS構造(ストライプ構造、不純物濃度:1×1019cm−3、ピッチ:5μm、幅:2μm、深さ:1.5μm)を形成した。
上記の方法によって、半導体ウェハ上に、チップサイズが6mm×6mmで、アクティブサイズが5.5mm×5.5mmのJBS構造のダイオードを複数個作製した。この状態の半導体ウェハを原料ウェハとして用いて、図3に示すフローに従って、原料ウェハの表面および裏面に電極を形成する。
(絶縁膜形成工程)
絶縁膜形成工程では、原料ウェハの表面に層間層間絶縁膜510としてのシリコン酸化膜(SiO2膜)を成膜した。成膜方法としては、減圧CVD法を用い、厚さ1μmのSiO2膜を成膜した。
絶縁膜形成工程では、原料ウェハの表面に層間層間絶縁膜510としてのシリコン酸化膜(SiO2膜)を成膜した。成膜方法としては、減圧CVD法を用い、厚さ1μmのSiO2膜を成膜した。
(コンタクトホール形成工程)
次のコンタクトホール形成工程では、まず、絶縁膜形成工程で形成したSiO2膜の表面にフォトレジストを形成した。さらに、SiO2膜のうち、コンタクトホールを形成する部分をエッチングによって除去し、コンタクトホールを形成した。
次のコンタクトホール形成工程では、まず、絶縁膜形成工程で形成したSiO2膜の表面にフォトレジストを形成した。さらに、SiO2膜のうち、コンタクトホールを形成する部分をエッチングによって除去し、コンタクトホールを形成した。
(表面および裏面電極形成工程)
次の電極形成工程では、まず、原料ウェハの表面側(層間絶縁膜が形成されている側)に、120℃で蒸着法を用いて、Mo層を10nm成膜した。さらに、成膜したMo層のうち、エッチングしない部分のMo層の表面に、パターニングされたフォトレジストを形成した。次に、リン酸/硝酸/酢酸溶液を用いて、Mo層の一部をエッチングによって除去した。これによって、表面Mo電極504を形成した。次に、蒸着法により、原料ウェハの裏面側に、Ni層を50nmの厚さに成膜し、裏面Ni系電極506として形成した。
次の電極形成工程では、まず、原料ウェハの表面側(層間絶縁膜が形成されている側)に、120℃で蒸着法を用いて、Mo層を10nm成膜した。さらに、成膜したMo層のうち、エッチングしない部分のMo層の表面に、パターニングされたフォトレジストを形成した。次に、リン酸/硝酸/酢酸溶液を用いて、Mo層の一部をエッチングによって除去した。これによって、表面Mo電極504を形成した。次に、蒸着法により、原料ウェハの裏面側に、Ni層を50nmの厚さに成膜し、裏面Ni系電極506として形成した。
(同時シンター処理工程)
次の同時シンター処理工程では、赤外線ランプRTA炉内に原料ウェハを設置して、シンター処理を行った。シンター処理を行う場合の雰囲気ガスは、Arに3vol%のH2を含むガスを用い、1×10−5Torr以下の高真空下でシンター処理を行った。シンター処理の雰囲気温度は1000℃、昇降温速度は300℃/min、処理時間は10minとした。
次の同時シンター処理工程では、赤外線ランプRTA炉内に原料ウェハを設置して、シンター処理を行った。シンター処理を行う場合の雰囲気ガスは、Arに3vol%のH2を含むガスを用い、1×10−5Torr以下の高真空下でシンター処理を行った。シンター処理の雰囲気温度は1000℃、昇降温速度は300℃/min、処理時間は10minとした。
(接合電極形成工程)
次の接合電極形成工程では、まず、スパッタによって、Al層を4μmの厚さに形成した。さらに、成膜したAl層のうち、エッチングしない部分のAl層の表面に、パターニングされたフォトレジストを形成した。次に、リン酸/硝酸/酢酸溶液を用いて、Al層の一部をエッチングによって除去した。これによって、表面接合電極504を形成した。次に、スパッタ法によって、原料ウェハの裏面側に、Ni/Ti/Au合金層を形成した。
次の接合電極形成工程では、まず、スパッタによって、Al層を4μmの厚さに形成した。さらに、成膜したAl層のうち、エッチングしない部分のAl層の表面に、パターニングされたフォトレジストを形成した。次に、リン酸/硝酸/酢酸溶液を用いて、Al層の一部をエッチングによって除去した。これによって、表面接合電極504を形成した。次に、スパッタ法によって、原料ウェハの裏面側に、Ni/Ti/Au合金層を形成した。
(ダイシング工程)
さらに、ダイシング等を行って、チップサイズが6mm×6mmで、アクティブサイズが5.5mm×5.5mmのJBS構造のダイオードを製造した。上記のとおり、本実施例によれば、急速昇温/降温が可能な赤外線ランプRTA炉を用いて、熱履歴が軽減された条件でダイオードの表面Mo電極および裏面Ni系電極を同時にシンター処理できるため、製造工程が簡略化され、リーク電流等のダイオード特性が良好となる。
さらに、ダイシング等を行って、チップサイズが6mm×6mmで、アクティブサイズが5.5mm×5.5mmのJBS構造のダイオードを製造した。上記のとおり、本実施例によれば、急速昇温/降温が可能な赤外線ランプRTA炉を用いて、熱履歴が軽減された条件でダイオードの表面Mo電極および裏面Ni系電極を同時にシンター処理できるため、製造工程が簡略化され、リーク電流等のダイオード特性が良好となる。
<実施形態2>
以下、本発明の実施形態2について、図面を参照しながら説明する。実施形態2に係る第2の製造方法においては、図1に示す半導体装置500を製造する工程に加えて、半導体ウェハを薄板化する工程をさらに含むものである。半導体ウェハを薄板化する工程は、裏面Ni系電極を形成する工程よりも先に行う必要がある。以下、実施形態2に係る製造方法について、図4等を用いて説明する。
以下、本発明の実施形態2について、図面を参照しながら説明する。実施形態2に係る第2の製造方法においては、図1に示す半導体装置500を製造する工程に加えて、半導体ウェハを薄板化する工程をさらに含むものである。半導体ウェハを薄板化する工程は、裏面Ni系電極を形成する工程よりも先に行う必要がある。以下、実施形態2に係る製造方法について、図4等を用いて説明する。
第2の製造方法でも、第1の製造方法と同様に、半導体基板50が備える素子構造が複数形成された半導体ウェハを原料ウェハとして用いる。第2の製造方法では、図4に示す製造フローに従って、原料ウェハの表面および裏面に層間絶縁膜および各電極を形成する。
第2の製造方法では、図4に示すように、ステップS205とステップ207との間に、ウェハの薄板化を行うステップS206を行う点において、図3に示す第1の製造方法と相違している。図4に示す製造フローにおいて、ステップS201は絶縁膜形成工程であり、ステップS203はコンタクトホール形成工程であり、ステップS205〜ステップS207は表面電極形成工程、薄板化工程、裏面電極形成工程であり、ステップS209は同時シンター処理工程であり、ステップS211およびステップS213は接合電極形成工程である。図4に示すステップS201、ステップS203、ステップS205、ステップS207、ステップS209、ステップS211、ステップS213は、それぞれ図3に示す第1の製造方法に係るステップS101、ステップS103、ステップS105、ステップS107、ステップS109、ステップS111、ステップS113と同様の工程であるから、重複説明を省略する。
第2の製造方法では、表面電極形成工程と裏面電極形成工程の間に薄板化工程が実施される。すなわち、まず、第1の製造方法で説明したステップS105と同様に、表面Mo電極504を形成する表面電極形成工程を行う(ステップS205)。
次に、原料ウェハの裏面(基板層501の裏面)を削り、原料ウェハを薄板化する薄板化工程を行う(ステップS206)。原料ウェハを薄くすると、半導体装置の寄生抵抗が低減され、半導体装置の損失が低減される一方、原料ウェハを薄くし過ぎると、原料ウェハの強度が低下し、製造装置への搬出入時等に、ウェハの曲がりや割れが発生する。この観点から、ステップS206においては、原料ウェハの基板層501の厚さは、50μm以上かつ250μm以下となる程度まで薄板化することが好ましく、100μm以上かつ200μm以下となるように薄板化することが特に好ましい。
次に、ステップS206で削られた後の原料ウェハの裏面側に、第1の製造方法で説明したステップS107と同様に、裏面Ni系電極506を形成する(ステップS207)。
次に、原料ウェハの裏面(基板層501の裏面)を削り、原料ウェハを薄板化する薄板化工程を行う(ステップS206)。原料ウェハを薄くすると、半導体装置の寄生抵抗が低減され、半導体装置の損失が低減される一方、原料ウェハを薄くし過ぎると、原料ウェハの強度が低下し、製造装置への搬出入時等に、ウェハの曲がりや割れが発生する。この観点から、ステップS206においては、原料ウェハの基板層501の厚さは、50μm以上かつ250μm以下となる程度まで薄板化することが好ましく、100μm以上かつ200μm以下となるように薄板化することが特に好ましい。
次に、ステップS206で削られた後の原料ウェハの裏面側に、第1の製造方法で説明したステップS107と同様に、裏面Ni系電極506を形成する(ステップS207)。
裏面電極形成工程の後は、第1の製造方法と同様に、同時シンター処理工程、外側電極形成工程を行い、さらに、ダイシング等を行って原料ウェハを切断する。これによって、図1に示す半導体装置500を得ることができる。
上記のとおり、本実施形態に係る半導体装置を製造する方法においては、表面電極形成工程の後に原料ウェハを薄板化する薄板化工程を実施し、その薄板化工程の後に裏面電極形成工程を実施する。このように、表面Mo電極を形成する表面電極形成工程を、裏面電極形成工程よりも先に行えば、表面電極形成工程の後に、原料ウェハとして用いる半導体ウェハを薄板化する薄板化工程を行うことができる。半導体ウェハが薄板化されると、搬送時や製造装置への設置時等にウェハの破損等が発生し易くなるが、半導体ウェハを薄板化する工程を製造プロセスのより下流側で行うことができるため、ウェハの破損等が発生しにくくなる。また、SiCは熱伝導率が高いため、SiCを材料とする半導体ウェハを200μm以下に薄板化すると、半導体ウェハの表面と裏面との温度差が殆どない状態となる。本実施形態では、表面Mo電極と裏面Ni系電極とは共に900℃以上でシンター処理できるため、半導体装置の製造工程において薄板化を行っても、表面Mo電極と半導体基板とのショットキー接合は確保される。
次に、上記で説明した、第2実施形態をより具体化した実施例2を挙げ、さらに詳細に説明する。
(原料ウェハの準備、絶縁膜形成工程、コンタクトホール形成工程)
実施例2では、まず、実施例1と同様の方法で準備した原料ウェハを用いて、実施例1と同様の絶縁膜形成工程およびコンタクトホール形成工程を行った。
実施例2では、まず、実施例1と同様の方法で準備した原料ウェハを用いて、実施例1と同様の絶縁膜形成工程およびコンタクトホール形成工程を行った。
(表面電極形成工程、薄板化工程、裏面電極形成工程)
表面電極形成工程では、まず、コンタクトホール形成工程後の原料ウェハの表面側(層間絶縁膜が形成されている側)に、120℃で蒸着法を用いて、Mo層を10nm成膜した。さらに、成膜したMo層のうち、エッチングしない部分のMo層の表面に、パターニングされたフォトレジストを形成した。次に、リン酸/硝酸/酢酸溶液を用いて、Mo層の一部をエッチングによって除去した。これによって、表面Mo電極504を形成した。
表面電極形成工程では、まず、コンタクトホール形成工程後の原料ウェハの表面側(層間絶縁膜が形成されている側)に、120℃で蒸着法を用いて、Mo層を10nm成膜した。さらに、成膜したMo層のうち、エッチングしない部分のMo層の表面に、パターニングされたフォトレジストを形成した。次に、リン酸/硝酸/酢酸溶液を用いて、Mo層の一部をエッチングによって除去した。これによって、表面Mo電極504を形成した。
次に、#1000のダイヤモンド砥石と#3000のダイヤモンドラッピングを用いて、原料ウェハの裏面側を、原料ウェハの裏面側に存在するN型の半導体ウェハの部分が100μmとなるまで削った。
次に、蒸着法により、原料ウェハの裏面側にNi層を50nmの厚さに成膜し、裏面Ni系電極506として形成した。
(同時シンター処理工程、接合電極形成工程、ダイシング工程)
次に、実施例1と同様の同時シンター処理工程および接合電極形成工程を行った。さらに、ダイシング等を行って、チップサイズが6mm×6mmで、アクティブサイズが5.5mm×5.5mmのJBS構造のダイオードを製造した。上記のとおり、本実施例によれば、原料ウェハの厚さを薄板化する工程を、製造プロセスのより下流側で行うことができるため、原料ウェハの破損等が発生しにくくなる。このため、原料ウェハを100μmまで薄板化することができる。
次に、実施例1と同様の同時シンター処理工程および接合電極形成工程を行った。さらに、ダイシング等を行って、チップサイズが6mm×6mmで、アクティブサイズが5.5mm×5.5mmのJBS構造のダイオードを製造した。上記のとおり、本実施例によれば、原料ウェハの厚さを薄板化する工程を、製造プロセスのより下流側で行うことができるため、原料ウェハの破損等が発生しにくくなる。このため、原料ウェハを100μmまで薄板化することができる。
なお、上記の実施形態および実施例では、同時シンター処理工程おいて表面Mo電極および裏面Ni系電極を同時にシンター処理することができることを説明したが、表面電極としてMoを用いれば、炭化ケイ素を材料とする半導体ウェハを用いて、半導体ウェハの表面に表面Mo電極を形成する表面電極形成工程と、表面電極形成工程で形成した表面Mo電極をシンター処理する表面電極シンター処理工程と、表面Mo電極シンター処理工程の後に、Niを主成分とする裏面Ni系電極を半導体ウェハの裏面に形成する裏面電極形成工程と、裏面電極形成工程で形成した裏面Ni系電極をシンター処理する裏面電極シンター処理工程と、を含む製造方法を実施して、半導体装置を製造することができる。従来のシリコンウェハから半導体装置を製造する場合と同様に、裏面電極形成工程、裏面電極シンター処理工程を半導体装置の製造工程のより後工程で実行することが可能となる。
以上、本発明の実施例について詳細に説明したが、これらは例示に過ぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例を様々に変形、変更したものが含まれる。
本明細書または図面に説明した技術要素は、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時請求項記載の組合せに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成し得るものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。
500 半導体装置
501 基板層
502 エピタキシャル層
503 P+層
504 表面Mo電極
505 表面接合電極
506 裏面Ni系電極506
507 裏面接合電極507
510 層間絶縁膜
512 コンタクトホール
501 基板層
502 エピタキシャル層
503 P+層
504 表面Mo電極
505 表面接合電極
506 裏面Ni系電極506
507 裏面接合電極507
510 層間絶縁膜
512 コンタクトホール
Claims (6)
- 炭化ケイ素を材料とする半導体ウェハから、半導体装置を製造する方法であって、
半導体ウェハの表面に表面Mo電極を形成する表面電極形成工程と、
半導体ウェハの裏面にNiを主成分とする裏面Ni系電極を形成する裏面電極形成工程と、
表面電極形成工程及び裏面電極形成工程で形成した表面Mo電極および裏面Ni系電極を同時にシンター処理する同時シンター処理工程と、を含むことを特徴とする、半導体装置を製造する方法。 - 表面電極形成工程の前に、
半導体ウェハの表面に絶縁膜を形成する絶縁膜形成工程と、
絶縁膜形成工程で形成した絶縁膜にコンタクトホールを形成するコンタクトホール形成工程とを行うことを特徴とする請求項1に記載の半導体装置を製造する方法。 - 表面電極形成工程が行われた後に裏面電極形成工程が行われ、表面電極形成工程と裏面電極形成工程の間に半導体ウェハを薄板化する薄板化工程をさらに含むことを特徴とする請求項1または2に記載の半導体装置を製造する方法。
- 薄板化工程では、半導体ウェハを50μm以上かつ250μm以下の厚さに薄板化することを特徴とする請求項3に記載の半導体装置を製造する方法。
- 同時シンター処理工程は、900℃以上の雰囲気温度でシンター処理を行う工程であることを特徴とする、請求項1ないし4のいずれか一項に記載の半導体装置を製造する方法。
- 炭化ケイ素を材料とする半導体ウェハから、半導体装置を製造する方法であって、
半導体ウェハの表面に表面Mo電極を形成する表面電極形成工程と、
表面電極形成工程で形成した表面Mo電極をシンター処理する表面電極シンター処理工程と、
表面Mo電極シンター処理工程の後に、Niを主成分とする裏面Ni系電極を半導体ウェハの裏面に形成する裏面電極形成工程と、
裏面電極形成工程で形成した裏面Ni系電極をシンター処理する裏面電極シンター処理工程と、を含むことを特徴とする、半導体装置を製造する方法。
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