JP2011096993A - 回路構造の製造方法 - Google Patents
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- 238000004519 manufacturing process Methods 0.000 title claims abstract description 65
- 238000007747 plating Methods 0.000 claims abstract description 122
- 239000002131 composite material Substances 0.000 claims abstract description 65
- 238000000034 method Methods 0.000 claims abstract description 57
- 239000000126 substance Substances 0.000 claims abstract description 42
- 239000000463 material Substances 0.000 claims abstract description 33
- 239000004020 conductor Substances 0.000 claims description 18
- 239000002861 polymer material Substances 0.000 claims description 15
- 230000000149 penetrating effect Effects 0.000 claims description 12
- 239000003054 catalyst Substances 0.000 claims description 7
- 125000000524 functional group Chemical group 0.000 claims description 6
- 125000003178 carboxy group Chemical group [H]OC(*)=O 0.000 claims description 5
- 125000002887 hydroxy group Chemical group [H]O* 0.000 claims description 5
- 230000006698 induction Effects 0.000 claims description 3
- 239000010410 layer Substances 0.000 description 182
- 229920005989 resin Polymers 0.000 description 22
- 239000011347 resin Substances 0.000 description 22
- RTZKZFJDLAIYFH-UHFFFAOYSA-N Diethyl ether Chemical compound CCOCC RTZKZFJDLAIYFH-UHFFFAOYSA-N 0.000 description 8
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 7
- 239000003822 epoxy resin Substances 0.000 description 7
- 238000005530 etching Methods 0.000 description 7
- 229920000647 polyepoxide Polymers 0.000 description 7
- 229920000106 Liquid crystal polymer Polymers 0.000 description 6
- 239000004977 Liquid-crystal polymers (LCPs) Substances 0.000 description 6
- 239000004642 Polyimide Substances 0.000 description 6
- 229910052802 copper Inorganic materials 0.000 description 6
- 239000010949 copper Substances 0.000 description 6
- 229920001721 polyimide Polymers 0.000 description 6
- 238000001459 lithography Methods 0.000 description 5
- 125000003903 2-propenyl group Chemical group [H]C([*])([H])C([H])=C([H])[H] 0.000 description 4
- 239000004925 Acrylic resin Substances 0.000 description 4
- CERQOIWHTDAKMF-UHFFFAOYSA-M Methacrylate Chemical compound CC(=C)C([O-])=O CERQOIWHTDAKMF-UHFFFAOYSA-M 0.000 description 4
- 238000000608 laser ablation Methods 0.000 description 4
- 229920000768 polyamine Polymers 0.000 description 4
- 239000004645 polyester resin Substances 0.000 description 4
- 229920001225 polyester resin Polymers 0.000 description 4
- 229920005672 polyolefin resin Polymers 0.000 description 4
- -1 polysiloxane Polymers 0.000 description 4
- 229920001296 polysiloxane Polymers 0.000 description 4
- 125000003011 styrenyl group Chemical group [H]\C(*)=C(/[H])C1=C([H])C([H])=C([H])C([H])=C1[H] 0.000 description 4
- 239000002184 metal Substances 0.000 description 3
- 229910052751 metal Inorganic materials 0.000 description 3
- 238000000059 patterning Methods 0.000 description 3
- 230000008021 deposition Effects 0.000 description 2
- 238000005137 deposition process Methods 0.000 description 2
- 229920001600 hydrophobic polymer Polymers 0.000 description 2
- 239000004760 aramid Substances 0.000 description 1
- 229920003235 aromatic polyamide Polymers 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 239000011889 copper foil Substances 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 239000003365 glass fiber Substances 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
- 239000002699 waste material Substances 0.000 description 1
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- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
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- H05K3/46—Manufacturing multilayer circuits
- H05K3/4644—Manufacturing multilayer circuits by building the multilayer layer by layer, i.e. build-up multilayer circuits
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- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/46—Manufacturing multilayer circuits
- H05K3/4644—Manufacturing multilayer circuits by building the multilayer layer by layer, i.e. build-up multilayer circuits
- H05K3/4661—Adding a circuit layer by direct wet plating, e.g. electroless plating; insulating materials adapted therefor
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- H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
- H05K2201/01—Dielectrics
- H05K2201/0137—Materials
- H05K2201/0166—Polymeric layer used for special processing, e.g. resist for etching insulating material or photoresist used as a mask during plasma etching
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- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
- H05K2201/01—Dielectrics
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- H05K2201/0195—Dielectric or adhesive layers comprising a plurality of layers, e.g. in a multilayer structure
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- H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
- H05K2203/11—Treatments characterised by their effect, e.g. heating, cooling, roughening
- H05K2203/1152—Replicating the surface structure of a sacrificial layer, e.g. for roughening
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- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/0011—Working of insulating substrates or insulating layers
- H05K3/0017—Etching of the substrate by chemical or physical means
- H05K3/0026—Etching of the substrate by chemical or physical means by laser ablation
- H05K3/0032—Etching of the substrate by chemical or physical means by laser ablation of organic insulating material
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- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/0011—Working of insulating substrates or insulating layers
- H05K3/0017—Etching of the substrate by chemical or physical means
- H05K3/0026—Etching of the substrate by chemical or physical means by laser ablation
- H05K3/0032—Etching of the substrate by chemical or physical means by laser ablation of organic insulating material
- H05K3/0035—Etching of the substrate by chemical or physical means by laser ablation of organic insulating material of blind holes, i.e. having a metal layer at the bottom
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- H05K3/18—Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern using precipitation techniques to apply the conductive material
- H05K3/181—Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern using precipitation techniques to apply the conductive material by electroless plating
- H05K3/182—Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern using precipitation techniques to apply the conductive material by electroless plating characterised by the patterning method
- H05K3/184—Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern using precipitation techniques to apply the conductive material by electroless plating characterised by the patterning method using masks
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Abstract
【課題】細線回路の製造に適した回路構造の製造方法を提供する。
【解決手段】回路構造の製造方法は、複合誘電層と、回路板１３０と、複合誘電層と回路板の間に位置する絶縁層１２０を含み、複合誘電層は、非めっき性誘電層１１２と非めっき性誘電層１１２と絶縁層１２０の間に位置するめっき性誘電層１１４とを含み、非めっき性誘電層１１２の材質は、非化学めっき性の材料を含み、めっき性誘電層１１４の材質は、化学めっき性材料を含む。続いて、複合誘電層と、絶縁層１２０と回路板１３０をプレスフィットする。その後、複合誘電層と絶縁層１２０を貫通する通孔を形成するとともに、通孔中に回路板１３０の回路層に連接する導電ビア１４０を形成する。続いて、複合誘電層上に非めっき性誘電層１１２を貫通する溝パターン１１６を形成する。その後、化学めっき工程を行い、溝パターン１１６内に導電パターン１５０を形成する。
【選択図】図１Ｆ
【解決手段】回路構造の製造方法は、複合誘電層と、回路板１３０と、複合誘電層と回路板の間に位置する絶縁層１２０を含み、複合誘電層は、非めっき性誘電層１１２と非めっき性誘電層１１２と絶縁層１２０の間に位置するめっき性誘電層１１４とを含み、非めっき性誘電層１１２の材質は、非化学めっき性の材料を含み、めっき性誘電層１１４の材質は、化学めっき性材料を含む。続いて、複合誘電層と、絶縁層１２０と回路板１３０をプレスフィットする。その後、複合誘電層と絶縁層１２０を貫通する通孔を形成するとともに、通孔中に回路板１３０の回路層に連接する導電ビア１４０を形成する。続いて、複合誘電層上に非めっき性誘電層１１２を貫通する溝パターン１１６を形成する。その後、化学めっき工程を行い、溝パターン１１６内に導電パターン１５０を形成する。
【選択図】図１Ｆ
Description
本発明は、回路構造の製造方法に関し、且つ特には細線回路が製造可能な回路構造の製造方法に関する。
近年、電子工業の生産技術の猛進的な発展に伴い、回路基板は、各種電子部材が搭載できるようになり、各種異なる機能の電子製品中に広く応用されている。現在、電子製品は多機能化及び小型化に向けて発展している。この趨勢のもと、回路基板は、更に多くの且つ精密な電子部材を搭載するため、そのレイアウト密度を大幅に上昇させることが求められ、レイアウト密度の上昇は線幅及び線間隔の縮小を達成しなければならない。
公知技術において、回路層の形成方法は、先ず基板上の全面に金属層をメッキし、その後リソグラフィーエッチング方法により金属層をパターン化する。しかし、公知技術は、メッキ工程で形成される金属層の均一度及びリソグラフィーエッチング工程の精度等の製造過程能力の制限を受け、線幅が４０ミクロンより小さい回路の製造は容易ではなく、製品の生産率が低下し、かつ製造コストが高くなる。
公知技術において、回路層の形成方法は、先ず基板上の全面に金属層をメッキし、その後リソグラフィーエッチング方法により金属層をパターン化する。しかし、公知技術は、メッキ工程で形成される金属層の均一度及びリソグラフィーエッチング工程の精度等の製造過程能力の制限を受け、線幅が４０ミクロンより小さい回路の製造は容易ではなく、製品の生産率が低下し、かつ製造コストが高くなる。
本発明は、細線回路の製造に適した回路構造の製造方法を提供する。
本発明が提示する回路構造の製造方法は、以下である。まず、複合誘電層、絶縁層と回路板を含み、そのうち絶縁層は複合誘電層と回路板の間に位置し、複合誘電層は、非めっき性誘電層とめっき性誘電層を含み、めっき性誘電層は非めっき性誘電層と絶縁層の間に位置し、非めっき性誘電層の材質は、非化学めっき性の材料を含み、めっき性誘電層の材質は、化学めっき性の材料を含む。続いて、複合誘電層、絶縁層と回路板をプレスフィットする。その後、複合誘電層と絶縁層を貫通する通孔を形成し、通孔により回路板の一部の回路層を露出させる。その後、通孔中に導電ビアを形成し、導電ビアは回路層に連接される。続いて、複合誘導層上に非めっき性誘電層を貫通する溝パターンを形成する。その後、第１の化学めっき工程を行い、溝パターン内に導電パターンを形成し、かつ導電パターンを導電ビアに連接させる。
本発明の一実施例では、複合誘電層のパターン化の方法が、複合誘電層のレーザアブレーティングを含む。
本発明の一実施例では、第１の化学めっき工程が、化学銅堆積工程を含む。
本発明の一実施例では、回路構造の製造方法が、更に、導電パターンを形成した後、非めっき性誘電層を除去することを含む。
本発明の一実施例では、通孔の形成方法が、複合誘電層と絶縁層をレーザアブレーティングすることを含む。
本発明の一実施例では、導電ビアの形成方法が、第２の化学めっき工程を行うことを含む。
本発明の一実施例では、溝パターンが底部を具え、かつ底部はめっき性誘電層の一部からなる。
本発明の一実施例では、第１の化学めっき工程中の触媒が非めっき性誘電層の表面上に吸着しない。
本発明の一実施例では、非めっき性誘電層の材質が、水酸基官能基又はカルボキシル基官能基を含まない高分子材料を含む。
本発明の一実施例では、高分子材料が、エポキシ樹脂、ポリイミド、液晶ポリマー、メタクリル酸エーテル系樹脂、ビニルベンゼン基系樹脂、アリル系樹脂、ポリアクリレート系樹脂、ポリエステル系樹脂、ポリオレフィン系樹脂、ポリアミン系樹脂、ポリシロキサン系樹脂又はそれらの組合せを含む。
本発明の一実施例では、導電パターンと導電ビアの間に境界面が存在し、かつ境界面は、絶縁層の回路板から遠く離れた表面で突出している。
本発明が提示する回路構造の製造方法は、以下である。まず、複合層、絶縁層と回路板を含み、そのうち絶縁層は複合層と回路板の間に位置し、複合層は、導電層とめっき性誘電層を含み、めっき性誘電層は導電層と絶縁層の間に位置する。続いて、複合層、絶縁層と回路板をプレスフィットする。その後、複合層と絶縁層を貫通する通孔を形成し、通孔により回路板の一部の回路層を露出させる。その後、通孔中に導電ビアを形成し、導電ビアは回路板の回路層に連接される。その後、導電層を除去する。そして、めっき性誘電層上に非めっき性誘電層を形成し、めっき性誘電層と非めっき性誘電層により複合誘電層を形成する。続いて、複合誘導層上に非めっき性誘電層を貫通する溝パターンを形成する。その後、第１の化学めっき工程を行い、溝パターン内に導電パターンを形成し、かつ導電パターンを導電ビアに連接させる。
本発明の一実施例では、導電ビアの形成及び導電層の除去方法が、通孔形成の後、複合層と絶縁層上の全面に導電材料を形成し、そのうち一部導電材料を通孔に詰め込み、通孔の外に位置する部分の導電材料及び導電層を除去することを含む。
本発明の一実施例では、導電ビアの形成及び導電層の除去方法が、通孔の形成前に、導電層を除去し、通孔の形成後、めっき性誘電層と絶縁層上の全面に導電材料を形成し、そのうち一部導電材料を通孔に詰め込み、通孔の外に位置する部分の導電材料を除去することを含む。
本発明の一実施例では、導電ビアの形成方法が、第２の化学めっき工程を行うことを含む。
本発明の一実施例では、複合誘電層のパターン化の方法が、複合誘電層をレーザアブレーティングすることを含む。
本発明の一実施例では、第１の化学めっき工程が、化学銅堆積工程を含む。
本発明の一実施例では、回路構造の製造方法が、更に、導電パターンを形成した後、非めっき性誘電層を除去することを含む。
本発明の一実施例では、通孔の形成方法が、複合層と絶縁層をレーザアブレーティングすることを含む。
本発明の一実施例では、溝パターンが底部を具え、かつ底部は、めっき性誘電層の一部からなる。
本発明の一実施例では、第１の化学めっき工程中の触媒が非めっき性誘電層の表面上に吸着しない。
本発明の一実施例では、非めっき性誘電層の材質が、水酸基官能基又はカルボキシル基官能基を含まない高分子材料を含む。
本発明の一実施例では、高分子材料が、エポキシ樹脂、ポリイミド、液晶ポリマー、メタクリル酸エーテル系樹脂、ビニルベンゼン基系樹脂、アリル系樹脂、ポリアクリレート系樹脂、ポリエステル系樹脂、ポリオレフィン系樹脂、ポリアミン系樹脂、ポリシロキサン系樹脂又はそれらの組合せを含む。
本発明の一実施例では、導電パターンと導電ビアの間に境界面が存在し、かつ境界面は、絶縁層の回路板から遠く離れた表面で突出している。
上記に基づくと、本発明は、非化学めっき特性を具えた非めっき性誘電層をめっき性誘電層上に配置するとともに、非めっき性誘電層とめっき性誘電層からなる複合誘電層上に溝パターンを形成し、溝パターンによりめっき性誘電層を露出させる。これにより、後に進める化学めっき工程において、溝パターンが露出するめっき性誘電層上に導電パターンを形成するだけでよく、故に導電パターンは、溝パターン中に詰め込まれればよい。従って、本発明は、溝パターンにより導電パターンを定義し、それにより溝パターンの最小溝幅をコントロールすることにより、溝パターン中に形成される導電パターンの最小線幅を調整することができる。また、本発明の溝パターンは、レーザアブレーティング方法により形成することができるので、本発明は、導電パターンの線幅を狭くすることができ（例えば、最小線幅を４０ミクロン以下まで縮小する）、かつリソグラフィーエッチング方法により導電層をパターン化する必要がないので、製造生産率を高めるとともに、製造コストを下げることができる。
本発明の上記特徴、および利点をより分かり易くするため、図面と併せた幾つかの実施形態を以下に説明する。
図１Ａ〜図１Ｇは、それぞれ本発明の一実施例の回路構造の製造工程を示す断面図である。
まず、図１Ａを参照すると、複合誘電層１１０、絶縁層１２０と回路板１３０を含み、そのうち絶縁層１２０は、複合誘電層１１０と回路板１３０の間に位置し、回路板１３０は、単層板又は多層板でもよく、絶縁層１２０は例えばプリプレグ（prepreg）であり、かつ絶縁層１２０はガラスファイバを具えていてもよい。絶縁層１２０の材質は、エポキシ樹脂とアラミド（Arａmid）特性の官能基を含む樹脂材料を含んでもよい。複合誘電層１１０は、非めっき性誘電層１１２とめっき性誘電層１１４を含み、めっき性誘電層１１４は、非めっき性誘電層１１２と絶縁層１２０の間に位置する。
非めっき性誘電層１１２の材質は、非化学めっき性の材料を含む。詳しくは、本実施例中、『非化学めっき性の材料』は、化学めっき工程中で触媒を吸着しない材料を代表する。非めっき性誘電層１１２の材質は、例えば高分子材料であり、そのうち高分子材料は、エポキシ樹脂、ポリイミド、液晶ポリマー又はその組合せを含む。本実施例において、非めっき性誘電層１１２の材質は、レーザ加工し易い材料でもよく、つまり、レーザアブレーティングの過程において、除去し易い材料である。本実施例では、非めっき性誘電層１１２の材質は、水酸基官能基又はカルボキシル基官能基を含まない高分子材料（つまり、疎水性高分子材料）を含み、そのうち高分子材料は、エポキシ樹脂、ポリイミド、液晶ポリマー、メタクリル酸エーテル系樹脂、ビニルベンゼン基系樹脂、アリル系樹脂、ポリアクリレート系樹脂、ポリエステル系樹脂、ポリオレフィン系樹脂、ポリアミン系樹脂、ポリシロキサン系樹脂又はそれらの組合せを含む。
めっき性誘電層１１４の材質は、化学めっき性の材料を含む。詳しくは、本実施例中、『化学めっき性の材料』は、化学めっき工程中で触媒を吸着する材料を代表する。めっき性誘電層１１４の材質は、例えば高分子材料であり、そのうち高分子材料は、エポキシ樹脂、ポリイミド、液晶ポリマー又はその組合せを含む。本実施例において、めっき性誘電層１１４の材質は、レーザ加工し易い材料でもよい。
続いて、図１Ｂを参照すると、複合誘電層１１０、絶縁層１２０と回路板１３０をプレスフィットする。その後、図１Ｃを参照すると、例えばレーザアブレーティング方法により一部の複合誘電層１１０及び一部の絶縁層１２０を除去し、複合誘電層１１０と絶縁層１２０を貫通する通孔Ｔを形成し、通孔Ｔは、回路板１３０の一部の回路層１３２（例えば回路層１３２のボンドパッド１３２ａ）を露出する。このとき、選択的にデスミア（desmeａr）工程を行い、ボンドパッド１３２ａ上の残渣（例えば、一部の複合誘電層１１０と一部の絶縁層１２０を除去したときに残留した屑）を取り除いてもよい。
その後、図１Ｄを参照すると、例えば化学めっき工程を行い、通孔Ｔ中に導電ビア１４０を形成して、導電ビア１４０を回路層１３２に連接させる。続いて、図１Ｅを参照すると、例えばレーザアブレーティング方法で、複合誘電層１１０をパターン化し、複合誘電層１１０上に非めっき性誘電層１１２を貫通する溝パターン１１６を形成し、溝パターン１１６によりめっき性誘電層１１４を露出させる。本実施例では、溝パターン１１６は、底部１１６ａを具え、かつ底部１１６ａは、めっき性誘電層１１４の一部からなり、つまり、溝パターン１１６は、複合誘電層１１０を貫通してはいない。
続いて、図１Ｆを参照すると、化学めっき工程において、溝パターン１１６内に導電パターン１５０を形成し、かつ導電パターン１５０を導電ビア１４０に連接し、そのうち化学めっき工程は、例えば化学銅堆積工程であり、導電ビア１４０の材質は銅又はその他の導電材料を含む。本実施例では、導電パターン１５０と導電ビア１４０の間に境界面Sが存在し、かつ境界面Sは、絶縁層１２０の回路板１３０から遠く離れた表面１２２で突出している。
注意すべきは、化学めっき工程において、本実施例の非めっき性誘電層１１２の表面１１２ａは、触媒を吸着しない。従って、化学めっき工程では、溝パターン１１６が露出するめっき性誘電層１１４上にのみ導電パターン１５０を形成する。本実施例では、溝パターン１１６は、レーザアブレーティング方法により形成することができるので、溝パターン１１６の溝最小幅Ｗ１（導電パターン１５０の最小線幅Ｗ２に等しい）は、４０ミクロン以下とすることができ、かつリソグラフィーエッチング方法により導電層をパターン化する必要がないので、製造生産率を高め、製造コストを下げることができる。
つまり、公知のサブトラクティブ法で回路を製造するとき、リソグラフィーエッチング工程の精確度等の製造能力の制限を受けて線幅が４０ミクロンより小さい回路を作製することは容易ではなく、それにより製品の生産率の低下を招き製造コストが高くなるのに比べ、本実施例では、溝パターン１１６を形成するとともに、溝パターン１１６中に回路（即ち導電パターン１５０）を形成するので、溝パターン１１６の溝最小幅Ｗ１は、導電パターン１５０の最小線幅Ｗ２と同等にすることができ、このとき、本実施例は、レーザアブレーティング方法を採用して溝パターン１１６を形成し、溝最小幅Ｗ１を４０ミクロンより小さくすることができ、それにより導電パターン１５０の最小線幅Ｗ２を４０ミクロンより小さくすることができる。従って、本実施例の製造方法により、（最小線幅が４０ミクロン以下の）回路構造を製造するとき、製品生産率を向上させ、コストを下げることができる。
続いて、図１Ｇを参照すると、本実施例では、選択的に非めっき性誘電層１１２を除去することができる。
図２Ａから図２Ｉは、本発明の一実施例の回路構造の製造工程を示す断面図である。
まず、図２Ａを参照すると、複合層２１０、絶縁層１２０と回路板１３０を含み、そのうち絶縁層１２０は複合層２１０と回路板１３０の間に位置する。複合層２１０は、導電層２１２とめっき性誘電層２１４を含み、めっき性誘電層２１４は、導電層２１２と絶縁層１２０の間に位置する。複合層２１０は例えば、樹脂付銅箔（resin coａted copper，RCC）である。
続いて、図２Ｂを参照すると、複合層２１０、絶縁層１２０と回路板１３０をプレスフィットする。その後、図２Ｃを参照すると、例えばレーザアブレーティング方法により一部の複合層２１０及び一部の絶縁層１２０を除去し、複合層２１０と絶縁層１２０を貫通する通孔Ｔを形成し、通孔Ｔは、回路板１３０の一部の回路層１３２（例えば回路層１３２のボンドパッド１３２ａ）を露出させる。このとき、選択的にデスミア工程を行い、ボンドパッド１３２ａ上の残渣（例えば、一部の複合層２１０と一部の絶縁層１２０を除去したときに残留した屑）を取り除いてもよい。
その後、図２Ｄを参照すると、本実施例では、化学めっき工程を行い、複合層２１０と絶縁層１２０上の全面において導電材料Ｃを形成し、かつ一部の導電材料Ｃを通孔Ｔに詰め込む。
続いて、図２Ｅを参照すると、導電材料Ｃの通孔Ｔの外に位置する部分及び導電層２１２を除去し、通孔Ｔ中に導電ビア１４０を形成し、導電ビア１４０を回路板１３０の回路層１３２に連接させる。その他の実施例においては、導電層２１２を除去する方法は、通孔Ｔを形成する前であってもよく、つまり先に導電層２１２を除去してもよい。言い換えると、通孔Ｔの形成前又はその後に選択的に導電層２１２を除去することができる。
その後、図２Ｆを参照すると、めっき性誘電層２１４上に非めっき性誘電層１１２を形成し、めっき性誘電層２１４と非めっき性誘電層１１２により複合誘電層Ｐを形成する。非めっき性誘電層１１２の形成方法は、プレスフィットを含み、かつ非めっき性誘電層１１２は、たとえばドライフィルムまたはウェットフィルムである。本実施例では、非めっき性誘電層１１２の材質は、水酸基官能基又はカルボキシル基官能基を含まない高分子材料（つまり、疎水性高分子材料）を含み、そのうち高分子材料は、エポキシ樹脂、ポリイミド、液晶ポリマー、メタクリル酸エーテル系樹脂、ビニルベンゼン基系樹脂、アリル系樹脂、ポリアクリレート系樹脂、ポリエステル系樹脂、ポリオレフィン系樹脂、ポリアミン系樹脂、ポリシロキサン系樹脂又はそれらの組合せを含む。
続いて、図２Ｇを参照すると、例えばレーザアブレーティング方法により複合誘電層Ｐをパターン化し、複合誘電層Ｐ上に非めっき性誘電層１１２を貫通する溝パターン１１６を形成し、溝パターン１１６は、めっき性誘電層２１４を露出する。注意すべきことは、本実施例では、溝パターン１１６は、底部１１６ａを具えており、かつ底部１１６ａはめっき性誘電層２１４の一部からなり、つまり、溝パターン１１６は、複合誘電層Ｐを貫通はしない。
続いて、図２Ｈを参照すると、化学めっき工程を行い、溝パターン１１６内に導電パターン１５０を形成し、かつ導電パターン１５０を導電ビア１４０に連接し、そのうち、化学めっき工程は例えば化学銅堆積工程であり、導電パターン１５０の材質は銅又はその他の導電材料を含む。本実施例では、導電パターン１５０と導電ビア１４０の間には境界面Ｓが存在し、かつ境界面Sは、絶縁層１２０の回路板１３０から遠く離れた表面１２２で突出している。
注意すべきは、化学めっき工程において、本実施例の非めっき性誘電層１１２の表面１１２ａは、触媒を吸着しない。従って、化学めっき工程では、溝パターン１１６が露出するめっき性誘電層２１４上にのみ導電パターン１５０を形成するので、導電パターン１５０は、溝パターン１１６中にのみ詰め込まれればよい。従って、本実施例では、溝パターン１１６により導電パターン１５０を定義し、それにより溝パターン１１６の最小溝幅をコントロールすることにより、溝パターン１１６中に形成される導電パターン１５０の最小線幅を調整することができる。また、本実施例では、溝パターン１１６は、レーザアブレーティング方法により形成することができるので、溝パターン１１６の溝最小幅Ｗ１（導電パターン１５０の最小線幅Ｗ２と同等）を４０ミクロン以下とすることができ、かつリソグラフィーエッチング方法により導電層をパターン化する必要がないので、製造生産率を高めるとともに、製造コストを下げることができる。
図２Ｉを参照すると、本実施例では、選択的に非めっき性誘電層１１２を除去することができる。
以上をまとめると、本発明は、非化学めっき特性を具えた非めっき性誘電層をめっき性誘電層上に配置するとともに、非めっき性誘電層とめっき性誘電層からなる複合誘電層上に溝パターンを形成して、溝パターンによりめっき性誘電層を露出させる。これにより、その後行われる化学めっき工程において、溝パターンにより露出しためっき性誘電層上にのみ導電パターンを形成すればよく、故に導電パターンは、溝パターン中に詰め込まれればよい。従って、本発明は、溝パターンにより導電パターンを定義し、それにより溝パターンの最小溝幅をコントロールして、溝パターン中に形成される導電パターンの最小線幅を調整することができる。また、本発明の溝パターンは、レーザアブレーティング方法により形成することができるので、本発明は、導電パターンの線幅を小さくすることができ、かつリソグラフィーエッチング方法により導電層をパターン化する必要がないので、製造生産率を高めるとともに、製造コストを下げることができる。
以上のごとく、この発明を実施形態により開示したが、もとより、この発明を限定するためのものではなく、当業者であれば容易に理解できるように、この発明の技術思想の範囲内において、適当な変更ならびに修正が当然なされうるものであるから、その特許権保護の範囲は、特許請求の範囲および、それと均等な領域を基準として定めなければならない。
１１２ 非めっき性誘電層
１１２ａ 表面
１１４ めっき性誘電層
１１６ 溝パターン
１２０ 絶縁層
１４０ 導電ビア
１５０ 導電パターン
Ｗ１、Ｗ２ 幅
１１２ａ 表面
１１４ めっき性誘電層
１１６ 溝パターン
１２０ 絶縁層
１４０ 導電ビア
１５０ 導電パターン
Ｗ１、Ｗ２ 幅
Claims (10)
- 複合誘電層、絶縁層および回路板を含み、そのうち、前記絶縁層は前記複合誘電層と前記回路板の間に位置し、前記複合誘電層は、非めっき性誘電層とめっき性誘電層とを含み、前記めっき性誘電層は前記非めっき性誘電層と前記絶縁層の間に位置し、前記非めっき性誘電層の材質は、非化学めっき性材料を含み、前記めっき性誘電層の材質が化学めっき性材料を含む回路構造の製造方法であって、
前記複合誘電層、前記絶縁層および前記回路板をプレスフィットし、
前記複合誘電層と前記絶縁層を貫通する通孔を形成し、前記通孔が前記回路板の一部回路層を露出させ、
前記通孔中に導電ビアを形成し、前記導電ビアを前記回路層へ連接させ、
前記複合誘電層上に前記非めっき性誘電層を貫通する溝パターンを形成し、
第１の化学めっき工程を行い、前記溝パターン内に導電パターンを形成し、かつ前記導電パターンを前記導電ビアへ連接することを含む回路構造の製造方法。 - 複合層、絶縁層および回路板を含み、そのうち、前記絶縁層は前記複合層と前記回路板の間に位置し、前記複合層は、導電層とめっき性誘電層とを含み、前記めっき性誘電層は前記導電層と前記絶縁層の間に位置する回路構造の製造方法であって、
前記複合層、前記絶縁層および前記回路板をプレスフィットし、
前記複合層と前記絶縁層を貫通する通孔を形成し、前記通孔が前記回路板の一部回路層を露出させ、
前記通孔中に導電ビアを形成し、前記導電ビアを前記回路板の前記回路層へ連接させ、
前記導電層を除去し、
前記めっき性誘電層上に非めっき性誘電層を形成し、前記めっき性誘電層と前記非めっき性誘電層により複合誘電層を形成し、
前記複合誘電層上に前記非めっき性誘電層を貫通する溝パターンを形成し、
第１の化学めっき工程を行い、前記溝パターン内に導電パターンを形成し、かつ前記導電パターンを前記導電ビアへ連接させることを含む回路構造の製造方法。 - 前記導電ビアの形成及び前記導電層の除去の方法が、
前記通孔を形成した後、前記複合層と前記絶縁層上の全面において導電材料を形成し、そのうち前記導電材料の一部を前記通孔に詰め込み、
前記通孔の外に位置する部分の前記導電材料及び前記導電層を除去することを含む請求項２に記載の回路構造の製造方法。 - 前記導電ビアの形成及び前記導電層の除去方法が、
前記通孔を形成する前に前記導電層を除去し、
前記通孔を形成した後、前記めっき性誘電層と前記絶縁層上の全面に導電材料を形成し、そのうち前記導電材料の一部を前記通孔に詰め込み、
前記通孔の外に位置する部分の前記導電材料を除去することを含む請求項２または３に記載の回路構造の製造方法。 - 前記導電パターンを形成した後、前記非めっき性誘電層を除去することを更に含む請求項１から４の何れか１項に記載の回路構造の製造方法。
- 前記導電ビアを形成する方法が、第２の化学めっき工程を行うことを含む請求項１から５の何れか１項に記載の回路構造の製造方法。
- 前記溝パターンが底部を具え、かつ前記底部は前記めっき性誘電層の一部からなる請求項１から６の何れか１項に記載の回路構造の製造方法。
- 前記第１の化学めっき工程における触媒が、前記非めっき性誘導層の表面上に吸着しない請求項１から７の何れか１項に記載の回路構造の製造方法。
- 前記非めっき性誘電層の材質が水酸基官能基又はカルボキシル基官能基を含まない高分子材料を含む請求項１から８の何れか１項に記載の回路構造の製造方法。
- 前記導電パターンと前記導電ビアの間に境界面が存在し、かつ前記境界面は、前記絶縁層の前記回路板から遠く離れた表面で突出している請求項１から９の何れか１項に記載の回路構造の製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| TW098136682A TWI392419B (zh) | 2009-10-29 | 2009-10-29 | 線路結構的製作方法 |
| TW098136682 | 2009-10-29 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2011096993A true JP2011096993A (ja) | 2011-05-12 |
| JP5147872B2 JP5147872B2 (ja) | 2013-02-20 |
Family
ID=43924132
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2010006308A Active JP5147872B2 (ja) | 2009-10-29 | 2010-01-14 | 回路構造の製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US8161638B2 (ja) |
| JP (1) | JP5147872B2 (ja) |
| TW (1) | TWI392419B (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN103179794A (zh) * | 2011-12-21 | 2013-06-26 | 欣兴电子股份有限公司 | 线路板及其制作方法 |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101987374B1 (ko) * | 2012-10-04 | 2019-06-11 | 엘지이노텍 주식회사 | 인쇄회로기판 및 그의 제조 방법 |
| TWI620483B (zh) * | 2016-08-04 | 2018-04-01 | 欣興電子股份有限公司 | 線路板的製作方法 |
| CN107734879B (zh) * | 2016-08-12 | 2020-05-19 | 欣兴电子股份有限公司 | 线路板的制作方法 |
| US11342254B2 (en) * | 2020-03-16 | 2022-05-24 | Qualcomm Incorporated | Multi-dielectric structure in two-layer embedded trace substrate |
| CN114916127A (zh) * | 2021-02-09 | 2022-08-16 | 苏州旭创科技有限公司 | 电路板及其制造方法 |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0590209A (ja) * | 1991-09-27 | 1993-04-09 | Seiko Epson Corp | 配線パターンの構造および配線パターンの形成方法 |
| JP2001156453A (ja) * | 1999-11-29 | 2001-06-08 | Karentekku:Kk | プリント配線板における埋め込みヴィアの形成方法 |
| JP2002324968A (ja) * | 2001-04-24 | 2002-11-08 | Ngk Spark Plug Co Ltd | 配線基板の製造方法 |
| JP2004146742A (ja) * | 2002-10-28 | 2004-05-20 | Shinko Electric Ind Co Ltd | 配線基板の製造方法 |
| JP2009081208A (ja) * | 2007-09-25 | 2009-04-16 | Panasonic Electric Works Co Ltd | プリント配線板の製造方法 |
Family Cites Families (20)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4642160A (en) * | 1985-08-12 | 1987-02-10 | Interconnect Technology Inc. | Multilayer circuit board manufacturing |
| US5061548A (en) * | 1987-02-17 | 1991-10-29 | Rogers Corporation | Ceramic filled fluoropolymeric composite material |
| US5384181B1 (en) * | 1987-02-17 | 2000-06-13 | World Properties Inc | Low volume fraction ceramic filled fluoropolymeric composite material |
| US5010641A (en) * | 1989-06-30 | 1991-04-30 | Unisys Corp. | Method of making multilayer printed circuit board |
| US5302547A (en) | 1993-02-08 | 1994-04-12 | General Electric Company | Systems for patterning dielectrics by laser ablation |
| DE69418698T2 (de) | 1994-04-14 | 1999-10-07 | Hewlett Packard Gmbh | Verfahren zur Herstellung von Leiterplatten |
| US5494782A (en) | 1994-07-29 | 1996-02-27 | Sony Corporation | Direct to stamper/mother optical disk mastering |
| DE19620095B4 (de) | 1996-05-18 | 2006-07-06 | Tamm, Wilhelm, Dipl.-Ing. (FH) | Verfahren zur Herstellung von Leiterplatten |
| US5774340A (en) | 1996-08-28 | 1998-06-30 | International Business Machines Corporation | Planar redistribution structure and printed wiring device |
| US6290860B1 (en) | 1999-04-01 | 2001-09-18 | International Business Machines Corporation | Process for design and manufacture of fine line circuits on planarized thin film dielectrics and circuits manufactured thereby |
| GB0016356D0 (en) | 2000-07-03 | 2000-08-23 | Optaglio Ltd | Optical structure |
| AU2002347164A1 (en) | 2001-12-21 | 2003-07-15 | Ifire Technology Inc. | Method of laser ablation for patterning thin film layers for electroluminescent displays |
| US6951120B2 (en) | 2002-03-19 | 2005-10-04 | Wisconsin Alumni Research Foundation | Machining of lithium niobate by laser ablation |
| US7028400B1 (en) | 2002-05-01 | 2006-04-18 | Amkor Technology, Inc. | Integrated circuit substrate having laser-exposed terminals |
| US7080448B2 (en) | 2003-02-28 | 2006-07-25 | Hsueh-Fang Wu | PCB with inlaid outer-layer circuits and production methods thereof |
| US20050112472A1 (en) | 2003-11-20 | 2005-05-26 | Kutsch Wilhelm P. | Seamless holographic embossing substrate produced by laser ablation |
| EP1670079B1 (en) | 2004-12-08 | 2010-12-01 | Samsung Mobile Display Co., Ltd. | Method of forming a conductive pattern of a thin film transistor |
| TWI288591B (en) | 2005-10-17 | 2007-10-11 | Phoenix Prec Technology Corp | Circuit board structure and dielectric structure thereof |
| TWI299646B (en) | 2006-06-06 | 2008-08-01 | Via Tech Inc | A circuit board and manufacturing method thereof |
| TW200805611A (en) | 2006-07-07 | 2008-01-16 | Kinsus Interconnect Tech Corp | Manufacturing method of substrate without using exposure developing process and its inserted circuit structure |
-
2009
- 2009-10-29 TW TW098136682A patent/TWI392419B/zh active
-
2010
- 2010-01-14 JP JP2010006308A patent/JP5147872B2/ja active Active
- 2010-05-20 US US12/783,806 patent/US8161638B2/en active Active
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0590209A (ja) * | 1991-09-27 | 1993-04-09 | Seiko Epson Corp | 配線パターンの構造および配線パターンの形成方法 |
| JP2001156453A (ja) * | 1999-11-29 | 2001-06-08 | Karentekku:Kk | プリント配線板における埋め込みヴィアの形成方法 |
| JP2002324968A (ja) * | 2001-04-24 | 2002-11-08 | Ngk Spark Plug Co Ltd | 配線基板の製造方法 |
| JP2004146742A (ja) * | 2002-10-28 | 2004-05-20 | Shinko Electric Ind Co Ltd | 配線基板の製造方法 |
| JP2009081208A (ja) * | 2007-09-25 | 2009-04-16 | Panasonic Electric Works Co Ltd | プリント配線板の製造方法 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN103179794A (zh) * | 2011-12-21 | 2013-06-26 | 欣兴电子股份有限公司 | 线路板及其制作方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| TWI392419B (zh) | 2013-04-01 |
| US8161638B2 (en) | 2012-04-24 |
| JP5147872B2 (ja) | 2013-02-20 |
| TW201116179A (en) | 2011-05-01 |
| US20110100543A1 (en) | 2011-05-05 |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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