JP2011139010A - 回路基板およびその製造方法 - Google Patents

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Abstract

【目的】本発明は、工程能力を向上させることのできる回路基板およびその製造方法を提供する。
【解決手段】回路基板の製造方法は、以下のステップを有する。基板の少なくとも1つの表面に誘電層を形成する。誘電層の上に絶縁層を形成する。絶縁層の一部および誘電層の一部を取り除いて、誘電層および絶縁層の中に少なくとも1つのブラインドバイアを形成する。ブラインドバイアの側壁および絶縁層の残りの部分の上に無電解メッキ層を形成する。ここで、絶縁層と無電解メッキ層の間の結合力は、誘電層と無電解メッキ層の間の結合力よりも大きい。パターン化された導電層をメッキして、無電解メッキ層を覆う。
【選択図】図1E

Description

本発明は、回路基板およびその製造方法に関するものであり、特に、工程能力を向上させることのできる回路基板およびその製造方法に関するものである。
現在、微細パターンと高密度を有する回路基板を製造する方法は、セミアディティブ法(semi-additive process, SAP)を用いて、必要な回路層を形成する。セミアディティブ法は、絶縁材料の特性により、層間絶縁フィルム(Ajinomoto build-up film, ABF)のセミアディティブ法と、非ABFのセミアディティブ法の2つのグループに分けられる。
ABFの表面が粗くなった後、ABFの上に導電層を直接製造することができる。それから、平版印刷、メッキ、剥離、エッチング等のセミアディティブ工程を行って、微細パターンを有する回路層を形成する。しかし、絶縁材料がABFに限定されるため、製造コストが高い。
非ABFを使用して製造する方法は、非ABFの表面に薄い銅層を押圧することを含む。それから、平版印刷、メッキ、剥離、エッチング等のセミアディティブ工程を行って、微細パターンを有する回路層を形成する。しかし、薄い銅膜は非ABSに対して接着力が弱いため、非ABSを使用する方法の工程能力は、ABSを使用する方法の工程能力よりも低い。したがって、現在のセミアディティブ工程では、ABFのような特定の材料を使用する場合に、メッキ銅を形成する前に尻銅(bottom copper)を形成しなくても、ABFにメッキ銅を形成することができる。また、非ABFを使用する場合は、非ABFに尻銅とメッキ銅の両方を形成することが必要となる。
本発明は、工程能力を向上させることのできる回路基板およびその製造方法を提供する。
本発明は、ABFのような特定の材料を必要としないことにより、製造コストを下げることのできる回路基板およびその製造方法を提供する。
本発明は、以下のステップを有する回路基板の製造方法を提供する。基板の少なくとも1つの表面に誘電層を形成する。誘電層の上に絶縁層を形成する。絶縁層の一部および誘電層の一部を取り除いて、誘電層および絶縁層の中に少なくとも1つのブラインドバイア(blind via)を形成する。ブラインドバイアの側壁および絶縁層の残りの部分の上に無電解メッキ層(electroless plating layer)を形成する。ここで、絶縁層と無電解メッキ層の間の結合力は、誘電層と無電解メッキ層の間の結合力よりも大きい。パターン化された導電層をメッキして、無電解メッキ層を覆う。
本発明は、基板と、誘電層と、絶縁層と、無電解メッキ層と、パターン化された導電層とを含む回路基板を提供する。誘電層は、基板の少なくとも1つの表面に配置される。絶縁層は、誘電層の上に配置される。無電解メッキ層は、絶縁層の一部および少なくとも1つのブラインドバイアの側壁を覆う。ここで、ブラインドバイアは、誘電層および絶縁層の中に形成され、絶縁層と無電解メッキ層の間の結合力は、誘電層と無電解メッキ層の結合力よりも大きい。パターン化された導電層は、無電解メッキ層の上、およびブラインドバイアの中に配置される。
本発明のある実施形態中、誘電層は、熱硬化性樹脂を含む。
本発明のある実施形態中、誘電層は、エポキシ樹脂またはガラス繊維強化エポキシ樹脂を含む。
本発明のある実施形態中、絶縁層は、熱可塑性樹脂を含む。
本発明のある実施形態中、絶縁層は、ポリカーボネート樹脂、ポリエステル樹脂、またはポリイミド樹脂を含む。
本発明のある実施形態中、製造方法は、さらに、誘電層の上に絶縁層を形成するステップの後に、絶縁層に対して表面粗化処理(surface roughening treatment)を行うことを含む。
本発明のある実施形態中、絶縁層を形成する方法は、コーティングプロセス(coating process)またはインクジェット印刷プロセス(inkjet printing process)を行うことを含む。
本発明のある実施形態中、少なくとも1つのブラインドバイアを形成する方法は、レーザ穴あけプロセス(laser-drilling process)を行うことを含む。
本発明のある実施形態中、少なくとも1つのブラインドバイアを形成するステップは、さらに、ブラインドバイアの下に配置された電気接続パッドを露出して、電気接続パッドを基板の表面に配置することを含む。
本発明のある実施形態中、製造方法は、さらに、パターン化された導電層をメッキするステップの前に、無電解メッキ層の上にパターン化されたフォトレジスト層を形成することを含む。
本発明のある実施形態中、製造方法は、さらに、パターン化された導電層をメッキするステップの後に、パターン化されたフォトレジスト層およびパターン化された導電層によって覆われていない無電解メッキ層を取り除くことを含む。
本発明のある実施形態中、無電解メッキ層の材料は、Cu、Ni、Ag、Cr、およびSnから成る群から選ばれた金属である。
本発明のある実施形態中、パターン化された導電層は、Cuを含む。
本発明のある実施形態中、基板の表面は、その上に電気接続パッドを有し、パターン化された導電層は、ブラインドバイアを介して電気接続パッドに電気的に接続される。
以上のように、回路基板およびその製造方法において、誘電層の上に絶縁層を形成し、それから、絶縁層の上に無電解メッキ層を形成する。絶縁層と無電解メッキ層の間の結合力は、誘電層と無電解メッキ層の間の結合力よりも大きいため、工程能力が向上する。
本発明の上記及び他の目的、特徴、および利点をより分かり易くするため、図面と併せた幾つかの実施形態を以下に説明する。
本発明の実施形態に係る回路基板の製造方法の断面図を概略的に示したものである。 本発明の実施形態に係る回路基板の製造方法の断面図を概略的に示したものである。 本発明の実施形態に係る回路基板の製造方法の断面図を概略的に示したものである。 本発明の実施形態に係る回路基板の製造方法の断面図を概略的に示したものである。 本発明の実施形態に係る回路基板の製造方法の断面図を概略的に示したものである。 本発明の実施形態に係る回路基板の製造方法の断面図を概略的に示したものである。 本発明の実施形態に係る回路基板の断面図を概略的に示したものである。
以下、本発明の好ましい実施形態を添付の図面を参照してさらに詳細に説明する。各図面および関連説明において、同一または類似する構成要素には、同一の参照番号を使用する。
図1A〜1Fは、本発明の実施形態に係る回路基板の製造方法の断面図を概略的に示したものである。図2は、本発明の実施形態に係る回路基板の断面図を概略的に示したものである。
回路基板の製造方法は、以下のステップを含む。図1Aを参照すると、基板100の2つの表面100aおよび100bに、誘電層110を形成する。基板100は、相互に積層された複数のパターン化された回路層(図示せず)および複数のパターン化された誘電層(図示せず)を含む回路板、または他の絶縁材料によって形成されたキャリアである。基板100の表面100aおよび100bは、その上に、それぞれ電気接続パッド102およびパターン化された回路104を有する。電気接続パッド102およびパターン化された回路104は、例えば、Cuを含む。誘電層110は、例えば、熱硬化性樹脂でもよい。基板100の1つの表面に半硬化プリプレグ(semi-cured prepreg)を塗布し、硬化温度(hardening temperature)まで加熱して、流体の変形特性(fluid-deformation property)を有する半硬化プリプレグを硬化した誘電層になるまで硬化する。誘電層110は、初期液体状態のエポキシ樹脂またはガラス繊維強化エポキシ樹脂、あるいは、初期液体状態の不可逆性高分子材料でもよい。
図1Bおよび1Cを参照すると、誘電層110の上に絶縁層120を形成する。絶縁層120の一部および誘電層110の一部を取り除いて、誘電層110および絶縁層120の中に少なくとも1つのブラインドバイアCを形成する。絶縁層120は、熱可塑性樹脂でもよく、その形成方法は、例えば、コーティングプロセスまたはインクジェット印刷プロセスを行うことを含む。したがって、絶縁層120は、加熱されると液状樹脂になるまで軟化され、冷却されると固体状樹脂になるまで硬化される。さらに、絶縁層120が誘電層110の上に形成される前に、誘電層110に対して表面粗化処理を行って、硬化した誘電層110と絶縁層120の間の結合力を増強し、各層の間の剥離を防ぐ。
少なくとも1つのブラインドバイアCを形成する方法は、例えば、レーザ穴あけプロセスを行うことを含む。レーザ穴あけプロセスの後に、デスミア(desmear)ステップを行って、ブラインドバイアCの中の残留物を取り除く。本実施形態において、レーザで誘電層110および絶縁層120を開けた後、ブラインドバイアCの下に配置された電気接続パッド102が露出する。絶縁層120は、例えば、ポリカーボネート樹脂、ポリエステル樹脂、またはポリイミド樹脂を含む。代わりに、絶縁層120は、例えば、熱可塑性高分子材料でもよい。熱可塑性高分子材料は初期固体状態にあるが、加熱されると溶けて、冷却されると初期状態に戻る。さらに、後のセミアディティブ法のために、誘電層110の上に絶縁層120を形成した後に、絶縁層120に対して表面粗化処理を行う。
図1Dおよび1Eを参照すると、ブラインドバイアCの側壁および絶縁層120の残りの部分の上に無電解メッキ層130を形成する。パターン化された導電層140をメッキして、無電解メッキ層130を覆う。注意すべきこととして、絶縁層120は熱可塑性樹脂でもよく、誘電層110は熱硬化性樹脂でもよい。誘電層110の上に無電解メッキ層130を直接形成する場合、無電解メッキ層130は熱可塑性樹脂に対して接着力が弱いため、工程能力を上げることができない。本発明では、誘電層110の上に絶縁層120を形成し、それから、絶縁層120の上に無電解メッキ層130を形成する。絶縁層120と無電解メッキ層130の間の結合力は、誘電層110と無電解メッキ層130の間の結合力よりも大きいため、工程能力が向上する。本実施形態において、無電解メッキ層130の材料は、例えば、Cu、Ni、Ag、Cr、およびSnから成る群から選ばれた金属である。しかしながら、無電解メッキ層130の材料は、これらに限定されない。
また、パターン化された導電層140をメッキするステップの前に、無電解メッキ層130の上にパターン化されたフォトレジスト層150を形成し、それから、パターン化されたフォトレジスト層150に覆われていない無電解メッキ層130の上に(すなわち、パターン化されたフォトレジスト層150の開口152の中に)導電材料をメッキして、必要なパターン化された導電層140を形成する。本実施形態において、パターン化された導電層140は、ブラインドバイアCを充填し、ブラインドバイアCの下の電気接続パッド102に電気的に接続される。パターン化された導電層140は、例えば、Cuを含む。
図1Fを参照すると、パターン化された導電層140をメッキするステップの後に、パターン化されたフォトレジスト層150およびパターン化された導電層140に覆われていない無電解メッキ層130をさらに取り除いて、回路パターンを有する回路層を形成する。無電解メッキ層130を取り除く方法は、例えば、エッチングプロセスを行うことを含む。エッチングプロセスの後、無電解メッキ層130がエッチングされ、同じ回路パターンを有する無電解メッキ層130aを形成する。上述した実施形態において、基板100の2つの表面に、2つの誘電層110、2つの絶縁層120、および2つの無電解メッキ層130を形成し、両面メッキ(double-side plating)を行って、2つのパターン化された導電層140を同時に形成する。しかしながら、本発明はこれに限定されない。当業者であれば、必要に応じて、上述したプロセスを基板の単面に行っても、または両面に行ってもよいことを理解できるであろう。
図2に示すように、回路基板10は、基板100と、2つの誘電層110と、2つの絶縁層120と、2つの無電解メッキ層130aと、2つのパターン化された導電層140とを備える。2つの誘電層110は、それぞれ基板100の2つの対抗する表面100aおよび100bに配置される。2つの絶縁層120は、それぞれ2つの誘電層110の上に配置される。2つの無電解メッキ層130aは、2つの絶縁層120の一部および少なくとも1つのブラインドバイアCの側壁を覆う。ここで、ブラインドバイアCは、誘電層110および対応する絶縁層120の中に形成される。絶縁層120と無電解メッキ層130aの間の結合力は、誘電層110と無電解メッキ層130aの間の結合力よりも大きい。2つのパターン化された導電層140は、2つの無電解メッキ層130aの上、およびブラインドバイアCの中に形成され、回路パターンを有する回路層を形成する。さらに、基板100の表面100aは、その上に電気接続パッド102を有し、対応するパターン化された導電層140は、ブラインドバイアCを介して電気接続パッド102に電気的に接続される。上述した実施形態において、回路基板10は、2つの誘電層110と、2つの絶縁層120と、2つの無電解メッキ層130aと、2つのパターン化された導電層140とを備える。しかしながら、本発明はこれらに限定されない。当業者であれば、必要に応じて、単面構造または両面構造が利用可能であることを理解できるであろう。
以上のように、回路基板およびその製造方法において、誘電層の上に絶縁層を形成し、それから、絶縁層の上に無電解メッキ層を形成する。絶縁層と無電解メッキ層の間の結合力は、誘電層と無電解メッキ層の間の結合力よりも大きいため、工程能力が向上する。本発明の絶縁材料はABFに限定されないため、製造コストが下がる。同様に、本発明の絶縁材料が粗くなった後、無電解メッキプロセスまたは液浸コーティング(immersion coating)プロセスを行うことによって、その上に無電解メッキ層を形成することができる。それから、平版印刷、メッキ、剥離、エッチング等のセミアディティブ工程を行う。
以上のごとく、この発明を実施形態により開示したが、もとより、この発明を限定するためのものではなく、当業者であれば容易に理解できるように、この発明の技術思想の範囲内において、適当な変更ならびに修正が当然なされうるものであるから、その特許権保護の範囲は、特許請求の範囲および、それと均等な領域を基準として定めなければならない。
10 回路基板
100 基板
100a、100b 表面
102 電気接続パッド
104 パターン化された回路
110 誘電層
120 絶縁層
130、130a 無電解メッキ層
140 パターン化された導電層
150 パターン化されたフォトレジスト層
152 開口
C ブラインドバイア

Claims (19)

  1. 基板の少なくとも1つの表面に誘電層を形成することと、
    前記誘電層の上に絶縁層を形成することと、
    前記絶縁層の一部および前記誘電層の一部を取り除いて、前記誘電層および前記絶縁層の中に少なくとも1つのブラインドバイアを形成することと、
    前記ブラインドバイアの側壁および前記絶縁層の残りの部分の上に無電解メッキ層を形成することと、
    パターン化された導電層をメッキして、前記無電解メッキ層を覆うことと
    を含み、前記絶縁層と前記無電解メッキ層の間の結合力が、前記誘電層と前記無電解メッキ層の間の結合力よりも大きい回路基板の製造方法。
  2. 前記誘電層が、熱硬化性樹脂を含む請求項1記載の製造方法。
  3. 前記誘電層が、エポキシ樹脂またはガラス繊維強化エポキシ樹脂を含む請求項2記載の製造方法。
  4. 前記絶縁層が、熱可塑性樹脂を含む請求項1記載の製造方法。
  5. 前記絶縁層が、ポリカーボネート樹脂、ポリエステル樹脂、またはポリイミド樹脂を含む請求項4記載の製造方法。
  6. 前記誘電層の上に前記絶縁層を形成する前記ステップの後に、前記絶縁層に対して表面粗化処理を行うことをさらに含む請求項1記載の製造方法。
  7. 前記絶縁層を形成する方法が、コーティングプロセスまたはインクジェット印刷プロセスを行うことを含む請求項1記載の製造方法。
  8. 前記少なくとも1つのブラインドバイアを形成する方法が、レーザ穴あけプロセスを行うことを含む請求項1記載の製造方法。
  9. 前記少なくとも1つのブラインドバイアを形成する前記ステップが、さらに、前記ブラインドバイアの下に配置された電気接続パッドを露出して、前記電気接続パッドを前記基板の前記表面に配置することを含む請求項1記載の製造方法。
  10. 前記パターン化された導電層をメッキする前記ステップの前に、前記無電解メッキ層の上にパターン化されたフォトレジスト層を形成することをさらに含む請求項1記載の製造方法。
  11. 前記パターン化された導電層をメッキする前記ステップの後に、前記パターン化されたフォトレジスト層および前記パターン化された導電層によって覆われていない前記無電解メッキ層を取り除くことをさらに含む請求項10記載の製造方法。
  12. 基板と、
    前記基板の少なくとも1つの表面に配置された誘電層と、
    前記誘電層の上に配置された絶縁層と、
    前記絶縁層の一部および少なくとも1つのブラインドバイアの側壁を覆う無電解メッキ層と、
    前記無電解メッキ層の上、および前記ブラインドバイアの中に配置されたパターン化された導電層と
    を含み、前記ブラインドバイアが前記誘電層および前記絶縁層の中に形成され、前記絶縁層と前記無電解メッキ層の間の結合力が、前記誘電層と前記無電解メッキ層の間の結合力よりも大きい回路基板。
  13. 前記誘電層が、熱硬化性樹脂を含む請求項12記載の回路基板。
  14. 前記誘電層が、エポキシ樹脂またはガラス繊維強化エポキシ樹脂を含む請求項13記載の回路基板。
  15. 前記絶縁層が、熱可塑性樹脂を含む請求項12記載の回路基板。
  16. 前記絶縁層が、ポリカーボネート樹脂、ポリエステル樹脂、またはポリイミド樹脂を含む請求項15記載の回路基板。
  17. 前記無電解メッキ層の材料が、Cu、Ni、Ag、Cr、およびSnから成る群から選ばれた金属である請求項12記載の回路基板。
  18. 前記パターン化された導電層が、Cuを含む請求項12記載の回路基板。
  19. 前記基板の表面が、その上に電気接続パッドを有し、前記パターン化された導電層が、前記ブラインドバイアを介して前記電気接続パッドに電気的に接続された請求項12記載の回路基板。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20130141372A (ko) * 2012-06-15 2013-12-26 신꼬오덴기 고교 가부시키가이샤 배선 기판 및 그 제조 방법

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW201304640A (zh) * 2011-07-08 2013-01-16 Kinsus Interconnect Tech Corp 電路載板導電凸塊的製作方法
CN102905474B (zh) * 2011-07-28 2015-09-30 景硕科技股份有限公司 电路载板导电凸块的制作方法
KR20130065216A (ko) * 2011-12-09 2013-06-19 삼성전기주식회사 다층 인쇄회로기판 및 그 제조방법
CN105491796B (zh) * 2014-10-08 2019-02-22 深圳市昶东鑫线路板有限公司 电路板的制作方法

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004189981A (ja) * 2002-12-13 2004-07-08 Kanegafuchi Chem Ind Co Ltd 熱可塑性ポリイミド樹脂材料および積層体およびプリント配線板の製造方法

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
IT1256647B (it) 1992-12-11 1995-12-12 Montecatini Tecnologie Srl Procedimento per la preparazione di (co) polimeri a larga distribuzione di pesi molecolari dell'etilene.
TW296436B (ja) 1996-04-09 1997-01-21 Matsushita Electric Ind Co Ltd
TWI253714B (en) * 2004-12-21 2006-04-21 Phoenix Prec Technology Corp Method for fabricating a multi-layer circuit board with fine pitch
JP2007059689A (ja) 2005-08-25 2007-03-08 Shinko Electric Ind Co Ltd ガラスクロス含有樹脂層を含む構造の積層製品及びその製造方法
TWI358979B (en) * 2008-04-23 2012-02-21 Mutual Tek Ind Co Ltd Printed circuit board with embedded electronic com

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004189981A (ja) * 2002-12-13 2004-07-08 Kanegafuchi Chem Ind Co Ltd 熱可塑性ポリイミド樹脂材料および積層体およびプリント配線板の製造方法

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20130141372A (ko) * 2012-06-15 2013-12-26 신꼬오덴기 고교 가부시키가이샤 배선 기판 및 그 제조 방법
JP2014003054A (ja) * 2012-06-15 2014-01-09 Shinko Electric Ind Co Ltd 配線基板及びその製造方法
KR102049327B1 (ko) * 2012-06-15 2019-11-28 신꼬오덴기 고교 가부시키가이샤 배선 기판 및 그 제조 방법

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