JP2011086825A - 銅薄膜形成方法及び銅薄膜付き基板 - Google Patents

銅薄膜形成方法及び銅薄膜付き基板 Download PDF

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Abstract

【課題】表面に開口幅が100nm以下の微細な孔又は溝が形成された基板に銅薄膜を形成するに際し、前記孔又は前記溝の開口部を閉塞することなく、内壁面及び内底面の全体に銅薄膜を形成することが可能な、銅薄膜の形成方法を提供する。
【解決手段】本発明に係る銅薄膜の形成方法は、表面に微細な孔又は溝22が形成された基板21を用い、該孔又は該溝の内壁面22b及び内底面22cを含む前記基材の全面に銅薄膜23を形成する工程と、前記銅薄膜を熱処理する工程と、を少なくとも順に有し、前記孔の開口径又は溝の開口幅が100nm以下であり、前記熱処理が、80℃以上、250℃以下の温度範囲で行われること、を特徴とする。
【選択図】図1

Description

本発明は、銅薄膜の形成方法及び銅薄膜付き基板に係り、特に、基板上に形成された微細な孔や溝等を銅薄膜によって充填できる銅薄膜形成方法、及び該形成方法により形成された銅薄膜を備えた銅薄膜付き基板に関する。
256MDRAMやMPUに代表されるULSIは、高集積化が増々加速しているが、その高集積化は、スケーリング則に基いた微細化や多層配線技術によって支えられている。ULSIのうちでも、特にマイクロプロセッサ用のLSIについては、多層配線技術がLSI自体の性能を支配する大きな要因として台頭しつつある。
多層配線を形成する方法を分類した場合、CVD方法とスパッタリング方法とに大別することができる。CVD方法は、基板が配置された真空槽内に原料ガスを導入し、CVD反応を生じさせて基板表面に配線薄膜を形成する技術であり、原料ガスが高アスペクト比の孔や溝内に侵入し、その底面上でCVD反応が進行することから、高アスペクト比の孔や溝等を配線材料薄膜によって充填させやすいという長所がある(たとえば、特許文献1、特許文献2)。
しかしながらCVD方法では、使用する原料ガスが有害であり、そのため、高価な廃ガス除去施設が必要になり、また、成膜できる配線薄膜の材料が制限されるという欠点がある。そのため、現在では、比較的プロセスの熟成度の高いスパッタリング方法が配線薄膜形成技術の主流となっている(たとえば、特許文献3)。
一般的なスパッタリング方法は、配線薄膜材料から成るターゲットが設けられた真空槽内に、ターゲットと所定間隔だけ離して成膜対象である基板を対向配置させ、ターゲット裏面に設けられた磁気回路(例えば永久磁石など)によってターゲット表面に磁界を形成させ、真空槽内に導入したスパッタリングガス(アルゴンガスなどの不活性ガス)のプラズマを発生させ、電離したスパッタリングガスイオンをターゲットに入射させ、ターゲット表面から配線材料を飛び出させ、基板表面に付着させて薄膜形成が行われる。
ところで、従来の配線材料にはアルミニウムが用いられていたが、エレクトロマイグレーション耐性等の信頼性や低抵抗化の観点から、近年では、アルミニウムに変わる次世代配線材料候補として銅が注目を浴びている。銅はアルミニウムに比べ、比抵抗が小さく(Cu:1.7μΩ・cm、Al:2.7μΩ・cm)、融点も1083℃(Al:660℃)と高いことから、耐エレクトロマイグレーション性能や低抵抗化という観点からはアルミニウムよりも優れている。現在のところ、ダマシンプロセスとCMP方法を用い、銅薄膜から微細な銅配線を形成する技術が研究されている。
しかしながら、ULSI等の微細化が進むにつれ、配線孔等の開口径は益々小さくなっており、配線材料の埋め込み不良が多発する等の深刻な問題が生じている。アルミニウムの場合、低融点であることから、基板表面にアルミニウム薄膜を全面成膜した後、基板を加熱し、フローイングを行うことで埋め込み特性を向上させることができるが、銅では融点が高いため、アルミニウムと同様にはフローイングの効果が得られない。
そこで銅薄膜を用いて高アスペクト比の孔や溝内を埋め込むため、従来技術でも種々の方法が検討されており、基板表面にスパッタリング方法によって銅薄膜を形成した直後、真空槽内にHガスを導入し、銅薄膜表面で生じる還元反応を利用して、銅薄膜のリフローイングを行う技術が注目されている。
しかしながら、従来のスパッタリング方法によって、基板表面に銅薄膜を全面成膜した際に、孔や溝の開口部において銅薄膜が孔や溝の開口部を閉塞してしまうという問題があった。
特に、近年の高密度化に伴い、孔や溝の開口径がますます小さくなってきており、このような問題が顕在化しつつある。
特開2001−308029号公報 特許第3780204号公報 特許第3958259号公報
本発明は、このような従来の実情に鑑みて考案されたものであり、表面に開口幅が100nm以下の微細な孔又は溝が形成された基板に銅薄膜を形成するに際し、前記孔又は前記溝の開口部を閉塞することなく、内壁面及び内底面の全体に銅薄膜を形成することが可能な、銅薄膜の形成方法を提供することを第一の目的とする。
また、本発明は、表面に開口幅が100nm以下の微細な孔又は溝が形成された基板において、前記孔又は前記溝の開口部を閉塞することなく、内壁面及び内底面の全体にに形成された銅薄膜を備えた銅薄膜付き基板を提供することを第二の目的とする。
本発明の請求項1に記載の銅薄膜の形成方法は、表面に微細な孔又は溝が形成された基板を用い、該孔又は該溝の内壁面及び内底面を含む前記基材の全面に銅薄膜を形成する工程と、前記銅薄膜を熱処理する工程と、を少なくとも順に有し、前記孔の開口径又は溝の開口幅が100nm以下であり、前記熱処理が、80℃以上、250℃以下の温度範囲で行われること、を特徴とする。
本発明の請求項2に記載の銅薄膜付き基板は、表面に微細な孔又は溝が形成された基板上に、請求項1に記載の銅薄膜の形成方法を用いて形成された銅薄膜が配されていること、を特徴とする。
本発明の請求項3に記載の銅薄膜付き基板は、請求項2において、前記孔又は前記溝の内壁面及び内壁面と、前記銅薄膜との間にバリア層が配されており、該バリア層が、コバルト(Co)、ニッケル(Ni)、ルテニウム(Ru)のいずれか一つを含む薄膜であること、を特徴とする。
本発明の銅薄膜の形成方法では、表面に開口径又は開口幅が100nm以下の微細な孔又は溝が形成された基板の全面に銅薄膜を形成した後、該銅薄膜に対する熱処理を80℃以上、250℃以下の比較的低い温度範囲で行うことで、孔又は溝の開口部を閉塞することなく、孔又は溝の内壁面及び内底面の全体に銅薄膜を行き渡らせることができる。
また、本発明の銅薄膜付き基板では、前記銅薄膜の形成方法により形成された銅薄膜を備えているので、該銅薄膜は、微細な孔又は溝の開口部を閉塞することなく、孔又は溝の内壁面及び内底面の全体に形成されたものとなる。
本発明の銅薄膜付き基板の一例を模式的に示す断面図。 本発明の銅薄膜の形成方法に用いるスパッタリング装置の一例を模式的に示す図。 本発明の銅薄膜付き基板の一例を模式的に示す断面図。 熱処理の温度と銅薄膜の変化との関係を模式的に示す断面図。
以下、本発明の好適な実施形態について、図面を参照しながら詳細に説明する。
図1は、本発明の銅薄膜付き基板の一例を模式的に示す断面図である。
本発明の銅薄膜付き基板20は、表面に微細な孔又は溝22が形成された基板21上に、銅薄膜23が配されていること、を特徴とする。この銅薄膜23は、具体的には後述する本発明の銅薄膜の形成方法を用いて形成されたものである。
微細な孔又は溝22が形成されている基板21は、例えば、周知の絶縁膜(例えば、SiO、SiN、Low−k、SiC等)金属膜(例えば、Al、W、Cu、TiN、WN、WSi、TaN、Ti等)、層間絶縁膜(例えば、SiO、SiN、Low−k、FSG等)を形成した後に、その膜の所定の領域にコンタクトホールや溝が形成されている半導体基板である。
銅薄膜23は、例えばスパッタリング法等により形成される。
この銅薄膜23は、前記基板21に金属配線を形成する際にシード層として機能し、該銅薄膜23の表面にメッキ法等により金属材料が被覆され、この被覆層の材料が孔又は溝22に充填される。
この銅薄膜付き基板20が備える銅薄膜23は、本発明の銅薄膜の形成方法により形成されているので、微細な孔又は溝22の開口部22aを閉塞することなく、孔又は溝22の内壁面22b及び内底面22cの全体に形成されたものとなる。
次に、本発明の銅薄膜の形成方法について説明する。
本発明の銅薄膜の形成方法は、表面に微細な孔又は溝22が形成された基板21を用い、孔又は溝22の内壁面22b及び内底面22cを含む前記基材の全面に銅薄膜23を形成する工程と、前記銅薄膜23を熱処理する工程と、を少なくとも順に有し、前記孔の開口径又は溝の開口幅が100nm以下であり、前記熱処理が、80℃以上、110℃以下の温度範囲で行われること、を特徴とする。
本発明では、表面に開口径又は開口幅が100nm以下の微細な孔又は溝22が形成された基板21の全面に銅薄膜23を形成した後、該銅薄膜23に対する熱処理を80℃以上、110℃以下の比較的低い温度範囲で行うことで、孔又は溝22の開口部22aを閉塞することなく、孔又は溝22の内壁面22b及び内底面22cの全体に銅薄膜23を行き渡らせることができる。
図2は、本発明の銅薄膜の形成方法に用いることができるスパッタリング装置の一例である。
このスパッタリング装置1は、真空槽10を有しており、真空槽10の天井には、カソード電極4が固定されており、その表面には純銅から成る銅ターゲット5が配置されている。
真空槽10外のカソード電極4の裏面位置には、永久磁石から成る磁気回路8が設けられており、その磁気回路8が形成する磁束がカソード電極4と銅ターゲット5を貫通し、銅ターゲット5表面に漏洩磁界が形成されるように構成されている。スパッタリングを行う際にはその漏洩磁界に電子がトラップされ、プラズマが高密度化する。
真空槽10の底面には、基板ホルダー6が設けられており、その表面にはシリコン基板等から成る基板21(被処理体)が、銅ターゲット5と略平行に対向配置されている。
また、基板ホルダー6内には基板電極12が設けられている。この基板電極11aは、ブロッキングコンデンサー13を介して高周波バイアス電力を印加する高周波電源14に接続され、コンデンサー13によって電位的に浮遊電極になっており、負のバイアス電位となる。
真空槽10にはガス導入口2と真空排気口3とが設けられており、ガス導入口2にはスパッタリングガスが充填されたガスボンベが接続され、真空排気口3には、真空ポンプが接続されている(ただし、図2には、ガスボンベと真空ポンプを図示していない。)。
このスパッタリング装置1を用いた本発明の銅薄膜の形成方法について説明する。
まず、基板ホルダー6上に基板21を配置した状態で、真空排気口3から真空槽10内を真空排気し、真空槽10内が所定の圧力(例えば1.0×10−5Pa以下の圧力)になった後、ガス導入口2からスパッタリングガス(例えばアルゴンガス)を導入する。
スパッタリングガスを導入し、真空槽10内が所定の圧力(例えば4.0×10−2Pa以上の圧力)に安定した後、直流電源9を起動して、カソード電極4に負電圧を印加することにより、放電が開始され、銅ターゲット5の表面近傍にプラズマを発生させる。
スパッタリングによる成膜を所定時間行い、基板21の全面に銅薄膜23を形成した後、真空槽10から基板21を搬出する。
なお、上述のスパッタリング装置1の基板ホルダー6内にはヒーター11が設けられており、銅薄膜23を形成する際にヒーター11に通電し、基板温度を室温〜550℃にしておくことも可能である。
上記スパッタリング装置1では、磁気回路8は銅ターゲット5表面と平行に移動・回転できるように構成されており、銅ターゲット5表面のスパッタされる領域(エロージョン領域)をターゲット上の任意の位置に形成させることができる。
エロージョン領域が微細孔の真上に位置していると、銅ターゲット5から叩き出された銅粒子が基板21に対して垂直に入射し、より高アスペクト比の微細孔を銅薄膜23で埋め込むことが可能となる。
その後、基板21を、リフロー処理室(図示略)内に搬入し、80℃以上、110℃以下の範囲で、所定時間(例えば15分間)の熱処理(リフロー)を行う。
このとき、熱処理温度が低すぎると、銅が流動せず、開口部22aの閉塞を防止することが困難である。一方、熱処理温度が高すぎると、銅が流動するが、ボリュームのあるほうに引き寄せられ、銅薄膜23が孔又は溝22の内壁面22bで切断されてしまう。熱処理温度を80℃以上、110℃以下とすることで、銅がわずかに流動する。その結果、銅薄膜23が孔又は溝22内壁面22bで切断されることなく、開口部22aを保持することができる。
このように本発明では、表面に開口径又は開口幅が100nm以下の微細な孔又は溝22が形成された基板21の全面に銅薄膜23を形成した後、該銅薄膜23に対する熱処理を80℃以上、110℃以下の比較的低い温度範囲で行うことで、孔又は溝22の開口部22aを閉塞することなく、孔又は溝22の内壁面22b及び内底面22cの全体に亘って銅薄膜23を行き渡らせることができる。
なお、図3に示すように、前記孔又は前記溝の内壁面22b及び内壁面22bと、前記銅薄膜23との間にバリア層25が配されていてもよい。孔又は溝22の内壁面22b及び内壁面22bと銅薄膜23との間にバリア層25を配することで、熱処理により銅が流動した際に、該銅薄膜23がボリュームのあるほうに引き寄せられることを抑制し、孔又は溝22の内壁面22bでの銅薄膜23の切断を防止することができる。また、熱処理の際の温度マージンを広げることができる。これにより、信頼性の高い銅薄膜23を形成することができる。
上述したバリア層25は、例えばコバルト(Co)、ニッケル(Ni)、ルテニウム(Ru)のいずれか一つを含む薄膜である。
(実験例)
以下、本発明の銅薄膜の形成方法について行った実験例について説明する。
図2に示したようなスパッタリング装置を用い、基板上に銅薄膜を形成した。
基板7として、表面に開口径又は開口幅が45nmの微細な孔又は溝が形成された基板を用いた。
スパッタリング装置の基板ホルダー6上に基板7を配置した状態で、真空排気口3から真空槽10内を真空排気し、真空槽10内が所定の圧力(例えば1.0×10−5Pa以下の圧力)になった後、ガス導入口2からスパッタリングガス(例えばアルゴンガス)を導入した。
スパッタリングガスの導入により、真空槽10内が所定の圧力(例えば4.0×10−2Pa以上の圧力)で安定したところで、直流電源9を起動し、カソード電極4に負電圧を印加すると、放電が開始され、銅ターゲット5表面にプラズマが発生した。スパッタリングを所定時間行い、基板全面に銅薄膜を形成した。その後、真空槽10から基板7を搬出した。
この銅薄膜が形成された基板に対して、15分間の熱処理を行った。このとき、熱処理の温度を70℃、100℃、120℃とそれぞれ変えて行い、銅薄膜の変化について観察した。その結果を図4に示す。
図4から、以下の点が明らかとなった。
(1)熱処理温度が70℃の場合、図4(a)に示すように、銅が流動せず、銅薄膜により孔の開口部が閉塞されてしまった。
(2)熱処理温度が100℃の場合、図4(b)に示すように、銅がわずかに流動する。その結果、銅薄膜が孔の側壁面で切断されることなく、開口部を保持することができた。
(3)熱処理温度が120℃の場合、図4(c)に示すように、銅が流動し、開口部を保持することができたが、ボリュームのあるほうに引き寄せられ、薄膜が孔の側壁面で切断されてしまった。
以上の結果より、表面に微細な孔又は溝が形成された基板の全面に銅薄膜を形成した後、該銅薄膜に対する熱処理を80℃以上、110℃以下の比較的低い温度範囲で行うことで、孔又は溝の開口部を閉塞することなく、孔又は溝の内壁面及び内底面の全体に銅薄膜を行き渡らせることができることが確認された。
以上、本発明の銅薄膜の形成方法及び銅薄膜付き基板について説明してきたが、本発明はこれに限定されるものではなく、発明の趣旨を逸脱しない範囲で適宜変更可能である。
本発明は、基板上に形成された微細な孔や溝等を銅薄膜によって充填する銅薄膜の形成方法、及び該形成方法により作製された銅薄膜を備えた銅薄膜付き基板に広く適用可能である。
20 銅薄膜付き基板、21 基板、22 孔又は溝、23 銅薄膜。

Claims (3)

  1. 表面に微細な孔又は溝が形成された基板を用い、該孔又は該溝の内壁面及び内底面を含む前記基材の全面に銅薄膜を形成する工程と、
    前記銅薄膜を熱処理する工程と、を少なくとも順に有し、
    前記孔の開口径又は溝の開口幅が100nm以下であり、
    前記熱処理が、80℃以上、250℃以下の温度範囲で行われること、を特徴とする銅薄膜の形成方法。
  2. 表面に微細な孔又は溝が形成された基板上に、
    請求項1に記載の銅薄膜の形成方法を用いて形成された銅薄膜が配されていること、を特徴とする銅薄膜付き基板。
  3. 前記孔又は前記溝の内壁面及び内壁面と、前記銅薄膜との間にバリア層が配されており、
    該バリア層が、コバルト(Co)、ニッケル(Ni)、ルテニウム(Ru)のいずれか一つを含む薄膜であること、を特徴とする請求項2に記載の銅薄膜付き基板。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8883632B2 (en) 2012-01-10 2014-11-11 Ulvac, Inc. Manufacturing method and manufacturing apparatus of device

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08139092A (ja) * 1994-02-21 1996-05-31 Toshiba Corp 半導体装置及びその製造方法
JPH1041386A (ja) * 1996-07-24 1998-02-13 Mitsubishi Electric Corp 半導体装置の製造方法
JP2001247964A (ja) * 2001-01-05 2001-09-14 Nec Corp スパッタ装置
JP2002064098A (ja) * 1999-08-27 2002-02-28 Fujitsu Ltd 金属配線構造、半導体装置及び半導体装置の製造方法
JP2005277390A (ja) * 2004-02-27 2005-10-06 Handotai Rikougaku Kenkyu Center:Kk 半導体装置及びその製造方法
JP2009105289A (ja) * 2007-10-24 2009-05-14 Tokyo Electron Ltd Cu配線の形成方法
JP2009141315A (ja) * 2007-11-14 2009-06-25 Fujitsu Ltd 半導体装置およびその製造方法

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08139092A (ja) * 1994-02-21 1996-05-31 Toshiba Corp 半導体装置及びその製造方法
JPH1041386A (ja) * 1996-07-24 1998-02-13 Mitsubishi Electric Corp 半導体装置の製造方法
JP2002064098A (ja) * 1999-08-27 2002-02-28 Fujitsu Ltd 金属配線構造、半導体装置及び半導体装置の製造方法
JP2001247964A (ja) * 2001-01-05 2001-09-14 Nec Corp スパッタ装置
JP2005277390A (ja) * 2004-02-27 2005-10-06 Handotai Rikougaku Kenkyu Center:Kk 半導体装置及びその製造方法
JP2009105289A (ja) * 2007-10-24 2009-05-14 Tokyo Electron Ltd Cu配線の形成方法
JP2009141315A (ja) * 2007-11-14 2009-06-25 Fujitsu Ltd 半導体装置およびその製造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8883632B2 (en) 2012-01-10 2014-11-11 Ulvac, Inc. Manufacturing method and manufacturing apparatus of device

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