JP2011014835A - 半導体デバイスの製造方法,パターン形成方法 - Google Patents
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Abstract
【解決手段】不溶化処理(S31)の実施においては、レジストパターン形成工程(S11)での露光処理において照射した露光光と同じ波長の光を、レジストパターンに照射する再露光処理を実施する。そして、その再露光処理が実施されたレジストパターンについて加熱する加熱処理を実施する。これにより、レジストパターンについて不溶化処理(S31)を実施する。
【選択図】図1
Description
1.実施形態1
2.実施形態2(不溶化処理後にイオン注入等する場合)
3.実施形態3(パターンの一部を選択除去する場合)
4.実施形態4(不溶化処理の設定を事前にする場合)
(A)製造方法
半導体デバイスを製造する製造方法の要部について説明する。
まず、図1に示すように、第1のレジスト膜成膜工程を実施する(S11)。
・フォトレジスト材料:ポリスチレンを骨格としたポリマーを含む248nm露光用KrF化学増幅型ポジレジスト(商品名AZ DX6270P(AZエレクトロニックマテリアル社製))
・レジスト溶媒:30wt%のプロピレングリコールモノメチルエーテル(PGME)と、70wt%のプロピレングリコールモノメチルエーテルアセテート(PGMEA)との混合溶媒
・加熱温度:120℃
・加熱時間:90秒
つぎに、図1に示すように、第1のレジストパターン形成工程を実施する(S21)。
・露光量:280J/m2
・加熱温度:130℃
・加熱時間:90秒
[現像処理条件]
・アルカリ現像液:2.38wt%のテトラメチルアンモニウムハイドロキサイド(TMAH)水溶液
・現像処理時間:60秒
つぎに、図1に示すように、不溶化処理工程を実施する(S31)。
・露光量:600J/m2
・加熱温度:180℃
・加熱時間:120秒
具体的には、下記のようなメカニズムによって、第1のレジストパターンPM1の不溶化が実現されると考えられる。
一般に、化学増幅型「ポジ型」レジスト材料においては、露光によって発生した酸が、PEB時にポリマー保護基を脱離させることに作用し、保護基が脱離したポリマーが現像液に溶解することで、パターンが形成される。
このメカニズムの中で保護基を脱離させる以上の過剰な酸が発生すると、その発生した酸とPEB時の熱エネルギーによって、ポリマー分子間の架橋反応にも作用するために、現像液に対して不溶化すると考えられる。つまり、上記の不溶化処理の実施によって、「ポジレジストのネガ化」と呼ばれる現象を生じさせて、不溶化が実現できたと推定される。
つぎに、図1に示すように、第2のレジスト膜成膜工程を実施する(S41)。
つぎに、図1に示すように、第2のレジストパターン形成工程を実施する(S51)。
・露光量:280J/m2
・加熱温度:130℃
・加熱時間:90秒
・アルカリ現像液:2.38wt%のテトラメチルアンモニウムハイドロキサイド(TMAH)水溶液
・現像処理時間:60秒
以上のように、本実施形態のダブルパターニング法においては、第1のレジストパターンPM1と第2のレジストパターンPM2とのそれぞれを、順次、形成する。ここでは、第1のレジストパターンPM1へパターン加工する第1のレジスト膜PR1を、ポジ型のフォトレジスト材料を用いて基板101の表面上に成膜する。そして、第2のレジストパターンPM2へパターン加工する第2のレジスト膜PR2の成膜工程の実施前に、第1のレジストパターンPM1を不溶化する不溶化処理工程を実施する。この不溶化処理工程では、再露光処理ステップと加熱処理ステップとを実施する。この再露光処理ステップにおいては、第1のレジストパターン形成工程での露光処理において照射した露光光と同じ波長の光を、第1のレジストパターンPM1に照射する再露光処理を実施する。そして、さらに、加熱処理ステップにおいては、その再露光処理が実施された第1のレジストパターンPM1について加熱する加熱処理を実施する。
上記の実施形態においては、2つのライン・アンド・スペース・パターンを、平行に並べて形成する場合について説明したが、これに限定されない。下記のような種々の変形例において、適用可能である。
図12は、本発明にかかる実施形態1の変形例を示す図である。
図13は、本発明にかかる実施形態1の変形例を示す図である。
図14は、本発明にかかる実施形態1の変形例を示す図である。
図15は、本発明にかかる実施形態1の変形例を示す図である。
上記の不溶化処理に対して、各種シュリンク技術(例えば、ケミカルシュリンク、サーマルフローシュリンク、イオンスリミング等)を組み合わせて実施しても良い。この場合には、レジストパターンの形成後、もしくは、不溶化処理後のいずれかの箇所で、適宜、各種シュリンク技術を、取り入れることができる。これによって、更に微細なパターンの形成が可能となる。
(A)製造方法など
図16〜図18は、本発明にかかる実施形態2において、半導体デバイスを製造する方法を示す図である。
本実施形態では、図16に示すように、第1のレジスト膜成膜工程(S11)と、第1のレジストパターン形成工程(S21)と、不溶化処理工程(S31)とを、実施形態1の場合と同様にして、順次、実施する。その後、図16に示すように、第2のレジスト膜成膜工程(S41)を実施する前に、イオン注入工程を実施する(S32)。
上記の工程の実施後には、図16に示すように、第2のレジスト膜成膜工程(S41)と、第2のレジストパターン形成工程(S51)とを、順次、実施する。そして、図16に示すように、第2のレジストパターン形成工程(S51)の実施後に、エッチング処理工程を実施する(S52)。
以上のように、本実施形態のダブルパターニング法においては、実施形態1の場合と同様にして、第1のレジストパターンPM1と第2のレジストパターンPM2dとのそれぞれを、順次、形成する。つまり、第2のレジストパターンPM2へパターン加工する第2のレジスト膜PR2dの成膜工程の実施前に、実施形態1の場合と同様にして、第1のレジストパターンPM1を不溶化する不溶化処理工程を実施する。
(A)製造方法など
図19と図20は、本発明にかかる実施形態3において、半導体デバイスを製造する方法を示す図である。
本実施形態では、図19に示すように、レジスト膜成膜工程(S11)と、レジストパターン形成工程(S21)とを、順次、実施する。ここでは、実施形態1にて示した、第1のレジスト膜成膜工程(S11)と、第1のレジストパターン形成工程(S21)と同様にして、この各工程を実施する。つまり、図4に示したように、基板101の表面上において、縦方向yに延在する複数のパターンが、横方向xにおいて等間隔で並ぶように、第1のレジストパターンPM1を形成する。
つぎに、図19に示すように、レジストパターン選択除去工程を実施する(S61)
以上のように、本実施形態においては、レジストパターンPM1の形成後に、そのレジストパターンPM1の一部を不溶化する不溶化処理を実施する。この不溶化処理の実施では、実施形態1と同様に、レジストパターンの形成で実施した露光処理で用いた露光光と同じ波長の光を、レジストパターンの一部に照射する再露光処理を実施する。そして、この再露光処理が実施されたレジストパターンについて加熱する加熱処理を実施する。この後、そのレジストパターンPM1において再露光処理が実施された一部を残し、他の部分を除去する。
(A)製造方法など
図21は、本発明にかかる実施形態4において、半導体デバイスを製造する方法を示すフロー図である。
・露光量:200,300,400,500,600,700,800,900,1000J/m2
・加熱温度:120,150,180,200℃
・加熱時間:120秒
・現像処理時間:60秒
×:レジスト溶媒処理と現像液処理ステップとの実施前後において、レジストパターンの形状の変化がある。
露光量:600J/m2
加熱温度:160℃
露光量:700J/m2
加熱温度:180℃
以上のように、本実施形態では、不溶化処理工程(S31)にて再露光処理と加熱処理とを実施する際の不溶化処理条件を、不溶化処理条件設定工程(S10)にて設定する。そして、その設定した不溶化処理条件に基づいて、不溶化処理工程(S31)にて不溶化処理を実施する。
Claims (16)
- ポジ型のフォトレジスト材料を用いて被処理面上に第1のレジスト膜を成膜する第1のレジスト膜成膜工程と、
前記第1のレジスト膜に露光光を照射する露光処理を実施後に現像処理を実施することによって、第1のレジストパターンを形成する第1のレジストパターン形成工程と、
前記第1のレジストパターンが形成された前記被処理面上に、フォトレジスト材料を用いて第2のレジスト膜を成膜する第2のレジスト膜成膜工程と、
前記第2のレジスト膜に露光光を照射する露光処理を実施後に現像処理を実施することによって、第2のレジストパターンを形成する第2のレジストパターン形成工程と
を具備し、
前記第2のレジスト膜成膜工程の実施前に、前記第2のレジストパターン形成工程で用いるフォトレジスト材料の溶媒および前記第2のレジスト膜成膜工程での現像処理にて用いる現像液に対して、前記第1のレジストパターンを不溶化する不溶化処理工程
を、さらに有し、
当該不溶化処理工程では、前記第1のレジストパターン形成工程での露光処理において照射した露光光と同じ波長の光を、前記第1のレジストパターンに照射する再露光処理を実施する再露光処理ステップと、前記再露光処理が実施された第1のレジストパターンを加熱する加熱処理を実施する加熱処理ステップとを、順次、実施することによって、前記第1のレジストパターンの不溶化処理を実施する、
半導体デバイスの製造方法。 - 前記第1および第2のレジストパターンをマスクとして被処理膜についてエッチングまたはイオン注入を実施する、
請求項1に記載の半導体デバイスの製造方法。 - 前記第2のレジストパターン形成工程においては、前記第2のレジストパターンの少なくとも一部が、前記第1のレジストパターンに積層されるように、前記第2のレジストパターンを形成する、
請求項1に記載の半導体デバイスの製造方法。 - 前記第2のレジスト膜成膜工程を実施する前に、前記第1のレジストパターンをマスクとして前記被処理面に不純物をイオン注入するイオン注入工程と、
前記第2のレジストパターン形成工程の実施後に、前記第1のレジストパターンと前記第2のレジストパターンとをマスクとして前記被処理面についてエッチング処理を実施するエッチング処理工程と
を、さらに有する、
請求項3に記載の半導体デバイスの製造方法。 - 前記イオン注入工程を、前記不溶化処理工程の実施前に実施する、
請求項4に記載の半導体デバイスの製造方法。 - 前記第1のレジストパターンにおいて前記不溶化処理が実施された一部を残し、他の部分を除去するレジストパターン選択除去工程
をさらに有し、
前記不溶化処理工程では、前記再露光処理ステップにおいて、前記第1のレジストパターンの一部について前記再露光処理を実施し、
前記レジストパターン選択除去工程においては、前記レジストパターンにて前記再露光処理がされた部分を残し、前記再露光処理がされなかった部分を除去する、
請求項1に記載の半導体デバイスの製造方法。 - 前記第1のレジスト膜成膜工程では、化学増幅型レジスト材料を、前記フォトレジスト材料として用いて前記第1のレジスト膜を成膜し、
前記第2のレジスト膜成膜工程では、化学増幅型レジスト材料を、前記フォトレジスト材料として用いて前記第2のレジスト膜を成膜する、
請求項1から6のいずれかに記載の半導体デバイスの製造方法。 - 前記不溶化処理工程の前記再露光処理ステップでは、前記第1のレジストパターン形成工程で実施する露光処理の露光量よりも大きな露光量で、前記再露光処理を実施する、
請求項1から6のいずれかに記載の半導体デバイスの製造方法。 - 前記第1のレジストパターン形成工程では、前記第1のレジスト膜について露光処理を実施した後であって現像処理を実施する前に、前記第1のレジスト膜について加熱処理を実施し、
前記不溶化処理工程の前記加熱処理ステップでは、前記第1のレジストパターン形成工程で実施する加熱処理の加熱温度よりも高い加熱温度で、前記第1のレジストパターンについて加熱処理を実施する、
請求項1から6のいずれかに記載の半導体デバイスの製造方法。 - 前記第1のレジストパターン形成工程と前記第2のレジストパターン形成工程とにおいては、KrFエキシマレーザーによって波長が248nmである光を前記露光光として照射することによって、前記露光処理を実施する、
請求項1から6のいずれかに記載の半導体デバイスの製造方法。 - 前記第1のレジスト膜成膜工程と前記第2のレジスト膜成膜工程とにおいては、前記第1のレジスト膜と前記第2のレジスト膜との各膜厚が、500nm以上,5000nm以下になるように、前記第1のレジスト膜と前記第2のレジスト膜とのそれぞれを成膜する、
請求項1から6のいずれかに記載の半導体デバイスの製造方法。 - 前記不溶化処理工程にて前記再露光処理と前記加熱処理とを実施する際の不溶化処理条件を設定する不溶化処理条件設定工程
を、さらに有し、
前記不溶化処理工程においては、前記不溶化処理条件設定工程にて設定した不溶化処理条件に基づいて、前記不溶化処理を実施する、
請求項1から6のいずれかに記載の半導体デバイスの製造方法。 - 前記不溶化処理条件設定工程は、
前記第1のレジストパターン形成工程にて形成する前記第1のレジストパターンを基板に形成する第1のレジストパターン形成ステップと、
前記第1のレジストパターン形成ステップにおける露光処理で用いた露光光と同じ波長の光を、前記第1のレジストパターンに照射する再露光処理を、複数の露光量条件で複数回実施する再露光処理ステップと、
前記再露光処理が実施された第1のレジストパターンについて加熱する加熱処理を、複数の加熱温度条件で複数回実施する加熱処理ステップと、
前記複数の加熱温度条件によって加熱処理が実施された複数の第1のレジストパターンのそれぞれについて、前記第2のレジスト膜成膜工程にて用いるフォトレジスト材料に含まれる溶媒で処理するレジスト溶媒処理ステップと、
前記複数の加熱温度条件によって加熱処理が実施された複数の第1のレジストパターンのそれぞれについて、前記第2のレジストパターン形成工程の現像処理にて用いる現像液で処理する現像液処理ステップと
を有し、
前記レジスト溶媒処理ステップと前記現像液処理ステップとが実施された複数の第1のレジストパターンのそれぞれについて不溶化の度合いを観察し、当該観察結果に基づいて、不溶化処理条件を設定する
請求項12に記載の半導体デバイスの製造方法。 - ポジ型のフォトレジスト材料を用いて被処理面上にレジスト膜を成膜するレジスト膜成膜工程と、
前記レジスト膜に露光光を照射する露光処理を実施後に現像処理を実施することによって、レジストパターンを形成するレジストパターン形成工程と、
前記レジストパターンの一部を不溶化する不溶化処理を実施する不溶化処理工程と、
前記レジストパターンにおいて不溶化処理が実施された一部を残し、他の部分を除去するレジストパターン選択除去工程と
を有し、
前記不溶化処理工程では、
前記レジストパターン形成工程での露光処理において照射した露光光と同じ波長の光を、前記レジストパターンの一部に照射する再露光処理を実施する再露光処理ステップと、
前記再露光処理が実施されたレジストパターンについて加熱する加熱処理を実施する加熱処理ステップと
を、順次、実施することによって、前記レジストパターン選択除去工程で用いる溶剤に対して前記レジストパターンの一部が不溶になるように、前記不溶化処理を実施し、
前記レジストパターン選択除去工程においては、前記レジストパターンにて前記再露光処理がされた部分を残し、前記再露光処理がされなかった部分を除去する、
半導体デバイスの製造方法。 - ポジ型のフォトレジスト材料を用いて被処理面上に第1のレジスト膜を成膜する第1のレジスト膜成膜工程と、
前記第1のレジスト膜に露光光を照射する露光処理を実施後に現像処理を実施することによって、第1のレジストパターンを形成する第1のレジストパターン形成工程と、
前記第1のレジストパターンが形成された前記被処理面上に、フォトレジスト材料を用いて第2のレジスト膜を成膜する第2のレジスト膜成膜工程と、
前記第2のレジスト膜に露光光を照射する露光処理を実施後に現像処理を実施することによって、第2のレジストパターンを形成する第2のレジストパターン形成工程と
を具備し、
前記第2のレジスト膜成膜工程の実施前に、前記第2のレジスト膜成膜工程で用いるフォトレジスト材料の溶媒、および、前記第2のレジストパターン形成工程の現像処理にて用いる現像液に対して、前記第1のレジストパターンを不溶化する不溶化処理工程
を、さらに有し、
当該不溶化処理工程では、前記第1のレジストパターン形成工程での露光処理において照射した露光光と同じ波長の光を、前記第1のレジストパターンに照射する再露光処理を実施する再露光処理ステップと、前記再露光処理が実施された第1のレジストパターンについて加熱する加熱処理を実施する加熱処理ステップとを、順次、実施することによって、前記第1のレジストパターンの不溶化処理を実施する、
パターン形成方法。 - ポジ型のフォトレジスト材料を用いて被処理面上にレジスト膜を成膜するレジスト膜成膜工程と、
前記レジスト膜に露光光を照射する露光処理を実施後に現像処理を実施することによって、レジストパターンを形成するレジストパターン形成工程と、
前記レジストパターンの一部を不溶化する不溶化処理を実施する不溶化処理工程と、
前記レジストパターンにおいて不溶化処理が実施された一部を残し、他の部分を除去するレジストパターン選択除去工程と
を有し、
前記不溶化処理工程では、
前記レジストパターン形成工程での露光処理において照射した露光光と同じ波長の光を、前記レジストパターンの一部に照射する再露光処理を実施する再露光処理ステップと、
前記再露光処理が実施されたレジストパターンについて加熱する加熱処理を実施する加熱処理ステップと
を、順次、実施することによって、前記レジストパターン選択除去工程で用いる溶剤に対して前記レジストパターンが不溶になるように、前記不溶化処理を実施し、
前記レジストパターン選択除去工程においては、前記レジストパターンにて前記再露光処理がされた部分を残し、前記再露光処理がされなかった部分を除去する、
パターン形成方法。
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CN2010102197139A CN101944475B (zh) | 2009-07-06 | 2010-06-29 | 制造半导体器件的方法及图案形成方法 |
US12/826,163 US8445183B2 (en) | 2009-07-06 | 2010-06-29 | Method of manufacturing semiconductor device and pattern formation method |
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---|---|---|---|
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Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2015016194A1 (ja) * | 2013-08-02 | 2015-02-05 | 富士フイルム株式会社 | パターン形成方法、感活性光線性又は感放射線性樹脂組成物、レジスト膜、電子デバイスの製造方法、及び電子デバイス |
WO2015191096A1 (en) * | 2014-06-13 | 2015-12-17 | Intel Corporation | Vertical channel transistors fabrication process by selective subtraction of a regular grid |
WO2022270411A1 (ja) * | 2021-06-24 | 2022-12-29 | 東京エレクトロン株式会社 | 基板処理方法及び基板処理システム |
Families Citing this family (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8163466B2 (en) * | 2009-02-17 | 2012-04-24 | International Business Machines Corporation | Method for selectively adjusting local resist pattern dimension with chemical treatment |
US20120282552A1 (en) * | 2011-05-04 | 2012-11-08 | Eynat Matzner | Method for offset imaging |
JP5794241B2 (ja) * | 2013-02-06 | 2015-10-14 | 信越化学工業株式会社 | マイクロ構造体用樹脂構造体の製造方法及びマイクロ構造体の製造方法 |
US9679803B2 (en) * | 2014-01-13 | 2017-06-13 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method for forming different patterns in a semiconductor structure using a single mask |
TWI584061B (zh) * | 2014-08-27 | 2017-05-21 | 羅門哈斯電子材料有限公司 | 多重圖案的形成方法 |
US10288408B2 (en) * | 2016-12-01 | 2019-05-14 | Nanometrics Incorporated | Scanning white-light interferometry system for characterization of patterned semiconductor features |
Citations (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH1064841A (ja) * | 1996-08-14 | 1998-03-06 | Oki Electric Ind Co Ltd | 半導体装置の製造方法 |
JP2000315647A (ja) * | 1999-05-06 | 2000-11-14 | Mitsubishi Electric Corp | レジストパターン形成方法 |
WO2008117693A1 (ja) * | 2007-03-28 | 2008-10-02 | Jsr Corporation | ポジ型感放射線性組成物およびそれを用いたレジストパターン形成方法 |
JP2009063989A (ja) * | 2007-02-16 | 2009-03-26 | Shin Etsu Chem Co Ltd | パターン形成方法並びにこれに用いるレジスト材料 |
JP2009093150A (ja) * | 2007-09-20 | 2009-04-30 | Shin Etsu Chem Co Ltd | パターン形成方法並びにこれに用いるレジスト材料 |
WO2009067354A1 (en) * | 2007-11-19 | 2009-05-28 | International Business Machines Corporation | Photoresist compositions and process for multiple exposures with multiple layer photoresist systems |
JP2009139926A (ja) * | 2007-08-22 | 2009-06-25 | Shin Etsu Chem Co Ltd | パターン形成方法 |
Family Cites Families (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5667940A (en) * | 1994-05-11 | 1997-09-16 | United Microelectronics Corporation | Process for creating high density integrated circuits utilizing double coating photoresist mask |
US7087488B2 (en) * | 2004-07-16 | 2006-08-08 | United Microelectronics Corp. | Method for fabricating a mask ROM |
JP4745121B2 (ja) * | 2006-05-17 | 2011-08-10 | 株式会社東芝 | 半導体装置製造におけるパターン形成方法 |
KR100843236B1 (ko) * | 2007-02-06 | 2008-07-03 | 삼성전자주식회사 | 더블 패터닝 공정을 이용하는 반도체 소자의 미세 패턴형성 방법 |
JP4927678B2 (ja) | 2007-03-13 | 2012-05-09 | パナソニック株式会社 | パターン形成方法 |
JP4871786B2 (ja) | 2007-05-11 | 2012-02-08 | 東京応化工業株式会社 | パターン形成方法 |
US20090011370A1 (en) * | 2007-06-11 | 2009-01-08 | Hiroko Nakamura | Pattern forming method using two layers of resist patterns stacked one on top of the other |
JP5023851B2 (ja) | 2007-07-09 | 2012-09-12 | Jsr株式会社 | パターン形成方法及びそれに用いるパターンコーティング組成物 |
US20090253080A1 (en) * | 2008-04-02 | 2009-10-08 | Dammel Ralph R | Photoresist Image-Forming Process Using Double Patterning |
-
2009
- 2009-07-06 JP JP2009159905A patent/JP5515459B2/ja not_active Expired - Fee Related
-
2010
- 2010-06-29 US US12/826,163 patent/US8445183B2/en not_active Expired - Fee Related
- 2010-06-29 CN CN2010102197139A patent/CN101944475B/zh not_active Expired - Fee Related
Patent Citations (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH1064841A (ja) * | 1996-08-14 | 1998-03-06 | Oki Electric Ind Co Ltd | 半導体装置の製造方法 |
JP2000315647A (ja) * | 1999-05-06 | 2000-11-14 | Mitsubishi Electric Corp | レジストパターン形成方法 |
JP2009063989A (ja) * | 2007-02-16 | 2009-03-26 | Shin Etsu Chem Co Ltd | パターン形成方法並びにこれに用いるレジスト材料 |
WO2008117693A1 (ja) * | 2007-03-28 | 2008-10-02 | Jsr Corporation | ポジ型感放射線性組成物およびそれを用いたレジストパターン形成方法 |
JP2009139926A (ja) * | 2007-08-22 | 2009-06-25 | Shin Etsu Chem Co Ltd | パターン形成方法 |
JP2009093150A (ja) * | 2007-09-20 | 2009-04-30 | Shin Etsu Chem Co Ltd | パターン形成方法並びにこれに用いるレジスト材料 |
WO2009067354A1 (en) * | 2007-11-19 | 2009-05-28 | International Business Machines Corporation | Photoresist compositions and process for multiple exposures with multiple layer photoresist systems |
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2015016194A1 (ja) * | 2013-08-02 | 2015-02-05 | 富士フイルム株式会社 | パターン形成方法、感活性光線性又は感放射線性樹脂組成物、レジスト膜、電子デバイスの製造方法、及び電子デバイス |
JP2015031836A (ja) * | 2013-08-02 | 2015-02-16 | 富士フイルム株式会社 | パターン形成方法、感活性光線性又は感放射線性樹脂組成物、レジスト膜、電子デバイスの製造方法、及び電子デバイス |
WO2015191096A1 (en) * | 2014-06-13 | 2015-12-17 | Intel Corporation | Vertical channel transistors fabrication process by selective subtraction of a regular grid |
US10361090B2 (en) | 2014-06-13 | 2019-07-23 | Intel Corporation | Vertical channel transistors fabrication process by selective subtraction of a regular grid |
WO2022270411A1 (ja) * | 2021-06-24 | 2022-12-29 | 東京エレクトロン株式会社 | 基板処理方法及び基板処理システム |
Also Published As
Publication number | Publication date |
---|---|
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