JP2010239128A - 薄膜トランジスタ及びその作製方法 - Google Patents

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Abstract

【課題】動作初期における劣化が生じにくい薄膜トランジスタとその作製方法を提供する。
【解決手段】少なくとも最表面が窒化シリコン層であるゲート絶縁層と、前記ゲート絶縁層上に設けられた半導体層と、前記半導体層上にバッファ層を有し、該半導体層中のゲート絶縁層との界面近傍における窒素の濃度は、半導体層の他の部分及びバッファ層よりも低い薄膜トランジスタを作製する。このような薄膜トランジスタは、半導体層の形成前にゲート絶縁層を大気雰囲気に曝露し、プラズマ処理を行うことで作製することができる。
【選択図】図６

Description

本発明の一態様は、薄膜トランジスタ及びその作製方法に関する。
近年、絶縁性表面を有する基板（例えば、ガラス基板）上の半導体薄膜（厚さ数ｎｍ〜数百ｎｍ程度）によって構成された、薄膜トランジスタ（ＴＦＴ：Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ。以下、ＴＦＴと呼ぶ。）が注目されている。ＴＦＴは、ＩＣ（Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）及び電気光学装置のような電子デバイスに広く応用されている。特に、液晶表示装置などに代表される、画像表示装置のスイッチング素子として開発が急がれている。液晶表示装置などの画像表示装置では、スイッチング素子として、主に非晶質半導体膜または多結晶半導体膜を用いたＴＦＴが用いられている。
非晶質半導体膜を用いたＴＦＴは、移動度が低い。つまり、電流駆動能力が低い。そのため、非晶質半導体膜を用いたＴＦＴにより保護回路を設けるに際して、十分な静電破壊対策をするにはサイズの大きいＴＦＴを設ける必要があり、狭額縁化を阻害してしまうという問題がある。そして、サイズの大きいＴＦＴを設けることでゲート電極に電気的に接続される走査線と、ソース電極またはドレイン電極に電気的に接続される信号線との間の寄生容量が増大してしまい、消費電力の増大を招くという問題もある。
一方で、多結晶半導体膜を用いたＴＦＴは、非晶質半導体膜を用いたＴＦＴに比べて移動度が２桁以上高く、液晶表示装置の画素部とその周辺の駆動回路を同一基板上に設けることができる。しかしながら、多結晶半導体膜を用いたＴＦＴは、非晶質半導体膜を用いたＴＦＴに比べて、半導体膜の結晶化及び不純物元素の導入（ドーピング）などにより工程が複雑化する。そのため、歩留まりが低く、コストが高いという問題がある。多結晶半導体膜の形成方法としては、例えば、パルス発振のエキシマレーザビームの形状を光学系により線状に加工し、非晶質半導体膜に対して線状のレーザビームを走査させつつ照射して結晶化する技術が広く知られている。
ところで、画像表示装置のスイッチング素子としては、非晶質半導体膜を用いたＴＦＴまたは多結晶半導体膜を用いたＴＦＴの他に、微結晶半導体膜を用いたＴＦＴが知られている（特許文献１を参照）。
特開２００９−０４４１３４号公報
本発明の一態様は、動作初期に生じる劣化を抑制したＴＦＴを提供することを課題とする。
本発明の一態様は、動作初期に生じる劣化を抑制したＴＦＴを、簡略な工程で作製する方法を提供することを課題とする。
本発明の一態様は、窒化シリコン層上に半導体層を形成するＴＦＴの作製方法であって、窒化シリコン層を形成し、該窒化シリコン層上に半導体層を形成する前に、該窒化シリコン層を大気雰囲気に曝露し、好ましくはＨ２ガスプラズマまたはＡｒガスプラズマに窒化シリコン層を曝露し、該窒化シリコン層上に結晶性半導体により半導体層を形成することを特徴とするＴＦＴの作製方法である。ゲート電極は、前記半導体層と重畳して前記窒化シリコン層の下に設ければよく、前記半導体層は、バッファ層に覆われていてもよい。そして、前記半導体層または前記バッファ層に接して不純物半導体層により形成されるソース領域及びドレイン領域が設けられているとよい。なお、ここで、Ａｒはアルゴンを表し、以下、本明細書中において同様とする。
本発明の一態様は、少なくとも最表面が窒化シリコン層であるゲート絶縁層と、該ゲート絶縁層上に設けられた半導体層と、該半導体層上にバッファ層を有するＴＦＴであって、該半導体層中のゲート絶縁層との界面近傍における窒素濃度が、半導体層の他の部分及びバッファ層よりも低いことを特徴とするＴＦＴである。なお、ここで、濃度は、二次イオン質量分析法（以下、ＳＩＭＳ法という。）により決定された値を用いるものとし、以下、本明細書中において同様とする。
なお、本明細書中において、「膜」とは、被形成面の全面に形成されたものをいう。「層」とは、パターニングなどにより、膜が所望の形状に加工されたものをいう。ただし、層と膜は厳密に区別しなくてもよく、特に、複数の膜が積層された積層膜では区別しない場合がある。
本発明の一態様により、動作初期に生じる劣化が抑制されたＴＦＴを得ることができる。
ＴＦＴの作製方法の一例を説明する図。 ＴＦＴの作製方法の一例を説明する図。 ＴＦＴの作製方法の一例を説明する図。 半導体層の一例を説明する図。 プラズマＣＶＤ装置の一例を説明する図。 ＴＦＴの作製方法の一例を説明するタイムチャート。 ゲート絶縁層と半導体層のＳＩＭＳ測定結果を説明する図。 ＴＦＴの電気特性を説明する図。 水素の移動反応を説明する図。 ＴＦＴの作製方法の一例を説明する図。 ＴＦＴの作製方法の一例を説明する図。 多階調マスクの一例を説明する図。 表示装置の一例を説明する図。 液晶表示装置の一例を説明する図。 発光装置の一例を説明する図。 電子機器の一例を説明する図。 電子機器の一例を説明する図。 ＴＦＴの作製方法の一例を説明するための図。
以下では、本発明の実施の形態について図面を用いて詳細に説明する。ただし、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは、当業者であれば容易に理解される。したがって、本発明は、以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、図面を用いて発明の構成を説明するにあたり、同じものを指す符号は異なる図面間でも共通して用いる。なお、同様のものを指す際にはハッチパターンを同じくし、特に符号を付さない場合がある。なお、便宜上、絶縁層は上面図には表さない場合がある。
（実施の形態１）
本実施の形態は、本発明の一態様であるＴＦＴ及びその作製方法について説明する。
なお、本発明の一態様であるＴＦＴは、結晶性半導体を有する。結晶性半導体を有するｎ型ＴＦＴは、結晶性半導体を有するｐ型ＴＦＴよりもキャリアの移動度が高い。そのうえ、同一の基板上に形成するＴＦＴを全て同じ極性に統一すると、工程数を抑えることができる。そのため、ここでは、ｎ型のＴＦＴの作製方法について説明する。ただし、これに限定されない。
まず、基板１００上にゲート電極層１０２を形成する（図１（Ａ）を参照）。基板１００は、バリウムホウケイ酸ガラス、アルミノホウケイ酸ガラス若しくはアルミノシリケートガラスなど、フュージョン法やフロート法で作製される無アルカリガラス基板、セラミック基板の他、本作製工程の処理温度以上の耐熱性を有するプラスチック基板などを用いることができる。または、ステンレス合金などの金属基板の表面に絶縁層が設けられた基板を用いてもよい。すなわち、基板１００としては、絶縁性表面を有する基板を用いる。基板１００がマザーガラスの場合、第１世代（例えば、３２０ｍｍ×４００ｍｍ）〜第１０世代（例えば、２９５０ｍｍ×３４００ｍｍ）などのものを用いればよい。
ゲート電極層１０２は、導電性材料により形成すればよい。導電性材料としては、例えば、Ｍｏ、Ｔｉ、Ｃｒ、Ｔａ、Ｗ、Ａｌ、Ｃｕ、Ｎｄ若しくはＳｃなどの金属材料またはこれらを主成分とする合金材料を用いて形成することができる。または、一導電型を付与する不純物元素を添加した結晶性シリコンを用いてもよい。なお、ゲート電極層１０２は、単層で形成してもよいし、複数の層を積層して形成してもよい。例えば、Ａｌ層またはＣｕ層上にＴｉ層またはＭｏ層が積層された二層の積層構造、またはＡｌ層若しくはＣｕ層をＴｉ層若しくはＭｏ層により挟持した三層の積層構造とすることが好ましい。または、Ｔｉ層に代えて窒化Ｔｉ層を用いてもよい。
なお、ここで、Ｍｏはモリブデン、Ｔｉはチタン、Ｃｒはクロム、Ｔａはタンタル、Ｗはタングステン、Ａｌはアルミニウム、Ｃｕは銅、Ｎｄはネオジム、Ｓｃはスカンジウムを表し、以下、本明細書中において同様とする。
ゲート電極層１０２は、導電性材料を用いてスパッタリング法または真空蒸着法により導電層を基板１００上に形成し、フォトリソグラフィ法またはインクジェット法などによりレジストマスクを形成し、該レジストマスクを用いて導電層をエッチングして形成することができる。または、Ａｇ、Ａｕ若しくはＣｕなどの導電性ナノペーストをインクジェット法により基板１００上に吐出し、焼成することで形成することもできる。なお、ゲート電極層１０２と基板１００との密着性を向上させ、ゲート電極層１０２を構成する材料が下地へと拡散することを防ぐバリアメタルとして、上記の金属材料の窒化物層が基板１００とゲート電極層１０２の間に設けられていてもよい。
なお、ゲート電極層１０２は、テーパー形状とすることが好ましい。ゲート電極層１０２上には、後の工程で半導体層及びソース配線（信号線）を形成するためである。なお、この工程でゲート配線（走査線）も同時に形成することができる。なお、走査線とは、画素を選択する配線をいう。
次に、ゲート電極層１０２を覆ってゲート絶縁層１０４を形成する（図１（Ｂ）を参照）。ゲート絶縁層１０４は、ＣＶＤ法またはスパッタリング法などを用いて、窒化シリコンにより形成することができる。または、窒化酸化シリコン、酸化窒化シリコンまたは酸化シリコンにより形成することができるが、少なくともゲート絶縁層１０４の表面は窒化シリコンにより形成する。ゲート絶縁層１０４は、５０ｎｍ以上、好ましくは５０ｎｍ以上４００ｎｍ以下、より好ましくは１５０ｎｍ以上３００ｎｍ以下の厚さとなるように形成する。ただし、これに限定されない。なお、周波数が高い（例えば１ＧＨｚ以上の）プラズマＣＶＤ装置を用いてゲート絶縁層１０４を形成すると、ゲート絶縁層１０４として緻密な窒化シリコン層を形成することができるため、好ましい。
なお、「窒化酸化シリコン」とは、その組成として、酸素よりも窒素の含有量が多いものであって、好ましくは、ラザフォード後方散乱法（ＲＢＳ：Ｒｕｔｈｅｒｆｏｒｄ Ｂａｃｋｓｃａｔｔｅｒｉｎｇ Ｓｐｅｃｔｒｏｍｅｔｒｙ）及び水素前方散乱法（ＨＦＳ：Ｈｙｄｒｏｇｅｎ Ｆｏｒｗａｒｄ Ｓｃａｔｔｅｒｉｎｇ）を用いて測定した場合に、組成範囲として酸素が５〜３０原子％、窒素が２０〜５５原子％、シリコンが２５〜３５原子％、水素が１０〜３０原子％の範囲で含まれるものをいう。
一方で、「酸化窒化シリコン」とは、その組成として、窒素よりも酸素の含有量が多いものであって、好ましくは、ＲＢＳ及びＨＦＳを用いて測定した場合に、組成範囲として酸素が５０〜７０原子％、窒素が０．５〜１５原子％、シリコンが２５〜３５原子％、水素が０．１〜１０原子％の範囲で含まれるものをいう。
ただし、酸化窒化シリコンまたは窒化酸化シリコンを構成する原子の合計を１００原子％としたとき、窒素、酸素、シリコン及び水素の含有比率が上記の範囲内に含まれるものとする。
次に、ゲート絶縁層１０４上に第１の半導体膜１０６Ａを形成する。ただし、ゲート絶縁層１０４と第１の半導体膜１０６Ａは同一の処理室内にて連続して形成するのではなく、大気雰囲気に曝し、好ましくはプラズマ処理を行うとよい。ゲート絶縁層１０４の表面を大気雰囲気に曝し、プラズマ処理を行うことにより、ゲート絶縁層１０４の表面の窒素濃度を効果的に低減することができる。ここで、大気雰囲気に曝す時間は概ね２秒以上１０分以下、好ましくは１分以上５分以下とし、プラズマ処理には、例えばＡｒガスまたはＨ２ガスを用いることができる。なお、第１の半導体膜１０６Ａ、第２の半導体膜１０８Ａ及び不純物半導体膜１１０Ａについては同一の処理室内にて連続して形成することが好ましい。第１の半導体膜１０６Ａの形成後不純物半導体膜１１０Ａの形成前に、第１の半導体膜１０６Ａまたは第２の半導体膜１０８Ａの表面を大気雰囲気に曝すと、第１の半導体膜１０６Ａまたは第２の半導体膜１０８Ａが酸化または窒化され、第１の半導体膜１０６Ａと第２の半導体膜１０８Ａとの界面、または第２の半導体膜１０８Ａと不純物半導体膜１１０Ａとの界面に酸化シリコン層または窒化シリコン層が形成されてしまいオン電流低下の一因となるためである。
上記したようにゲート絶縁層１０４を大気雰囲気に曝露し、その後プラズマ処理を行うためにはマルチチャンバー方式のプラズマＣＶＤ装置を用いればよい。マルチチャンバー方式のプラズマＣＶＤ装置の構成の概略図の一例を図１８に示す。図１８のマルチチャンバー方式のプラズマＣＶＤ装置は、共通室１９０に、ロード／アンロード室１９１、第１の処理室１９２、第２の処理室１９３、及び第３の処理室１９４が連結されている。なお、共通室１９０、ロード／アンロード室１９１、第１の処理室１９２、第２の処理室１９３及び第３の処理室１９４は排気されており、真空状態（好ましくは高真空）に保持されている。
まず、基板をロード／アンロード室１９１に搬入し、ロード／アンロード室１９１内を排気する。その後、基板は共通室１９０に搬入され、共通室１９０から第１の処理室１９２に搬入される。
第１の処理室１９２ではゲート絶縁層１０４が形成される。
ゲート絶縁層１０４が形成された基板は共通室１９０に搬入され、その後第２の処理室１９３に搬入される。第２の処理室１９３はゲート絶縁層１０４を大気雰囲気に曝露するための処理室である。基板が搬入された第２の処理室１９３は、大気に開放される。第２の処理室１９３においてゲート絶縁層１０４を大気に開放した後に第２の処理室１９３は再び排気される。
ゲート絶縁層１０４が大気雰囲気に曝露された基板は共通室１９０に搬入され、その後第３の処理室１９４に搬入される。第３の処理室１９４はゲート絶縁層１０４に対してプラズマ処理を行うための処理室である。第３の処理室においてゲート絶縁層１０４に対してプラズマ処理を行った基板は共通室１９０に搬出される。
なお、マルチチャンバー方式のプラズマＣＶＤ装置は上記の構成に限定されない。例えば、ロード／アンロード室１９１が第２の処理室１９３を兼ねていてもよい。または、第１の処理室１９２が第３の処理室１９４を兼ねていてもよい。すなわち、ゲート絶縁層１０４に対するプラズマ処理はプラズマＣＶＤ装置により行ってもよい。
本実施の形態において、半導体層は第１の半導体膜１０６Ａ上に第２の半導体膜１０８Ａが設けられた積層構造を有し、第１の半導体膜１０６Ａは第２の半導体膜１０８Ａと比較して移動度が高い半導体層により設けられるとよい。なお、第１の半導体膜１０６Ａから形成される第１の半導体層１０６はチャネル形成領域として機能し、第２の半導体膜１０８Ａから形成される第２の半導体層１０８Ｂはバッファ層として機能する。第１の半導体膜１０６Ａにおいて、結晶性半導体により構成される結晶粒は、非晶質構造を含む半導体層中に離散して存在する（図４を参照）。
第１の半導体膜１０６Ａは、第１の領域１３１と第２の領域１３２を有する（図４を参照）。第１の領域１３１は、非晶質構造を含み、微小結晶粒１３４を有する。第２の領域１３２は、離散的に存在する複数の結晶粒１３３と、微小結晶粒１３４と、複数の結晶粒１３３及び微小結晶粒１３４の間を充填する非晶質構造と、を有する。第１の領域１３１は、ゲート絶縁層１０４上に接して、ゲート絶縁層１０４との界面から厚さｔ１となる位置まで存在する。第２の領域１３２は、第１の領域１３１上に接して、第１の領域１３１との界面から厚さｔ２となる位置まで存在する。すなわち、結晶粒１３３の核生成位置（起点）は、ゲート絶縁層１０４との界面からｔ１の位置となるよう第１の半導体膜１０６Ａの厚さ方向において調整されている。結晶粒１３３の核生成位置は、第１の半導体膜１０６Ａに含まれる結晶核の生成を抑制する不純物元素の濃度により決定される。結晶核の生成を抑制する不純物元素として、例えば窒素が挙げられる。ここでは、この窒素は、ゲート絶縁層１０４から供給される。
そして、結晶粒１３３の形状は、逆錐形である。ここで、逆錐形とは、（ｉ）多数の平面から構成される面と、（ｉｉ）前記面の外周と前記面の外に存在する頂点とを結ぶ線によって作られる立体的形状であって、該頂点が基板１００側に存在するものをいう。換言すると、ゲート絶縁層１０４と第１の半導体膜１０６Ａとの界面から離れた位置から、第１の半導体膜１０６Ａが堆積される方向に向けて、（好ましくはソース領域及びドレイン領域に達しない領域内において）略放射状に成長した形状である。離散的に形成された結晶核のそれぞれが、第１の半導体膜１０６Ａの形成と共に結晶の方位に沿って成長することで、結晶粒１３３は、結晶核を起点として結晶の成長方向と垂直な面の面内方向に拡がりつつ成長する。このような結晶粒を有することで、非晶質半導体よりもオン電流を高くすることができる。なお、結晶粒１３３内には単結晶または双晶を含む。
上記説明したように、結晶粒は離散的に存在する。結晶粒を離散的に存在させるためには、結晶の核生成密度を調整すればよい。
なお、上記したように結晶核の生成を抑制する不純物元素が高濃度（ＳＩＭＳ法によって計測される濃度が概ね１×１０２０／ｃｍ３以上）に存在すると、結晶成長も抑制される。
なお、ここで説明した第１の半導体膜１０６Ａの形態は一例であって、これに限定されるものではない。
第１の半導体膜１０６Ａの第１の領域１３１は、非晶質構造を含み、微小結晶粒１３４を有する。更には、第１の領域１３１は、従来の非晶質半導体と比較して、ＣＰＭ（Ｃｏｎｓｔａｎｔ Ｐｈｏｔｏｃｕｒｒｅｎｔ Ｍｅｔｈｏｄ。以下、ＣＰＭと呼ぶ。）やフォトルミネッセンス分光測定で測定されるＵｒｂａｃｈ端のエネルギーが小さく、欠陥吸収スペクトル量が少ない。これらのことから、従来の非晶質半導体と比較して、欠陥が少なく、価電子帯のバンド端における準位のテール（裾）の傾きが急峻である秩序性の高い半導体膜であるといえる。なお、第１の半導体膜１０６Ａの第１の領域１３１における低温フォトルミネッセンス分光によるスペクトルのピーク領域は、１．３１ｅＶ以上１．３９ｅＶ以下である。なお、微結晶半導体（例えば微結晶シリコン）における低温フォトルミネッセンス分光によるスペクトルのピーク領域は、０．９８ｅＶ以上１．０２ｅＶ以下である。
ここで、第２の半導体膜１０８Ａは高抵抗領域として機能するため、ＴＦＴのオフ電流を低減し、スイッチング特性を向上させることができる。スイッチング特性の高いＴＦＴを、例えば液晶表示装置のスイッチング素子として用いると、液晶表示装置のコントラストを向上させることができる。なお、第２の半導体膜１０８ＡはＮＨ基またはＮＨ２基を含むことが好ましい。第２の半導体膜１０８ＡにＮＨ基を含ませることでダングリングボンドを架橋することができ、またはＮＨ２基を含ませることでダングリングボンドを終端することができるため、オフ電流を抑制しつつオン電流を向上させることができる。なお、第２の半導体膜１０８ＡにＮＨ基またはＮＨ２基を含ませるためには、形成に用いるガス中にＮＨ３（アンモニア）ガスを含ませればよい。
第２の半導体膜１０８Ａは、好ましくは、非晶質構造を含み、微小結晶粒を有する。すなわち、第１の半導体膜１０６Ａが有する第１の領域１３１と同質のものであるといえる。第２の半導体膜１０８Ａは、従来の非晶質半導体と比較して、ＣＰＭやフォトルミネッセンス分光測定で測定されるＵｒｂａｃｈ端のエネルギーが小さく、欠陥吸収スペクトル量が少ない。すなわち、従来の非晶質半導体と比較して欠陥が少なく、価電子帯のバンド端（移動度端）における準位のテイル（裾）の傾きが急峻である秩序性の高い半導体膜であるといえる。このような半導体膜は、結晶性半導体膜の形成と同様の条件を用い、且つ原料ガスに窒素を含ませることで形成することができる。
ただし、第２の半導体膜１０８Ａは、上記説明に限定されず、非晶質半導体により形成してもよい。すなわち、第２の半導体膜１０８Ａは、少なくとも第１の半導体膜１０６Ａよりもキャリア移動度の低い半導体材料により設ければよい。または、第２の半導体膜１０８Ａを非晶質半導体により形成する場合であっても、これにＮＨ基またはＮＨ２基を含ませてもよい。
ＴＦＴのチャネル形成領域として機能する第１の半導体膜１０６Ａには、形成と同時に、または形成した後にｐ型を付与する不純物元素を添加して閾値電圧Ｖｔｈを調整してもよい。ｐ型を付与する不純物元素としては、例えばボロンが挙げられ、Ｂ２Ｈ６、ＢＦ３などの不純物元素を含む気体を１ｐｐｍ〜１０００ｐｐｍ、好ましくは１〜１００ｐｐｍの割合で水素化シリコンに含ませることで形成することができる。そして、第１の半導体膜１０６Ａにおけるボロンの濃度は、例えば１×１０１４〜６×１０１６／ｃｍ３とするとよい。
なお、第１の半導体膜１０６Ａは、２ｎｍ以上６０ｎｍ以下、好ましくは１０ｎｍ以上３０ｎｍ以下の厚さで形成するとよい。第１の半導体膜１０６Ａの厚さを２ｎｍ以上６０ｎｍ以下とすることで、ＴＦＴを完全空乏型として動作させることも可能である。なお、第２の半導体膜１０８Ａは、１０ｎｍ以上５００ｎｍ以下の厚さで形成するとよい。これらの厚さは、例えば、ＳｉＨ４（シラン）の流量と形成時間により調整することができる。
なお、第２の半導体膜１０８Ａには、リンやボロンなどの一導電型を付与する不純物元素が含まれないことが好ましい。または、第２の半導体膜１０８Ａにリンやボロンなどが含まれる場合であっても、リンやボロンなどの濃度がＳＩＭＳ法における検出下限以下となるように調整するとよい。例えば、第１の半導体膜１０６Ａにボロンを含み、且つ第２の半導体膜１０８Ａにリンを含む場合には、第１の半導体膜１０６Ａと第２の半導体膜１０８Ａの間にＰＮ接合が形成されてしまう。または、第２の半導体膜１０８Ａにボロンを含み、且つ不純物半導体膜１１０Ａにリンを含む場合には、第２の半導体膜１０８Ａと、不純物半導体膜１１０Ａとの間にＰＮ接合が形成されてしまう。または、第２の半導体膜１０８Ａに、ボロンとリンの双方が含まれると再結合中心を生じ、リーク電流を生じさせる一因となる。従って、不純物半導体膜１１０Ａと、第１の半導体膜１０６Ａとの間に、リンまたはボロンなどの不純物元素を含まない第２の半導体膜１０８Ａを有することで、チャネル形成領域となる第１の半導体膜１０６Ａへの不純物元素の侵入を防止することができる。
不純物半導体膜１１０Ａから形成されるソース領域及びドレイン領域１１０は、第２の半導体層１０８とソース電極及びドレイン電極層１１２をオーミック接触させるために設けられる。このような不純物半導体膜１１０Ａは、原料ガスに一導電型を付与する不純物元素を含ませることで形成することができる。導電型がｎ型のＴＦＴを形成する場合には、例えば不純物元素としてリンを添加すればよく、水素化シリコンにＰＨ３などのｎ型の導電型を付与する不純物元素を含む気体を加えて形成することができる。導電型がｐ型のＴＦＴを形成する場合には、例えば不純物元素としてボロンを添加すればよく、水素化シリコンにＢ２Ｈ６などのｐ型の導電型を付与する不純物元素を含む気体を加えて形成することができる。なお、ソース領域及びドレイン領域１１０となる不純物半導体膜１１０Ａの結晶性は特に限定されず、結晶性半導体であってもよいし、非晶質半導体であってもよいが、結晶性半導体により形成することが好ましい。ソース領域及びドレイン領域１１０を結晶性半導体により形成することで、オン電流が大きくなるからである。従って、第１の半導体膜１０６Ａと同様の条件により形成すればよい。なお、不純物半導体膜１１０Ａは２ｎｍ以上６０ｎｍ以下の厚さで形成するとよい。
ここで、第１の半導体膜１０６Ａからソース領域及びドレイン領域１１０となる不純物半導体膜１１０Ａまでの形成について、形成に用いるプラズマＣＶＤ装置の概略図（図５を参照）とタイムチャートを参照しつつ説明する。
図５に示すプラズマＣＶＤ装置１６１は、ガス供給手段１５０及び排気手段１５１に接続されており、処理室１４１と、ステージ１４２と、ガス供給部１４３と、シャワープレート１４４と、排気口１４５と、上部電極１４６と、下部電極１４７と、交流電源１４８と、温度制御部１４９と、を具備する。
処理室１４１は剛性のある素材で形成されており、内部を真空排気できるように構成されている。処理室１４１には、上部電極１４６と下部電極１４７が備えられている。なお、図５では、容量結合型（平行平板型）の構成を示しているが、異なる二以上の高周波電力を印加して処理室１４１の内部にプラズマを生成できるものであれば、誘導結合型など他の構成を適用してもよい。
図５に示すプラズマＣＶＤ装置により処理を行う際には、所定のガスをガス供給部１４３から導入する。導入されたガスは、シャワープレート１４４を通って、処理室１４１に導入される。上部電極１４６と下部電極１４７に接続された交流電源１４８により、高周波電力が供給されることで処理室１４１内のガスが励起され、プラズマが生成される。なお、真空ポンプに接続された排気口１４５により、処理室１４１内のガスが排気されており、温度制御部１４９により、被処理物を加熱しながらプラズマ処理することができる。
ガス供給手段１５０は、反応ガスが充填されるシリンダ１５２、圧力調整弁１５３、ストップバルブ１５４、マスフローコントローラ１５５などで構成されている。処理室１４１内において、上部電極１４６と基板１００との間にはシャワープレートを有する。シャワープレートは板状に加工され、複数の細孔が設けられている。ガス供給部１４３から導入された反応ガスは、上部電極１４６の内部の中空構造を経て、シャワープレートの細孔から処理室１４１内に導入される。
処理室１４１に接続される排気手段１５１には、真空排気する機能と、反応ガスを流す際に処理室１４１内を所定の圧力に保持するように制御する機能が含まれている。排気手段１５１の構成としては、バタフライバルブ１５６、コンダクタンスバルブ１５７、ターボ分子ポンプ１５８、ドライポンプ１５９などが含まれる。バタフライバルブ１５６とコンダクタンスバルブ１５７を並列に配置する場合には、バタフライバルブ１５６を閉じてコンダクタンスバルブ１５７を動作させることで、反応ガスの排気速度を制御して処理室１４１の圧力を所定の範囲に保つことができる。そして、コンダクタンスの大きいバタフライバルブ１５６を開くことで処理室１４１内の排気速度を高めることができる。
なお、処理室１４１を１０−５Ｐａよりも低い圧力まで超高真空排気する場合には、クライオポンプ１６０を併用することが好ましい。その他、超高真空まで排気する場合には、処理室１４１の内壁を鏡面加工し、内壁からのガス放出を低減するためにベーキング用のヒータが設けられていてもよい。
なお、図５に示すように、処理室１４１の内壁全体を覆って膜が形成（被着）されるようにプレコート処理を行うと、処理室１４１の内壁に付着した不純物元素、または処理室１４１の内壁を構成する不純物元素の素子への侵入を防止することができる。
なお、ここで発生させるプラズマは、例えばＲＦ（１３．５６ＭＨｚ、２７ＭＨｚ）プラズマ、ＶＨＦプラズマ（３０ＭＨｚ〜３００ＭＨｚ）、マイクロ波（２．４５ＧＨｚ）プラズマを用いることができる。また、プラズマの生成に際して、放電はパルス放電とすることが好ましい。
なお、プラズマＣＶＤ装置には予備室が連結されていてもよい。膜の形成前に予備室で基板を加熱しておくと、各処理室において膜が形成されるまでの加熱時間を短縮することが可能であり、スループットを向上させることができる。
なお、プラズマＣＶＤ装置としてマルチチャンバーのプラズマＣＶＤ装置を用いると、各処理室で一種類または組成の類似する複数種の膜を形成することが可能である。そのため、既に形成した膜の残留物及び大気中に浮遊する不純物元素によって界面が汚染されることなく、積層膜を形成することができる。
なお、プラズマＣＶＤ装置の処理室１４１の内部をフッ素ラジカルでクリーニングするとよい。なお、膜の形成前に処理室１４１内に保護膜を形成することが好ましい。上記説明した工程では、ゲート絶縁層１０４となる膜を形成することで、処理室内壁に保護膜（窒化シリコン膜）を形成することができる。
次に、図６に示すタイムチャートを参照しつつ、ゲート絶縁層１０４となる膜から不純物半導体膜までを形成する工程について説明する。
まず、ゲート電極層１０２が設けられた基板１００をプラズマＣＶＤ装置の処理室１４１内にて加熱し、窒化シリコン膜の形成に用いる材料ガスを処理室１４１内に導入する（図６の予備処理１７０）。ここでは、一例として、ＳｉＨ４ガスの流量を４０ｓｃｃｍ、Ｈ２ガスの流量を５００ｓｃｃｍ、Ｎ２ガスの流量を５５０ｓｃｃｍ、ＮＨ３ガスの流量を１４０ｓｃｃｍとして材料ガスを導入して安定させ、処理室１４１内の圧力を１００Ｐａ、基板の温度を２８０℃とし、ＲＦ電源周波数１３．５６ＭＨｚ、電力３７０Ｗのプラズマ放電を行うことで、約３００ｎｍの窒化シリコン膜を形成する。その後、ＳｉＨ４ガスの導入のみを停止して数秒後（ここでは５秒後）にプラズマの放電を停止させる（図６の窒化シリコン膜形成１７１）。なお、Ｎ２ガス及びＮＨ３ガスはいずれか一方を用いればよく、これらを混合して用いる場合には流量を適宜調整するとよい。または、Ｈ２ガスは、不要な場合には導入しなくてもよい。その後、基板を処理室１４１から搬出して窒化シリコン膜の表面を大気雰囲気に曝す（図６の大気曝露１７２）。大気雰囲気に曝した後に基板を処理室１４１に再度搬入する。
次に、窒化シリコン膜の形成に用いた材料ガスを処理室１４１から排気し、プラズマ処理に用いる材料ガスを処理室１４１内に導入する（図６のガス置換１７３）。その後、窒化シリコン膜の表面に対してプラズマ処理を行う（図６のプラズマ処理１７４）。ここで、プラズマ処理は、一例として、Ａｒガスの流量を１５００ｓｃｃｍ、Ｈ２ガスの流量を１５００ｓｃｃｍとしてこれらのガスを導入して安定させ、処理室１４１内の圧力を２８０Ｐａ、基板の温度を２８０℃とし、ＲＦ電源周波数１３．５６ＭＨｚ、電力３７０Ｗのプラズマ放電により行う。
なお、ここでは窒化シリコン膜の表面を大気雰囲気に曝してから処理室１４１内のガスを置換したが、これに限定されない。窒化シリコン膜の表面を大気雰囲気に曝した後にプラズマ処理を行うのであれば、例えば、処理室１４１内のガスを置換した後に基板を処理室１４１から搬出してもよい。
次に、プラズマ処理に用いたガスを排気し、半導体膜の形成に用いる材料ガスを処理室１４１内に導入する（図６のガス置換１７５）。
次に、本実施の形態では、窒化シリコン膜上の全面にシリコン膜を形成する。まず、シリコン膜の形成に用いる材料ガスを処理室１４１内に導入する。ここでは、一例として、ＳｉＨ４ガスの流量を１０ｓｃｃｍ、Ｈ２ガスの流量を１５００ｓｃｃｍ、Ａｒガスの流量を１５００ｓｃｃｍとして材料ガスを導入して安定させ、処理室１４１内の圧力を２８０Ｐａ、基板の温度を２８０℃とし、ＲＦ電源周波数１３．５６ＭＨｚ、電力５０Ｗのプラズマ放電を行うことで、第１の半導体膜１０６Ａとしてシリコン膜を形成する。その後、上記した窒化シリコン膜などの形成と同様に、ＳｉＨ４ガスの導入のみを停止し、その数秒後（ここでは５秒後）にプラズマの放電を停止させる（図６のシリコン膜形成１７６）。その後、これらのガスを排気し、第２の半導体膜１０８Ａの形成に用いるガスを導入する（図６のガス置換１７７）。なお、これに限定されず、必要のない場合には、ガス置換は必ずしも行わなくてもよい。
上記の例において、シリコン膜の形成に用いられる材料ガスでは、ＳｉＨ４ガスの流量に対するＨ２ガスの流量を１５０倍としているため、シリコンは徐々に堆積される。本実施の形態のゲート絶縁層１０４において、少なくとも半導体層に接する最上層には窒化シリコンを有するため、ゲート絶縁層１０４の表面には多量の窒素が存在する。上記したように、窒素はシリコンの結晶核の生成を抑制する。そのため、膜の形成の初期段階ではシリコンの結晶核が生成しにくい。シリコン膜の形成の初期段階で形成されるこの層が、図４に示す第１の領域１３１となる。第１の半導体膜１０６Ａとなる半導体膜は一定の条件で形成するため、第１の領域１３１と第２の領域１３２は同じ成膜条件により形成される。第１の半導体膜１０６Ａの形成は窒素濃度を低下させつつ進み、窒素濃度が一定の値以下となると、結晶核が生成される。その後、その結晶核が成長し、結晶粒１３３が形成される。
次に、第１の半導体膜１０６Ａ上の全面に第２の半導体膜１０８Ａを形成する。第２の半導体膜１０８Ａは、後の工程で加工されて第２の半導体層１０８となるものである。まず、第２の半導体膜１０８Ａの形成に用いる材料ガスを処理室１４１内に導入する。ここでは、一例として、ＳｉＨ４ガスの流量を２０ｓｃｃｍ、Ｈ２ガスの流量を１４７５ｓｃｃｍ、Ｈ２ガスにより１０００ｐｐｍまで希釈したＮＨ３ガスの流量を２５ｓｃｃｍとした材料ガスを導入して安定させ、処理室１４１内の圧力を２８０Ｐａ、基板の温度を２８０℃とし、ＲＦ電源周波数１３．５６ＭＨｚ、電力５０Ｗのプラズマ放電を行うことで、第２の半導体膜１０８Ａをシリコンにより形成する。その後、上記した窒化シリコン膜などの形成と同様に、ＳｉＨ４ガスの導入のみを停止し、その数秒後（ここでは５秒後）にプラズマの放電を停止させる（図６のバッファ膜形成１７８）。処理室１４１内にＮＨ３ガスを導入することで結晶核の生成を抑制し、結晶が含まれる割合が小さいバッファ膜を形成することができるため、オフ電流を小さくすることができる。その後、これらのガスを排気し、ドナーとなる不純物元素を含む不純物半導体膜１１０Ａの形成に用いるガスを導入する（図６のガス置換１７９）。
次に、第２の半導体膜１０８Ａ上の全面にドナーとなる不純物元素を含む不純物半導体膜１１０Ａを形成する。ドナーとなる不純物元素を含む不純物半導体膜１１０Ａは、後の工程で加工されて、ソース領域及びドレイン領域１１０となるものである。まず、ドナーとなる不純物元素を含む不純物半導体膜１１０Ａの形成に用いる材料ガスを処理室１４１内に導入する。ここでは、一例として、ＳｉＨ４ガスの流量を１００ｓｃｃｍ、ＰＨ３（フォスフィン）ガスの流量をＨ２ガスにより０．５ｖｏｌ％まで希釈した混合ガスの流量を１７０ｓｃｃｍとして材料ガスを導入して安定させ、処理室１４１内の圧力を１７０Ｐａ、基板の温度を２８０℃とし、ＲＦ電源周波数１３．５６ＭＨｚ、電力６０Ｗのプラズマ放電を行うことで、ドナーとなる不純物元素を含む不純物半導体膜１１０Ａを形成する。その後、上記した窒化シリコン膜などの形成と同様に、ＳｉＨ４ガスの導入のみを停止し、その数秒後（ここでは５秒後）にプラズマの放電を停止させる（図６の不純物半導体膜形成１８０）。その後、これらのガスを排気する（図６の排気１８１）。なお、ここでドナーとなる不純物元素を含む不純物半導体膜の形成に用いるＳｉＨ４ガスとＨ２ガスの流量比を第１の半導体膜１０６Ａと同程度とすると、ドナーとなる不純物元素を含む結晶性半導体膜を形成することができ、好ましい。
このように、ゲート絶縁層１０４から不純物半導体膜１１０Ａまでを形成することができる（図１（Ｃ）を参照）。
ここで、上記条件により形成した第１の半導体膜１０６Ａに対してＳＩＭＳ法を用いて測定を行った結果について説明する。
図７の実線は、上記説明したように（すなわち、大気曝露及びプラズマ処理の双方を行って）形成した窒化シリコン膜上に第１の半導体膜１０６Ａを形成し、このサンプルをＳＩＭＳ法により分析して得られた窒素濃度を表している。
図７中の点線は、窒化シリコン膜の「大気雰囲気への曝露」及び「プラズマ処理」のいずれか一方または双方の処理を行わずしてサンプルを作製し、このサンプルを用いてＳＩＭＳ法により分析して得られた窒素濃度を表している。
図７によると、上記説明したように窒化シリコン膜から第１の半導体膜１０６Ａまでを形成する（すなわち、窒化シリコン膜に対して大気曝露及び（好ましくは）プラズマ処理の双方を行う）ことで、窒化シリコン膜と第１の半導体膜１０６Ａの界面近傍における第１の半導体膜１０６Ａ中の窒素濃度を低く抑えることができることがわかる。この界面近傍の領域は界面から３ｎｍ以上１００ｎｍ以下の領域に存在すればよく、好ましくは５ｎｍ以上５０ｎｍ以下、更に好ましくは５ｎｍ以上３０ｎｍ以下の領域に存在すればよい。なお、この領域における窒素濃度は低ければ低いほどよく、好ましくは１×１０１９／ｃｍ３未満、更に好ましくは１×１０１８／ｃｍ３未満であればよい。
次に、不純物半導体膜１１０Ａ上にレジストマスク１２０を形成する（図２（Ａ）を参照）。レジストマスク１２０は、フォトリソグラフィ法により形成することができる。または、インクジェット法などにより形成してもよい。
次に、レジストマスク１２０を用いて第１の半導体膜１０６Ａ、第２の半導体膜１０８Ａ及び不純物半導体膜１１０Ａをエッチングにより加工する。この処理により、第１の半導体膜１０６Ａ、第２の半導体膜１０８Ａ及び不純物半導体膜１１０Ａを素子毎に分離して、第１の半導体層１０６、第２の半導体層１０８Ｂ及び不純物半導体層１１０Ｂを有する積層体１２２が形成される（図２（Ｂ）を参照）。その後、レジストマスク１２０を除去する。
なお、このエッチング処理では、第１の半導体層１０６、第２の半導体層１０８Ｂ及び不純物半導体層１１０Ｂを有する積層体１２２がテーパー形状となるようにエッチングを行うことが好ましい。テーパー角は３０°以上９０°以下、好ましくは４０°以上８０°以下とする。側面をテーパー形状とすることで、後の工程でこれらの上に形成される層（例えば、配線層）の被覆性を向上させることもできる。従って、段差に起因する配線切れなどを防止することができる。
次に、不純物半導体層１１０Ｂ及びゲート絶縁層１０４上に導電膜１１２Ａを形成する（図２（Ｃ）を参照）。導電膜１１２Ａは後に加工されてソース電極及びドレイン電極層１１２を形成するものであり、導電性材料であれば特に限定されない。導電性材料として、例えば、Ｍｏ、Ｔｉ、Ｃｒ、Ｔａ、Ｗ、Ａｌ、Ｃｕ、Ｎｄ若しくはＳｃなどの金属材料またはこれらを主成分とする合金材料を用いることができる。または、一導電型を付与する不純物元素を添加した結晶性シリコンを用いてもよい。また、単層で形成してもよいし、積層で形成してもよい。例えば、Ａｌ層若しくはＣｕ層上にＴｉ層若しくはＭｏ層が積層された二層の積層構造、またはＡｌ層若しくはＣｕ層をＴｉ層若しくはＭｏ層により挟持した三層の積層構造とすることが好ましい。または、Ｔｉ層に代えて窒化Ｔｉ層を用いてもよい。
導電膜１１２Ａは、スパッタリング法または真空蒸着法などを用いて形成する。または、導電膜１１２Ａは、Ａｇ、ＡｕまたはＣｕなどの導電性ナノペーストを用いてスクリーン印刷法またはインクジェット法などを用いて吐出し、焼成することで形成してもよい。
次に、導電膜１１２Ａ上にレジストマスク１２４を形成する（図２（Ｃ）を参照）。レジストマスク１２４は、レジストマスク１２０と同様にフォトリソグラフィ法またはインクジェット法により形成する。
次に、レジストマスク１２４を用いて導電膜１１２Ａをエッチングにより加工し、ソース電極及びドレイン電極層１１２を形成する（図３（Ａ）を参照）。エッチングにはウエットエッチングを用いることが好ましい。ウエットエッチングにより、レジストマスク１２４から露出された部分の導電膜１１２Ａ（すなわち、レジストマスク１２４と重畳していない導電膜１１２Ａ）が等方的にエッチングされる。このソース電極及びドレイン電極層１１２は、ＴＦＴのソース電極及びドレイン電極のみならず、信号線も構成する。
次に、レジストマスク１２４を有する状態で、不純物半導体層１１０Ｂ及び第２の半導体層１０８Ｂをエッチングしてソース領域及びドレイン領域１１０とバックチャネル部を形成する（図３（Ａ）を参照）。第２の半導体層１０８Ｂは一部を残してエッチングされ、バックチャネル部を有する第２の半導体層１０８が形成される。
ここで、エッチングは酸素を含んだガスによるドライエッチングを行うとよい。酸素を含んだガスを用いることで、レジストマスクを後退させつつ不純物半導体層１１０Ｂと第２の半導体層１０８Ｂをエッチングすることができ、ソース領域及びドレイン領域１１０の側面と第２の半導体層１０８の側面を、テーパーを有する形状にすることができる。エッチングガスとしては、例えば、ＣＦ４ガスにＯ２ガスを含ませたエッチングガスまたは塩素ガスにＯ２ガスを含ませたものを用いるとよい。ソース領域及びドレイン領域１１０の側面と第２の半導体層１０８の側面を、テーパーを有する形状にすることで電界の集中を防ぎ、オフ電流を低減させることができる。一例として、ＣＦ４ガスとＯ２ガスの流量比を４５：５５（ｓｃｃｍ）とし、チャンバー内の圧力を２．５Ｐａ、チャンバー側壁の温度を７０℃にして、コイル型の電極を用いてＲＦ電源周波数１３．５６ＭＨｚ、電力５００Ｗのプラズマ放電を行えばよい。このとき、基板側にはＲＦ電源周波数１３．５６ＭＨｚ、２００Ｗの電力を投入し、実質的にマイナスのバイアスパワーを加え、自己バイアス電圧を生成することでエッチングを行うことができる。
第２の半導体層１０８は、エッチングにより凹部（バックチャネル部）が設けられているが、凹部と重畳する第２の半導体層１０８の少なくとも一部が残存する厚さとすることが好ましい。すなわち、バックチャネル部において、第１の半導体層１０６が露出されないことが好ましい。ソース領域及びドレイン領域１１０と重畳する部分の第２の半導体層１０８の厚さは概ね８０ｎｍ以上５００ｎｍ以下であり、好ましくは１５０ｎｍ以上４００ｎｍ以下であり、更に好ましくは２００ｎｍ以上３００ｎｍ以下である。上記のように、第２の半導体層１０８を十分に厚くすることで、第１の半導体層１０６への不純物元素の混入などを防止することができる。このように、第２の半導体層１０８は、第１の半導体層１０６の保護層としても機能する。
次に、レジストマスク１２４を除去する（図３（Ａ）を参照）。
なお、ソース領域とドレイン領域の間の第２の半導体層１０８上（すなわち、バックチャネル部）にはエッチング工程により生じた副生成物、レジストマスクの残渣、及びレジストマスクの除去に用いる装置内の汚染源となりうる物質、剥離液の成分物質などが付着または堆積することなどがオフ電流増大の一因となっている。そのため、これらの除去を目的として、低ダメージ条件、好ましくは無バイアスのドライエッチングを行ってもよい。または、バックチャネル部に対してプラズマ処理を行ってもよいし、洗浄を行ってもよい。または、これらの工程を組み合わせてもよい。
以上の工程により、ＴＦＴを作製することができる。
以上のように作製したＴＦＴのドレイン電圧を一定として、ゲート電圧を−２０Ｖ〜＋２０Ｖまで変化させてドレイン電流の変化を１０回測定した。この結果を図８に示す。
なお、ここで、ドレイン電圧とは、ソースの電位を基準としたドレイン電位との電位差をいう。
図８（Ａ）は、ゲート絶縁層１０４の表面を大気雰囲気に曝すことなく、且つゲート絶縁層１０４の表面に対するプラズマ処理を行うことなく、第１の半導体膜１０６Ａを２０ｎｍ、第２の半導体膜１０８Ａのソース領域及びドレイン領域１１０と重畳する部分を８０ｎｍ、不純物半導体膜１１０Ａを５０ｎｍの厚さで形成し、その後加工を行って作製したＴＦＴについてのゲート電圧に対するドレイン電流の測定結果を示す。
図８（Ｂ）は、ゲート絶縁層１０４の表面を大気雰囲気に曝して、且つゲート絶縁層１０４の表面に対するプラズマ処理を行った後に、第１の半導体膜１０６Ａ（微結晶半導体膜）を５ｎｍ、第２の半導体膜１０８Ａを１５５ｎｍ、不純物半導体膜１１０Ａを５０ｎｍの厚さで形成し、その後加工を行って作製したＴＦＴについてのゲート電圧に対するドレイン電流の測定結果を示す。
図８（Ａ）と図８（Ｂ）を比較すると、図８（Ａ）では、１回目の測定から１０回目の測定まででプラス側に１．４１Ｖだけ電圧がシフトしているのに対して、図８（Ｂ）では、０．４０Ｖだけ電圧がシフトしている。従って、図８（Ｂ）では、電圧のシフトが小さく、ＴＦＴの動作初期における劣化が抑制されていることがわかる。（マイナスのゲート電圧を印加するときにＶｔｈのプラスシフトが起こっている）
ここで、図８（Ａ）の結果が得られたＴＦＴにおいて、動作初期に劣化が生じる原因について以下に考察する。ここで、図８（Ａ）の結果が得られたＴＦＴをトランジスタＡ、図８（Ｂ）の結果が得られたＴＦＴをトランジスタＢとする。
トランジスタＡとトランジスタＢの大きな違いは、ゲート絶縁層１０４の形成後、第１の半導体層１０６となる第１の半導体膜１０６Ａの形成前に、ゲート絶縁層１０４を大気雰囲気に曝し、且つプラズマ処理を行っていることである。大気雰囲気に曝し、且つプラズマ処理を行うことで、ゲート絶縁層１０４の表面に存在する窒素が減り、第１の半導体層１０６中に含まれる窒素濃度が低減されているためであると考えられる。なお、ここで、プラズマ処理を行うことが好ましいが、プラズマ処理は必ずしも行わなくてもよい。
トランジスタＡでは、マイナスのゲート電圧を印加した場合に閾値電圧が特に大きくシフトする傾向がある。マイナスのゲート電圧を印加した場合には、ゲート絶縁層近傍の第１の半導体層に正孔が誘起される。
ここで、ゲート絶縁層１０４と第１の半導体層１０６の界面近傍にＮＨ基が存在する場合に、Ｈ原子がどのように移動反応するかについて、図９に示す次の４つの反応モデルで計算を行った。図９（Ａ）は、Ｓｉ原子から脱離したＨ原子が無限遠に離れる反応モデルを示し、図９（Ｂ）は、脱離したＨ原子が別のＨ原子と結合し、水素分子（Ｈ２）として脱離する反応モデルを示し、図９（Ｃ）は、脱離したＨ原子がＳｉ原子と結合し、Ｓｉ間の結合に挿入される反応モデルを示し、図９（Ｄ）は、脱離したＨ原子がＮ原子と結合し、ＮＨ２基を形成する反応モデルを示す。計算結果を下記の表１に示す。
Figure 2010239128
図９（Ａ）〜（Ｃ）にモデルを示す反応はＨ原子の脱離にＮ原子が関与しない反応（Ｎ原子を無視できる反応）であり、図９（Ｄ）にモデルを示す反応はＨ原子の脱離にＮ原子が関与する反応である。従って、シリコン層中にＮＨ基が存在しないときには図９（Ａ）〜（Ｃ）のいずれかの反応が生じうる。そして、シリコン層中にＮＨ基が存在するときには図９（Ｄ）の反応が生じうる。
図９（Ｄ）によると、正孔が存在するとき、図９（Ｄ）に示す反応は発熱反応であり、反応が起こりやすいといえる。従って、Ｎ原子が存在するほうがＨ原子の脱離が起こりやすいため、ダングリングボンドを生じやすく、マイナスのゲート電圧を印加することで正孔が誘起されて電子のトラップが生じ、該トラップにより閾値電圧がプラス側にシフトする。従って、Ｎ原子が存在する場合には閾値電圧がプラス側にシフトしやすく、動作初期に生じる劣化はＮ原子の存在に起因するものと考えられる。
なお、ここでゲート電圧とは、ソースの電位を基準としたゲートとの電位差をいう。
上記したように、窒化シリコン膜を大気雰囲気に曝露し、この窒化シリコン膜に対してプラズマ処理を行うことでゲート絶縁層との界面近傍における半導体層中の窒素濃度を低減させ、閾値電圧のシフトを低減し、動作初期に生じる劣化を防止することができる。
なお、上記説明したＴＦＴは表示装置の画素ＴＦＴ（画素トランジスタ）に適用することができる。以下に、その後の工程について説明する。
まず、上記のように作製したＴＦＴを覆って絶縁層１１４を形成する（図３（Ｂ）を参照）。絶縁層１１４は、ゲート絶縁層１０４と同様に形成することができるが、窒化シリコンにより形成することが特に好ましい。特に、大気中に浮遊する有機物や金属、水蒸気などの汚染源となりうる不純物のＴＦＴ中への侵入を防ぐことができるよう、緻密な窒化シリコン層とすることが好ましい。高周波（具体的には１３．５６ＭＨｚ以上）のプラズマＣＶＤ法により窒化シリコン膜を形成し、開口部１１６を形成することで緻密な窒化シリコン層を形成することができる。
なお、絶縁層１１４はソース電極及びドレイン電極層１１２に達する開口部１１６を有し、ソース電極及びドレイン電極層１１２の一方が、絶縁層１１４に設けられた開口部１１６を介して画素電極層１１８に接続されている（図３（Ｃ）を参照）。
画素電極層１１８は、透光性を有する導電性高分子（導電性ポリマーともいう。）を含む導電性組成物を用いて形成することができる。導電性組成物を用いて形成した画素電極層１１８は、シート抵抗が１００００Ω／□以下であり、且つ波長５５０ｎｍにおける透光率が７０％以上であることが好ましい。なお、導電性組成物に含まれる導電性高分子の抵抗率が０．１Ω・ｃｍ以下であることが好ましい。
なお、導電性高分子としては、いわゆるπ電子共役系導電性高分子を用いることができる。例えば、ポリアニリン若しくはその誘導体、ポリピロール若しくはその誘導体、ポリチオフェン若しくはその誘導体、またはこれらの２種以上の共重合体などがあげられる。
画素電極層１１８は、例えば、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム錫酸化物（以下、ＩＴＯと示す。）、インジウム亜鉛酸化物、酸化シリコンを添加したインジウム錫酸化物などを用いて形成することができる。
画素電極層１１８は、ソース電極及びドレイン電極層１１２などと同様に、全面に膜を形成した後にレジストマスクなどを用いてエッチングを行って加工すればよい。
なお、図示していないが、絶縁層１１４と画素電極層１１８との間に、スピンコーティング法などにより、有機樹脂により形成される絶縁層を有していてもよい。
なお、上記した説明では、ゲート電極と走査線とが同一の工程で形成され、ソース電極及びドレイン電極と信号線とが同一の工程で形成される場合について説明したが、これに限定されない。電極と、該電極に接続される配線を別の工程により形成してもよい。
以上説明したように、本発明の一態様である表示装置のアレイ基板を作製することができる。
なお、本実施の形態ではボトムゲート型ＴＦＴについて説明したが、これに限定されない。ゲート絶縁層と半導体層の界面となる部分を大気雰囲気に曝すことにより作製するのであればＴＦＴの形態は特に限定されず、例えば絶縁層を介して半導体層をゲート電極により挟んだデュアルゲート型ＴＦＴであってもよいし、トップゲート型ＴＦＴであってもよい。
（実施の形態２）
本実施の形態では、本発明の一態様であるＴＦＴの作製方法であって、実施の形態１とは異なるものについて説明する。具体的には、厚さの異なる領域を有するレジストマスクを用いることにより、より少ない枚数のフォトマスクによりＴＦＴを作製する。
まず、実施の形態１と同様に、基板２００上に設けられたゲート電極層２０２を覆ってゲート絶縁層２０４を形成し、ゲート絶縁層２０４上に第１の半導体膜２０６Ａ、第２の半導体膜２０８Ａ及び不純物半導体膜２１０Ａを形成する。
そして、更には、不純物半導体膜２１０Ａ上に導電膜２１２Ａを形成する。
次に、導電膜２１２Ａ上にレジストマスク２２０を形成する（図１０（Ａ）を参照）。本実施の形態におけるレジストマスク２２０は、厚さの異なる複数の領域（ここでは、二の領域）からなるレジストマスクともいうことができる。レジストマスク２２０において、厚い領域をレジストマスク２２０の凸部と呼び、薄い領域をレジストマスク２２０の凹部と呼ぶこととする。
レジストマスク２２０において、ソース電極及びドレイン電極層２１２が形成される領域には凸部が形成され、第２の半導体層２０８が露出して形成される領域には凹部が形成される。
レジストマスク２２０は、多階調マスクを用いることで形成することができる。ここで、多階調マスクについて図１２を参照して以下に説明する。
多階調マスクとは、多段階の光量で露光を行うことが可能なマスクであり、例えば、露光領域、半露光領域及び未露光領域の３段階の光量で露光を行うものをいう。多階調マスクを用いることで、一度の露光及び現像工程によって、複数（例えば二種類）の厚さを有するレジストマスクを形成することができる。そのため、多階調マスクを用いることで、使用するフォトマスクの枚数を減らすことができる。
図１２（Ａ−１）及び図１２（Ｂ−１）は、代表的な多階調マスクの断面図を示す。図１２（Ａ−１）にはグレートーンマスク２４０を示し、図１２（Ｂ−１）にはハーフトーンマスク２４５を示す。
図１２（Ａ−１）に示すグレートーンマスク２４０は、透光性を有する基板２４１上に遮光性材料により設けられた遮光部２４２及び回折格子部２４３で構成されている。
回折格子部２４３は、露光に用いる光の解像度限界以下の間隔で設けられたスリット、ドットまたはメッシュなどにより、光の透過量が調整されている。なお、回折格子部２４３に設けられるスリット、ドットまたはメッシュは周期的なものであってもよいし、非周期的なものであってもよい。
透光性を有する基板２４１としては、石英などを用いることができる。遮光部２４２及び回折格子部２４３を構成する遮光性材料としては、金属材料が挙げられ、好ましくはＣｒまたは酸化Ｃｒなどを用いる。
グレートーンマスク２４０に露光するための光を照射した場合、図１２（Ａ−１）及び（Ａ−２）に示すように、遮光部２４２に重畳する領域における透光率は０％となり、遮光部２４２または回折格子部２４３が設けられていない領域における透光率は１００％となる。なお、回折格子部２４３における透光率は、概ね１０〜７０％の範囲であり、回折格子のスリット、ドットまたはメッシュなどの間隔により調整可能である。
図１２（Ｂ−１）に示すハーフトーンマスク２４５は、透光性を有する基板２４６上に半透光性材料により設けられた半透光部２４７、及び遮光性材料により設けられた遮光部２４８で構成されている。
半透光部２４７は、ＭｏＳｉＮ、ＭｏＳｉ、ＭｏＳｉＯ、ＭｏＳｉＯＮ、ＣｒＳｉなどを用いて形成することができる。遮光部２４８は、グレートーンマスクの遮光部２４２と同様の金属材料を用いて形成すればよく、好ましくはＣｒまたは酸化Ｃｒなどを用いる。
ハーフトーンマスク２４５に露光するための光を照射した場合、図１２（Ｂ−１）及び（Ｂ−２）に示すように、遮光部２４８に重畳する領域における透光率は０％となり、遮光部２４８または半透光部２４７が設けられていない領域における透光率は１００％となる。なお、半透光部２４７における透光率は、概ね１０〜７０％の範囲であり、用いる材料の種類または厚さなどにより、調整可能である。
多階調マスクを用いて露光して現像を行うことで、厚さの異なる領域を有するレジストマスク２２０を形成することができる。ただし、これに限定されず、多階調マスクを用いることなくレジストマスク２２０を形成してもよい。多階調マスクを用いることなくレジストマスク２２０を形成する方法として、例えば、凹部にレーザーを照射する方法が挙げられる。
次に、レジストマスク２２０を用いてパターニングを行い、第１の半導体層２０６、第２の半導体層２０８Ｂ、不純物半導体層２１０Ｂ及び導電層２１２Ｂを形成する（図１０（Ｂ）を参照）。
次に、レジストマスク２２０を後退（縮小）させ、レジストマスク２２４を形成する。その後、レジストマスク２２４を用いてエッチングを行う（図１０（Ｂ）を参照）。レジストマスク２２０を後退（縮小）させるには、Ｏ２プラズマによるアッシングなどを行えばよい。エッチング条件などは、実施の形態１と同様である。
次に、レジストマスク２２４を用いて導電層２１２Ｂをエッチングしてソース電極及びドレイン電極層２１２を形成する（図１０（Ｃ）を参照）。その後、不純物半導体層２１０Ｂ及び第２の半導体層２０８Ｂの一部をエッチングすることで、ソース領域及びドレイン領域２１０及びバックチャネル部を有する第２の半導体層２０８を形成する（図１１（Ａ）を参照）。その後、レジストマスク２２４を除去する（図１１（Ｂ）を参照）。
以上、本実施の形態にて説明したように、多階調マスクを用いることで、ＴＦＴを作製することができる。多階調マスクを用いることで、使用するフォトマスクの枚数を更に減らすことができる。
なお、実施の形態１と同様に、上記のように作製したＴＦＴを覆って絶縁層を形成し、ソース電極及びドレイン電極層２１２に接続される画素電極層を形成してもよい。
なお、本実施の形態でもボトムゲート型ＴＦＴについて説明したが、これに限定されず、例えば絶縁層を介して半導体層をゲート電極により挟んだデュアルゲート型ＴＦＴであってもよいし、トップゲート型ＴＦＴであってもよい。
（実施の形態３）
本実施の形態は、表示パネルまたは発光パネルの一形態について、図面を参照して説明する。
本実施の形態の表示装置または発光装置では、画素部に接続される信号線駆動回路及び走査線駆動回路は別の基板（例えば、半導体基板またはＳＯＩ基板など）上に設けて接続してもよいし、画素回路と同一基板上に形成してもよい。
なお、別途形成した場合の接続方法は特に限定されるものではなく、公知のＣＯＧ法、ワイヤボンディング法またはＴＡＢ法などを用いることができる。なお、接続する位置は、電気的な接続が可能であるならば、特に限定されない。なお、コントローラ、ＣＰＵ及びメモリなどを別途形成し、画素回路に接続してもよい。
図１３は、表示装置のブロック図を示す。図１３に示す表示装置は、表示素子を備えた画素を複数有する画素部３００と、各画素を選択する走査線駆動回路３０２と、選択された画素へのビデオ信号の入力を制御する信号線駆動回路３０３と、を有する。
なお、表示装置は図１３に示す形態に限定されない。すなわち、信号線駆動回路は、シフトレジスタとアナログスイッチのみを有する形態に限定されない。シフトレジスタとアナログスイッチに加え、バッファ、レベルシフタ、ソースフォロワなど、他の回路を有していてもよい。なお、シフトレジスタ及びアナログスイッチも必ずしも設ける必要はなく、例えば、シフトレジスタの代わりにデコーダ回路のような信号線の選択ができる別の回路を有していてもよいし、アナログスイッチの代わりにラッチなどを有していてもよい。
図１３に示す信号線駆動回路３０３は、シフトレジスタ３０４及びアナログスイッチ３０５を有する。シフトレジスタ３０４には、クロック信号（ＣＬＫ）とスタートパルス信号（ＳＰ）が入力されている。クロック信号（ＣＬＫ）とスタートパルス信号（ＳＰ）が入力されると、シフトレジスタ３０４においてタイミング信号が生成され、アナログスイッチ３０５に入力される。
アナログスイッチ３０５には、ビデオ信号（ｖｉｄｅｏ ｓｉｇｎａｌ）が供給される。アナログスイッチ３０５は、入力されるタイミング信号に従ってビデオ信号をサンプリングし、後段の信号線に供給する。
図１３に示す走査線駆動回路３０２は、シフトレジスタ３０６及びバッファ３０７を有する。更には、レベルシフタを有していてもよい。走査線駆動回路３０２において、シフトレジスタ３０６にクロック信号（ＣＬＫ）及びスタートパルス信号（ＳＰ）が入力されると、選択信号が生成される。生成された選択信号はバッファ３０７において緩衝増幅され、対応する走査線に供給される。一の走査線には、１ラインのすべての画素ＴＦＴのゲートが接続されている。そして、動作時には１ライン分の画素のＴＦＴを一斉にオンにしなくてはならないので、バッファ３０７は大きな電流を流すことが可能な構成とする。
フルカラーの表示装置において、Ｒ（赤）、Ｇ（緑）、Ｂ（青）に対応するビデオ信号を順にサンプリングして対応する信号線に供給する場合、シフトレジスタ３０４とアナログスイッチ３０５を接続するための端子数は、アナログスイッチ３０５と画素部３００の信号線を接続するための端子数の１／３程度に相当する。よって、アナログスイッチ３０５を画素部３００と同一基板上に設けることで、アナログスイッチ３０５を画素部３００と異なる基板上に設けた場合に比べて、別途形成した基板の接続に用いる端子の数を抑えることができ、接続不良の発生確率を抑えて歩留まりを高めることができる。
なお、図１３の走査線駆動回路３０２は、シフトレジスタ３０６及びバッファ３０７を有するが、これに限定されない。バッファ３０７を設けることなくシフトレジスタ３０６のみで走査線駆動回路３０２を構成してもよい。
なお、図１３に示す構成は、表示装置の一形態を示したものであり、信号線駆動回路と走査線駆動回路の構成はこれに限定されない。
次に、表示装置の一形態に相当する液晶表示パネル及び発光パネルの上面図と断面図について、図１４及び図１５を参照して説明する。図１４は、第１の基板３１１上に設けられた結晶性半導体を有するＴＦＴ３２０及び液晶素子３２３を、第２の基板３１６との間にシール材３１５によって封止した、パネルの上面図を示す。図１４（Ｂ）は、図１４（Ａ）のＫ−Ｌにおける断面図に相当する。図１５は発光装置の場合を示す。なお、図１５は、図１４と異なる部分についてのみ符号を付している。
第１の基板３１１上に設けられた画素部３１２と、走査線駆動回路３１４と、を囲んで、シール材３１５が設けられている。画素部３１２及び走査線駆動回路３１４の上には、第２の基板３１６が設けられている。画素部３１２及び走査線駆動回路３１４は、第１の基板３１１とシール材３１５と第２の基板３１６によって、液晶層３１８または充填材３３１と共に封止されている。第１の基板３１１上のシール材３１５によって囲まれている領域の外側の領域には、信号線駆動回路３１３が実装されている。なお、信号線駆動回路３１３は、別途用意された基板に結晶性半導体を有するＴＦＴにより設けられたものである。なお、本実施の形態では、結晶性半導体を有するＴＦＴを用いた信号線駆動回路３１３を、第１の基板３１１に貼り合わせる場合について説明するが、単結晶半導体を用いたＴＦＴで信号線駆動回路を形成し、貼り合わせることが好ましい。図１４では、信号線駆動回路３１３に含まれる、結晶性半導体で形成されたＴＦＴ３１９を例示する。
第１の基板３１１上に設けられた画素部３１２は、複数のＴＦＴを有しており、図１４（Ｂ）には、画素部３１２に含まれるＴＦＴ３２０を例示している。走査線駆動回路３１４も、複数のＴＦＴを有しており、図１４（Ｂ）では、走査線駆動回路３１４に含まれるＴＦＴ３１９を例示している。なお、本実施の形態の発光装置においては、ＴＦＴ３２０は駆動用ＴＦＴであってもよいし、電流制御用ＴＦＴであってもよいし、消去用ＴＦＴであってもよい。ＴＦＴ３２０は実施の形態１で説明したＴＦＴに相当する。
また、液晶素子３２３が有する画素電極３２２は、ＴＦＴ３２０と配線３２８を介して電気的に接続されている。そして、液晶素子３２３の対向電極３２７は第２の基板３１６上に設けられている。画素電極３２２と対向電極３２７と液晶層３１８が重なっている部分が、液晶素子３２３に相当する。
なお、発光素子３３０が有する画素電極は、ＴＦＴ３２０のソース電極またはドレイン電極と、配線を介して電気的に接続されている。そして本実施の形態では、発光素子３３０の共通電極と透光性を有する画素電極が電気的に接続されている。なお、発光素子３３０の構成は、本実施の形態に示した構成に限定されない。発光素子３３０の構成は、発光素子３３０から取り出す光の方向や、ＴＦＴ３２０の極性などに応じて決定することができる。
なお、第１の基板３１１及び第２の基板３１６の材料としては、ガラス、金属（例えば、ステンレス）、セラミックスまたはプラスチックなどを用いることができる。プラスチックとしては、ＦＲＰ（Ｆｉｂｅｒｇｌａｓｓ−Ｒｅｉｎｆｏｒｃｅｄ Ｐｌａｓｔｉｃｓ）板、ＰＶＦ（ポリビニルフルオライド）フィルム、ポリエステルフィルム、ポリエステルフィルムまたはアクリル樹脂フィルムなどを用いることができる。なお、アルミニウム箔をＰＶＦフィルムやポリエステルフィルムで挟んだ構造のシートを用いてもよい。
スペーサ３２１はビーズスペーサであり、画素電極３２２と対向電極３２７との間の距離（セルギャップ）を保持するために設けられている。なお、絶縁層を選択的にエッチングすることで得られるスペーサ（ポストスペーサ）を用いていてもよい。
なお、別途形成された信号線駆動回路３１３と、走査線駆動回路３１４及び画素部３１２に与えられる各種の信号（電位）は、ＦＰＣ３１７（Ｆｌｅｘｉｂｌｅ Ｐｒｉｎｔｅｄ Ｃｉｒｃｕｉｔ）から引き回し配線３２４及び引き回し配線３２５を介して供給される。
本実施の形態では、接続端子３２６が、液晶素子３２３が有する画素電極３２２と同じ導電層で形成されている。引き回し配線３２４及び引き回し配線３２５は、配線３２８と同じ導電層で形成されている。
接続端子３２６とＦＰＣ３１７が有する端子は、異方性導電層３２９を介して電気的に接続されている。
なお、図示していないが、本実施の形態に示した液晶表示装置は、配向膜及び偏光板を有し、更にカラーフィルタや遮光層などを有していてもよい。
本実施の形態では、接続端子３２６は、発光素子３３０が有する画素電極と同じ導電層により設けられている。引き回し配線３２５は、配線３２８と同じ導電層により設けられている。しかし、これに限定されない。
なお、発光素子３３０からの光の取り出し方向に位置する基板である第２の基板は透光性の基板を用いる。その場合には、ガラス板、プラスチック板、ポリエステルフィルムまたはアクリルフィルムなどの透光性を有する材料からなる基板を用いる。発光素子３３０からの光の取り出し方向が第１の基板の方向である場合には、第１の基板として透光性基板を用いる。
なお、充填材３３１としては、Ｎ２ガスやＡｒガスなどの不活性な気体、紫外線硬化樹脂または熱硬化樹脂などを用いることができ、ＰＶＣ（ポリビニルクロライド）、アクリル、ポリイミド、エポキシ樹脂、シリコーン樹脂、ＰＶＢ（ポリビニルブチラール）またはＥＶＡ（エチレンビニルアセテート）などを用いることができる。ここでは、例えば、Ｎ２ガスを用いるとよい。
なお、発光素子の射出面に偏光板、円偏光板（楕円偏光板を含む）、位相差板（λ／４板、λ／２板）またはカラーフィルタなどの光学フィルムを適宜設けてもよい。または、偏光板または円偏光板に反射防止層を設けてもよい。
（実施の形態４）
実施の形態１乃至実施の形態３にて開示した発明は、さまざまな電子機器（遊技機も含む）に適用することができる。電子機器としては、例えば、テレビジョン装置（テレビ、またはテレビジョン受信機ともいう）、コンピュータ用のモニタ、電子ペーパー、デジタルカメラ、デジタルビデオカメラ、デジタルフォトフレーム、携帯電話機（携帯電話、携帯電話装置ともいう）、携帯型ゲーム機、携帯情報端末、音響再生装置、パチンコ機などの大型ゲーム機などが挙げられる。
実施の形態１乃至実施の形態３にて開示した発明は、例えば電子ペーパーに適用することができる。電子ペーパーは、情報を表示するものであればあらゆる分野の電子機器に用いることが可能である。例えば、電子ペーパーを用いて、電子書籍（電子ブック）、ポスター、電車などの乗り物の車内広告、クレジットカードなどの各種カードにおける表示などに適用することができる。電子機器の一例を図１６（Ａ）に示す。
図１６（Ａ）は、電子書籍の一例を示している。図１６（Ａ）に示す電子書籍は、筐体４００及び筐体４０１で構成されている。筐体４００及び筐体４０１は、蝶番４０４により一体になっており、開閉動作を行うことができる。このような構成により、紙の書籍と同様に扱うことができる。
筐体４００には表示部４０２が組み込まれ、筐体４０１には表示部４０３が組み込まれている。表示部４０２及び表示部４０３は、続き画面を表示する構成としてもよいし、異なる画面を表示する構成としてもよい。異なる画面を表示する構成とすることで、例えば右側の表示部（図１６（Ａ）では表示部４０２）に文章を表示し、左側の表示部（図１６（Ａ）では表示部４０３）に画像を表示することができる。表示部４０２及び表示部４０３は、実施の形態３で説明した表示装置を適用することができる。
なお、図１６（Ａ）では、筐体４００に操作部などを備えた例を示している。例えば、筐体４００は、電源入力端子４０５、操作キー４０６、スピーカ４０７などを備えている。操作キー４０６は、例えば頁を送る機能を備えることができる。なお、筐体の表示部と同一面にキーボードやポインティングデバイスなどを備える構成としてもよい。なお、筐体の裏面や側面に、外部接続用端子（イヤホン端子、ＵＳＢ端子、及びＵＳＢケーブルなどの各種ケーブルと接続可能な端子など）、記録媒体挿入部などを備える構成としてもよい。さらに、図１６（Ａ）に示す電子書籍には、電子辞書としての機能を持たせてもよい。
なお、図１６（Ａ）に示す電子書籍は、無線で情報を送受信できる構成を備えていてもよい。無線通信により、電子書籍サーバから所望の書籍データなどを購入し、ダウンロードする構成とすることもできる。
図１６（Ｂ）は、デジタルフォトフレームの一例を示している。例えば、図１６（Ｂ）に示すデジタルフォトフレームは、筐体４１１に表示部４１２が組み込まれている。表示部４１２は、各種画像を表示することが可能であり、例えば、デジタルカメラなどで撮影した画像データを表示させることで、通常の写真立てと同様に機能させることができる。表示部４１２は、実施の形態３で説明した表示装置を適用することができる。
なお、図１６（Ｂ）に示すデジタルフォトフレームは、操作部、外部接続用端子（ＵＳＢ端子、ＵＳＢケーブルなどの各種ケーブルと接続可能な端子など）、記録媒体挿入部などを備える構成とするとよい。これらの構成は、表示部と同一面に組み込まれていてもよいが、側面や裏面に備えるとデザイン性が向上するため好ましい。例えば、デジタルフォトフレームの記録媒体挿入部に、デジタルカメラで撮影した画像データを記憶したメモリを挿入して画像データを取り込み、取り込んだ画像データを表示部４１２に表示させることができる。
なお、図１６（Ｂ）に示すデジタルフォトフレームは、無線で情報を送受信出来る構成としてもよい。無線により、所望の画像データを取り込み、表示させる構成とすることもできる。
図１６（Ｃ）は、テレビジョン装置の一例を示している。図１６（Ｃ）に示すテレビジョン装置は、筐体４２１に表示部４２２が組み込まれている。表示部４２２により、映像を表示することができる。なお、ここでは、スタンド４２３により筐体４２１を支持した構成を示している。表示部４２２は、実施の形態３で説明した表示装置を適用することができる。
図１６（Ｃ）に示すテレビジョン装置の操作は、筐体４２１が備える操作スイッチや、別体のリモコン操作機により行うことができる。リモコン操作機が備える操作キーにより、チャンネルや音量の操作を行うことができ、表示部４２２に表示される映像を操作することができる。なお、リモコン操作機に、当該リモコン操作機から出力する情報を表示する表示部を設ける構成としてもよい。
なお、図１６（Ｃ）に示すテレビジョン装置は、受信機やモデムなどを備えた構成とする。受信機により一般のテレビ放送の受信を行うことができ、さらにモデムを介して有線または無線による通信ネットワークに接続することにより、片方向（送信者から受信者）または双方向（送信者と受信者間、あるいは受信者間同士など）の情報通信を行うことも可能である。
図１６（Ｄ）は、携帯電話機の一例を示している。図１６（Ｄ）に示す携帯電話機は、筐体４３１に組み込まれた表示部４３２の他、操作ボタン４３３、操作ボタン４３７、外部接続ポート４３４、スピーカ４３５、及びマイク４３６などを備えている。表示部４３２は、実施の形態３で説明した表示装置を適用することができる。
図１６（Ｄ）に示す携帯電話機は、表示部４３２がタッチパネルであってもよく、指などの接触により、表示部４３２の表示内容を操作することができる構成を有していてもよい。この場合、電話の発信、或いはメールの作成などは、表示部４３２を指などで接触することにより行うことができる。
表示部４３２の画面は主として３つのモードがある。第１のモードは、画像の表示を主とする表示モードであり、第２のモードは、文字などの情報の入力を主とする入力モードである。第３のモードは表示モードと入力モードの２つのモードが混合した表示＋入力モードである。
例えば、電話の発信、或いはメールを作成する場合には、表示部４３２を、文字の入力を主とする文字入力モードとし、画面に表示させた文字の入力操作を行えばよい。この場合には、表示部４３２の画面の大部分を使用してキーボードまたは番号ボタンを表示させることが好ましい。
なお、図１６（Ｄ）に示す携帯電話機の内部に、ジャイロ、加速度センサなどの傾きを検出するセンサを備えた検出装置を設けることで、携帯電話機の向き（縦または横）を判別して、表示部４３２の表示情報を自動的に切り替える構成とすることもできる。
なお、画面モードの切り替えは、表示部４３２への接触、または筐体４３１の操作ボタン４３７の操作により行われる構成とすればよい。なお、表示部４３２に表示される画像の種類によって切り替える構成としてもよい。例えば、表示部に表示する画像信号が動画のデータであれば表示モード、テキストデータであれば入力モードに切り替える構成にすればよい。
なお、入力モードにおいて、表示部４３２の光センサで検出される信号を検知し、表示部４３２のタッチ操作による入力が一定期間ない場合には、画面のモードを入力モードから表示モードに切り替えるように制御してもよい。
表示部４３２は、イメージセンサとして機能させることもできる。例えば、表示部４３２を掌や指で触れ、掌紋及び指紋などをイメージセンサで撮像することで、本人認証を行うことができる。なお、表示部に近赤外光を発光するバックライトまたは近赤外光を発光するセンシング用光源を用いれば、指静脈、掌静脈などを撮像することもできる。
図１７は、携帯電話の一例であり、図１７（Ａ）が正面図、図１７（Ｂ）が背面図、図１７（Ｃ）が２つの筐体をスライドさせたときの正面図である。携帯電話は、筐体４５１及び筐体４５２の二つの筐体で構成されている。携帯電話は、携帯電話と携帯情報端末の双方の機能を備えており、コンピュータを内蔵し、音声通話以外にも様々なデータ処理が可能な所謂スマートフォンである。
筐体４５１においては、表示部４５３、スピーカ４５４、マイクロフォン４５５、操作キー４５６、ポインティングデバイス４５７、表面カメラ用レンズ４５８、外部接続端子ジャック４５９及びイヤホン端子４６０などを備え、筐体４５２においては、キーボード４６１、外部メモリスロット４６２、裏面カメラ４６３、ライト４６４などにより構成されている。なお、アンテナは筐体４５１に内蔵されている。
なお、携帯電話には、上記の構成に加えて、非接触型ＩＣチップ、小型記録装置などを内蔵していてもよい。
重なり合った筐体４５１と筐体４５２（図１７（Ａ）に示す。）は、スライドさせることが可能であり、スライドさせることで図１７（Ｃ）のように展開する。表示部４５３には、実施の形態１乃至実施の形態３で説明した表示装置の作製方法を適用した表示パネルまたは表示装置を組み込むことが可能である。表示部４５３と表面カメラ用レンズ４５８を同一の面に備えているため、テレビ電話としての使用が可能である。なお、表示部４５３をファインダーとして用いることで、裏面カメラ４６３及びライト４６４で静止画及び動画の撮影が可能である。
スピーカ４５４及びマイクロフォン４５５を用いることで、携帯電話は、音声記録装置（録音装置）または音声再生装置として使用することができる。なお、操作キー４５６により、電話の発着信操作、電子メールなどの簡単な情報入力操作、表示部に表示する画面のスクロール操作、表示部に表示する情報の選択などを行うカーソルの移動操作などが可能である。
なお、書類の作成、携帯情報端末としての使用など、取り扱う情報が多い場合は、キーボード４６１を用いると便利である。更に、重なり合った筐体４５１と筐体４５２（図１７（Ａ））をスライドさせることで、図１７（Ｃ）のように展開させることができる。携帯情報端末として使用する場合には、キーボード４６１及びポインティングデバイス４５７を用いて、円滑な操作でカーソルの操作が可能である。外部接続端子ジャック４５９はＡＣアダプタ及びＵＳＢケーブルなどの各種ケーブルと接続可能であり、充電及びパーソナルコンピュータなどとのデータ通信が可能である。なお、外部メモリスロット４６２に記録媒体を挿入し、より大量のデータ保存及び移動が可能になる。
筐体４５２の裏面（図１７（Ｂ））には、裏面カメラ４６３及びライト４６４を備え、表示部４５３をファインダーとして静止画及び動画の撮影が可能である。
なお、上記の機能構成に加えて、赤外線通信機能、ＵＳＢポート、テレビワンセグ受信機能、非接触ＩＣチップまたはイヤホンジャックなどを備えたものであってもよい。
以上説明したように、実施の形態１乃至実施の形態３にて開示した発明は様々な電子機器に適用することができる。
１００ 基板
１０２ ゲート電極層
１０４ ゲート絶縁層
１０６ 第１の半導体層
１０６Ａ 第１の半導体膜
１０８ 第２の半導体層
１０８Ａ 第２の半導体膜
１０８Ｂ 第２の半導体層
１１０ ソース領域及びドレイン領域
１１０Ａ 不純物半導体膜
１１０Ｂ 不純物半導体層
１１２ ソース電極及びドレイン電極層
１１２Ａ 導電膜
１１４ 絶縁層
１１６ 開口部
１１８ 画素電極層
１２０ レジストマスク
１２２ 積層体
１２４ レジストマスク
１３１ 第１の領域
１３２ 第２の領域
１３３ 結晶粒
１３４ 微小結晶粒
１４１ 処理室
１４２ ステージ
１４３ ガス供給部
１４４ シャワープレート
１４５ 排気口
１４６ 上部電極
１４７ 下部電極
１４８ 交流電源
１４９ 温度制御部
１５０ ガス供給手段
１５１ 排気手段
１５２ シリンダ
１５３ 圧力調整弁
１５４ ストップバルブ
１５５ マスフローコントローラ
１５６ バタフライバルブ
１５７ コンダクタンスバルブ
１５８ ターボ分子ポンプ
１５９ ドライポンプ
１６０ クライオポンプ
１６１ プラズマＣＶＤ装置
１７０ 予備処理
１７１ 窒化シリコン膜形成
１７２ 大気曝露
１７３ ガス置換
１７４ プラズマ処理
１７５ ガス置換
１７６ シリコン膜形成
１７７ ガス置換
１７８ バッファ膜形成
１７９ ガス置換
１８０ 不純物半導体膜形成
１８１ 排気
１９０ 共通室
１９１ ロード／アンロード室
１９２ 処理室
１９３ 処理室
１９４ 処理室
２００ 基板
２０２ ゲート電極層
２０４ ゲート絶縁層
２０６ 第１の半導体層
２０６Ａ 第１の半導体膜
２０６Ｂ 第１の半導体層
２０８ 第２の半導体層
２０８Ａ 第２の半導体膜
２０８Ｂ 第２の半導体層
２１０ ソース領域及びドレイン領域
２１０Ａ 不純物半導体膜
２１０Ｂ 不純物半導体層
２１２ ソース電極及びドレイン電極層
２１２Ａ 導電膜
２１２Ｂ 導電層
２２０ レジストマスク
２２４ レジストマスク
２４０ グレートーンマスク
２４１ 基板
２４２ 遮光部
２４３ 回折格子部
２４５ ハーフトーンマスク
２４６ 基板
２４７ 半透光部
２４８ 遮光部
３００ 画素部
３０２ 走査線駆動回路
３０３ 信号線駆動回路
３０４ シフトレジスタ
３０５ アナログスイッチ
３０６ シフトレジスタ
３０７ バッファ
３１１ 基板
３１２ 画素部
３１３ 信号線駆動回路
３１４ 走査線駆動回路
３１５ シール材
３１６ 基板
３１７ ＦＰＣ
３１８ 液晶層
３１９ ＴＦＴ
３２０ ＴＦＴ
３２１ スペーサ
３２２ 画素電極
３２３ 液晶素子
３２４ 配線
３２５ 配線
３２６ 接続端子
３２６ 接続端子
３２７ 対向電極
３２８ 配線
３２９ 異方性導電層
３３０ 発光素子
３３１ 充填材
４００ 筐体
４０１ 筐体
４０２ 表示部
４０３ 表示部
４０４ 蝶番
４０５ 電源入力端子
４０６ 操作キー
４０７ スピーカ
４１１ 筐体
４１２ 表示部
４２１ 筐体
４２２ 表示部
４２３ スタンド
４３１ 筐体
４３２ 表示部
４３３ 操作ボタン
４３４ 外部接続ポート
４３５ スピーカ
４３６ マイク
４３７ 操作ボタン
４５１ 筐体
４５２ 筐体
４５３ 表示部
４５４ スピーカ
４５５ マイクロフォン
４５６ 操作キー
４５７ ポインティングデバイス
４５８ 表面カメラ用レンズ
４５９ 外部接続端子ジャック
４６０ イヤホン端子
４６１ キーボード
４６２ 外部メモリスロット
４６３ 裏面カメラ
４６４ ライト

Claims (6)

  1. 窒化シリコン層上に半導体層を形成する薄膜トランジスタの作製方法であって、
    窒化シリコン層を形成し、
    前記窒化シリコン層を大気雰囲気に曝露し、
    前記窒化シリコン層に対してプラズマ処理を行い、
    前記窒化シリコン層上に結晶粒を含む半導体層を形成することを特徴とする薄膜トランジスタの作製方法。
  2. 請求項１において、
    前記プラズマ処理はアルゴンガスプラズマまたは水素ガスプラズマにより行うことを特徴とする薄膜トランジスタの作製方法。
  3. 請求項１または請求項２において、
    前記窒化シリコン層はゲート絶縁層であることを特徴とする薄膜トランジスタの作製方法。
  4. ゲート電極層と、
    前記ゲート電極層を覆って設けられ、少なくとも最表面が窒化シリコン層であるゲート絶縁層と、
    前記ゲート絶縁層上に設けられた半導体層と、
    前記半導体層上にバッファ層と、
    前記バッファ層に接して設けられた不純物半導体層により形成されるソース領域及びドレイン領域と、を有し、
    前記半導体層中のゲート絶縁層との界面近傍における窒素の濃度は、前記半導体層の他の部分及びバッファ層における窒素の濃度よりも低いことを特徴とする薄膜トランジスタ。
  5. 請求項４において、
    前記半導体層中のゲート絶縁層との界面近傍は、界面から５ｎｍ以上５０ｎｍ以下の領域まで存在していることを特徴とする薄膜トランジスタ。
  6. 請求項４または請求項５において、
    前記半導体層中のゲート絶縁層との界面近傍における窒素の濃度は、１×１０１９／ｃｍ３未満であることを特徴とする薄膜トランジスタ。
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104007586A (zh) * 2014-04-30 2014-08-27 深圳市亿思达显示科技有限公司 液晶透镜电子光栅和裸眼立体显示设备
WO2017029576A1 (en) 2015-08-19 2017-02-23 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of semiconductor device
CN113434351B (zh) * 2021-07-02 2022-07-12 义乌清越光电科技有限公司 电子纸的自动检测系统

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03278466A (ja) * 1990-03-27 1991-12-10 Toshiba Corp 薄膜トランジスタおよびその製造方法
JP2009038357A (ja) * 2007-07-06 2009-02-19 Semiconductor Energy Lab Co Ltd 表示装置の作製方法

Family Cites Families (39)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS56122123A (en) 1980-03-03 1981-09-25 Shunpei Yamazaki Semiamorphous semiconductor
US5091334A (en) 1980-03-03 1992-02-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JPS62221163A (ja) * 1986-03-24 1987-09-29 Toppan Printing Co Ltd 薄膜トランジスタの作成方法
JPH0253941A (ja) 1988-08-17 1990-02-22 Tsudakoma Corp 織機の運転装置
US5221631A (en) 1989-02-17 1993-06-22 International Business Machines Corporation Method of fabricating a thin film transistor having a silicon carbide buffer layer
JP2839529B2 (ja) 1989-02-17 1998-12-16 株式会社東芝 薄膜トランジスタ
US5272361A (en) * 1989-06-30 1993-12-21 Semiconductor Energy Laboratory Co., Ltd. Field effect semiconductor device with immunity to hot carrier effects
DE69120574T2 (de) 1990-03-27 1996-11-28 Toshiba Kawasaki Kk Ohmscher Kontakt-Dünnschichttransistor
US5514879A (en) 1990-11-20 1996-05-07 Semiconductor Energy Laboratory Co., Ltd. Gate insulated field effect transistors and method of manufacturing the same
US5849601A (en) 1990-12-25 1998-12-15 Semiconductor Energy Laboratory Co., Ltd. Electro-optical device and method for manufacturing the same
JP2791422B2 (ja) 1990-12-25 1998-08-27 株式会社 半導体エネルギー研究所 電気光学装置およびその作製方法
KR950013784B1 (ko) 1990-11-20 1995-11-16 가부시키가이샤 한도오따이 에네루기 겐큐쇼 반도체 전계효과 트랜지스터 및 그 제조방법과 박막트랜지스터
JP3255942B2 (ja) 1991-06-19 2002-02-12 株式会社半導体エネルギー研究所 逆スタガ薄膜トランジスタの作製方法
EP0535979A3 (en) 1991-10-02 1993-07-21 Sharp Kabushiki Kaisha A thin film transistor and a method for producing the same
US6171674B1 (en) 1993-07-20 2001-01-09 Semiconductor Energy Laboratory Co., Ltd. Hard carbon coating for magnetic recording medium
JPH06326312A (ja) 1993-05-14 1994-11-25 Toshiba Corp アクティブマトリクス型表示装置
JP3157985B2 (ja) * 1993-06-10 2001-04-23 三菱電機株式会社 薄膜トランジスタおよびその製造方法
JPH07131030A (ja) 1993-11-05 1995-05-19 Sony Corp 表示用薄膜半導体装置及びその製造方法
TW303526B (ja) 1994-12-27 1997-04-21 Matsushita Electric Ind Co Ltd
JP2661594B2 (ja) * 1995-05-25 1997-10-08 日本電気株式会社 薄膜トランジスタおよびその製造方法
JPH1020298A (ja) 1996-07-03 1998-01-23 Sharp Corp 液晶表示装置
US5920772A (en) 1997-06-27 1999-07-06 Industrial Technology Research Institute Method of fabricating a hybrid polysilicon/amorphous silicon TFT
JPH11111991A (ja) 1997-09-30 1999-04-23 Sanyo Electric Co Ltd 薄膜トランジスタ及び薄膜トランジスタの製造方法
JP2000277439A (ja) 1999-03-25 2000-10-06 Kanegafuchi Chem Ind Co Ltd 結晶質シリコン系薄膜のプラズマｃｖｄ方法およびシリコン系薄膜光電変換装置の製造方法
JP2002151693A (ja) 2000-11-08 2002-05-24 Matsushita Electric Ind Co Ltd ボトムゲート薄膜トランジスタとその製造方法およびエッチング装置と窒化装置
US7452257B2 (en) 2002-12-27 2008-11-18 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing a display device
EP1445802A1 (en) 2003-02-06 2004-08-11 Centre National De La Recherche Scientifique (Cnrs) Transistor for active matrix display, a display unit comprising the said transistor and a method for producing said transistor
JP2005050905A (ja) 2003-07-30 2005-02-24 Sharp Corp シリコン薄膜太陽電池の製造方法
US7273773B2 (en) * 2004-01-26 2007-09-25 Semiconductor Energy Laboratory Co., Ltd. Display device, method for manufacturing thereof, and television device
JP4232675B2 (ja) 2004-04-01 2009-03-04 セイコーエプソン株式会社 半導体装置の製造方法
JP4470023B2 (ja) * 2004-08-20 2010-06-02 レール・リキード−ソシエテ・アノニム・プール・レテュード・エ・レクスプロワタシオン・デ・プロセデ・ジョルジュ・クロード シリコン窒化物膜の製造方法
US7375039B2 (en) * 2005-05-24 2008-05-20 International Business Machines Corporation Local plasma processing
US8138104B2 (en) * 2005-05-26 2012-03-20 Applied Materials, Inc. Method to increase silicon nitride tensile stress using nitrogen plasma in-situ treatment and ex-situ UV cure
WO2006138628A2 (en) * 2005-06-16 2006-12-28 The Government Of The United States Of America, As Represented By The Secretary Of The Navy Method for activating nitride surfaces for amine-reactive chemistry
US7683370B2 (en) * 2005-08-17 2010-03-23 Kobe Steel, Ltd. Source/drain electrodes, transistor substrates and manufacture methods, thereof, and display devices
US7411298B2 (en) * 2005-08-17 2008-08-12 Kabushiki Kaisha Kobe Seiko Sho (Kobe Steel, Ltd.) Source/drain electrodes, thin-film transistor substrates, manufacture methods thereof, and display devices
KR100877100B1 (ko) 2007-04-16 2009-01-09 주식회사 하이닉스반도체 비휘발성 메모리 소자 제조 방법
JP5324837B2 (ja) * 2007-06-22 2013-10-23 株式会社半導体エネルギー研究所 表示装置の作製方法
US9176353B2 (en) * 2007-06-29 2015-11-03 Semiconductor Energy Laboratory Co., Ltd. Liquid crystal display device

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03278466A (ja) * 1990-03-27 1991-12-10 Toshiba Corp 薄膜トランジスタおよびその製造方法
JP2009038357A (ja) * 2007-07-06 2009-02-19 Semiconductor Energy Lab Co Ltd 表示装置の作製方法

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US20100230677A1 (en) 2010-09-16
US9018109B2 (en) 2015-04-28
JP2015043456A (ja) 2015-03-05
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