JP2010204338A - 電気光学装置および電子機器 - Google Patents
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Abstract
【課題】素子基板の基板本体として半導体基板を用いた場合でも、複雑なウエル構造や大掛かりな遮光構造を必要とせず、かつ、基板本体としてガラス基板などを用いた場合に比較して画素トランジスターの特性を大幅に向上することのできる電気光学装置、および当該電気光学装置を備えた電子機器を提供すること。
【解決手段】電気光学装置100の素子基板10では、基板本体として、単結晶シリコン基板からなる半導体基板11を用い、半導体基板11の表面に不純物を導入することによって、バックゲート構造を備えた画素トランジスター30の第1ゲート電極11a、および保持容量60の第1保持容量電極11bを同時形成する。また、第1ゲート絶縁層70の一部を保持容量用誘電体層70cとして利用する。
【選択図】図9
【解決手段】電気光学装置100の素子基板10では、基板本体として、単結晶シリコン基板からなる半導体基板11を用い、半導体基板11の表面に不純物を導入することによって、バックゲート構造を備えた画素トランジスター30の第1ゲート電極11a、および保持容量60の第1保持容量電極11bを同時形成する。また、第1ゲート絶縁層70の一部を保持容量用誘電体層70cとして利用する。
【選択図】図9
Description
本発明は、画素電極および画素トランジスターが素子基板上に形成された電気光学装置、および当該電気光学装置を備えた電子機器に関するものである。
液晶装置や有機エレクトロルミネッセンス装置などの電気光学装置では、画素トランジスターおよび画素電極が基板本体上に設けられた素子基板が用いられている。かかる基板本体としては、通常、ガラス基板や石英基板などが用いられている。しかしながら、ガラス基板や石英基板は、熱伝導率が低く、放熱性が低い。このため、温度上昇を抑えた条件下で使用せざるを得ない。
また、液晶装置の素子基板に用いる基板本体として単結晶シリコン基板を用い、かかる単結晶シリコン基板にウエルを設けて画素トランジスターを構成した液晶装置が提案されている(特許文献1参照)。
かかる単結晶シリコン基板であれば、熱伝導率が高く、放熱性に優れている。しかしながら、基板本体として単結晶シリコン基板を用いた場合、複雑な素子分離やウエルを必要とするため、構造や製造工程が複雑になってしまう。また、基板本体として単結晶シリコン基板を用いた場合、光電流が発生しやすいため、大掛かりな遮光構造が必要となる。
また、特許文献1には、単結晶シリコン基板の表面に絶縁層を形成し、かかる絶縁層の表面に形成したシリコン膜を用いて画素トランジスターを構成した液晶装置も提案されている。
しかしながら、特許文献1に記載の構成では、基板本体として、高価な単結晶シリコン基板を用いているにもかかわらず、単結晶シリコン基板を単なる支持基板として用いているだけである。このため、画素トランジスターについてオン動作の向上などの特性改善が求められているにもかかわらず、特許文献1に記載の構成では、単結晶シリコン基板上に形成した画素トランジスターでありながら、かかる画素トランジスターは、ガラス基板や石英基板などの上に形成したシリコン膜を用いた画素トランジスターと同等の特性しか有しないことになる。
以上の問題点に鑑みて、本発明の課題は、素子基板の基板本体として半導体基板を用いた場合でも、複雑なウエル構造や大掛かりな遮光構造を必要とせず、かつ、基板本体としてガラス基板などを用いた場合に比較して画素トランジスターの特性を大幅に向上することのできる電気光学装置、および当該電気光学装置を備えた電子機器を提供することにある。
次に、本発明の課題は、素子基板の基板本体として半導体基板を用いたことを最大限に利用して、簡素な構成で保持容量を形成した電気光学装置、および当該電気光学装置を備えた電子機器を提供することにある。
上記課題を解決するために、本発明に係る電気光学装置は、画素トランジスターと、該画素トランジスターに電気的接続された画素電極と、が基板本体上に設けられた素子基板を有し、前記基板本体は半導体基板であり、前記画素トランジスターは、前記半導体基板の表面に不純物が導入されてなる第1ゲート電極と、該第1ゲート電極上に設けられた第1ゲート絶縁層と、該第1ゲート絶縁層上に設けられた半導体膜と、該半導体膜上に設けられた第2ゲート絶縁層と、該第2ゲート絶縁層上に設けられた第2ゲート電極と、を備えていることを特徴とする。
本発明においては、素子基板の基板本体として、半導体基板が用いられ、かかる半導体基板は、ガラス基板や石英基板に比して熱伝導率が高く、放熱性に優れている。このため、素子基板を高温条件で使用することができる。例えば、投射型表示装置などにおいて、強い光を電気光学装置に供給して高輝度化を図った場合でも、素子基板は放熱性に優れているので、画素トランジスターなどが誤動作を起こさない。また、素子基板上に画素トランジスターを構成するにあたって、本発明では、半導体基板上に形成した半導体膜を用いているため、半導体基板に複雑な素子分離構造やウエルを構成する必要がない。また、半導体基板に光が入射した場合でも、画素トランジスターは、光電流に起因する誤動作が発生しない。さらに、本発明では、素子基板の基板本体として半導体基板を用いたことを利用して画素トランジスターの特性を向上させている。すなわち、本発明では、半導体基板の表面に不純物を導入して第1ゲート電極を形成し、かかる第1ゲート電極を画素トランジスターのバックゲートとして利用する。このため、半導体基板に成膜工程を追加しなくても、バックゲート構造の画素トランジスターを構成することができ、かかるバックゲート構造の画素トランジスターによればオン動作速度の向上を図ることができる。
本発明において、前記半導体基板としてはガリウム系、シリコン系など各種の半導体基板を用いることができるが、単結晶シリコン基板であれば、半導体技術の分野で広く用いられているので、他の半導体基板に比して安価である。
本発明において、前記半導体基板の表面に、前記第1ゲート電極と同層に形成された第1保持容量電極と、該第1保持容量電極上に前記第1ゲート絶縁層と同層に設けられた保持容量用誘電体層と、該保持容量用誘電体層の上層で当該保持容量用誘電体層を介して前記第1保持容量電極に対向する第2保持容量電極と、を備えていることが好ましい。すなわち、本発明では、素子基板の基板本体として半導体基板を用いたことを利用して、保持容量の第1保持容量電極を半導体基板表面の不純物導入領域として構成することが好ましい。かかる構成によれば、新たな工程を追加して、第1保持容量電極や保持容量用誘電体層を形成する必要がないという利点がある。
本発明において、前記第2保持容量電極は、前記半導体層と同層に形成されてなることが好ましい。かかる構成によれば、新たな工程を追加して第2保持容量電極を形成する必要がない。
本発明において、前記半導体基板の表面に、前記第2保持容量電極上に設けられた保持容量用上側誘電体層と、該保持容量用上側誘電体の表面に設けられ、当該保持容量用上側誘電体層を介して前記第2保持容量電極に対向する第3保持容量電極と、を備えていることが好ましい。かかる構成によれば、容量値の高い保持容量を形成することができる。
かかる構成の場合、前記第3保持容量電極は、前記第2ゲート電極と同層に形成されてなることが好ましい。かかる構成によれば、新たな工程を追加して、第2保持容量電極を形成する必要がないという利点がある。
本発明において、前記半導体基板の表面には、前記第1ゲート電極と前記第1保持容量電極とに挟まれた領域に素子分離部が設けられていることが好ましい。かかる構成によれば、第1ゲート電極と第1保持容量電極との電気的な影響を排除することができる。また、本発明では、半導体基板上に形成した半導体膜を用いて画素トランジスターを構成しているため、簡素な素子分離でよい。
本発明において、前記半導体膜は、ポリシリコン膜であることが好ましい。かかる構成によれば、半導体基板上に形成した半導体膜を用いて画素トランジスターを構成した場合でも、オン電流特性に優れた画素トランジスターを構成することができる。
本発明に係る電気光学装置は、液晶装置や有機エレクトロルミネッセンス装置として構成される。これらの電気光学装置のうち、液晶装置の場合、前記素子基板において前記画素電極が設けられている面と対向するように配置された対向基板と、該対向基板と前記素子基板との間に保持された液晶層と、を有する。
本発明を適用した電気光学装置は、携帯電話機やモバイルコンピューター等の電子機器として用いることができる。
また、本発明を適用した電気光学装置が液晶装置である場合、電子機器としての投射型表示装置にも用いることができ、かかる投射型表示装置は、液晶装置に光を供給するための光源部と、前記液晶装置によって光変調された光を投射する投射光学系とを備えている。
図面を参照して、本発明の実施の形態を説明する。なお、以下の説明では、本発明を反射型の液晶装置に適用した場合を中心に説明する。また、以下の説明で参照する図においては、各層や各部材を図面上で認識可能な程度の大きさとするため、各層や各部材毎に縮尺を異ならしめてある。さらに、電界効果型トランジスターを流れる電流の方向が反転する場合、ソースとドレインとが入れ替わるが、以下の説明では、便宜上、画素電極が接続されている側をドレインとし、データ線が接続されている側をソースとして説明する。
[実施の形態1]
(全体構成)
図1は、本発明を適用した電気光学装置の電気的構成を示すブロック図である。図1に示すように、電気光学装置100は、反射型の液晶装置であり、反射型の液晶パネル100pを有している。液晶パネル100pは、その中央領域に複数の画素100aがマトリクス状に配列された画素領域10bを備えている。かかる液晶パネル100pにおいて、後述する素子基板10には、画素領域10bの内側で複数本のデータ線6aおよび複数本の走査線4が縦横に延びており、それらの交点に対応する位置に画素100aが構成されている。複数の画素100aの各々には、画素スイッチング素子としての画素トランジスター30、および後述する画素電極9aが形成されている。画素トランジスター30のソースにはデータ線6aが電気的に接続され、画素トランジスター30のゲートには走査線4が電気的に接続され、画素トランジスター30のドレインには、画素電極9aが電気的に接続されている。
(全体構成)
図1は、本発明を適用した電気光学装置の電気的構成を示すブロック図である。図1に示すように、電気光学装置100は、反射型の液晶装置であり、反射型の液晶パネル100pを有している。液晶パネル100pは、その中央領域に複数の画素100aがマトリクス状に配列された画素領域10bを備えている。かかる液晶パネル100pにおいて、後述する素子基板10には、画素領域10bの内側で複数本のデータ線6aおよび複数本の走査線4が縦横に延びており、それらの交点に対応する位置に画素100aが構成されている。複数の画素100aの各々には、画素スイッチング素子としての画素トランジスター30、および後述する画素電極9aが形成されている。画素トランジスター30のソースにはデータ線6aが電気的に接続され、画素トランジスター30のゲートには走査線4が電気的に接続され、画素トランジスター30のドレインには、画素電極9aが電気的に接続されている。
素子基板10において、画素領域10bの外側領域には走査線駆動回路104およびデータ線駆動回路101が構成されている。データ線駆動回路101は各データ線6aに電気的に接続しており、画像処理回路から供給される画像信号を各データ線6aに順次供給する。走査線駆動回路104は、各走査線4に電気的に接続しており、走査信号を各走査線4に順次供給する。
各画素100aにおいて、画素電極9aは、後述する対向基板に形成された共通電極と液晶を介して対向し、液晶容量50aを構成している。また、各画素100aには、液晶容量50aで保持される画像信号の変動を防ぐために、液晶容量50aと並列に保持容量60が付加されている。本形態では、保持容量60を構成するために、複数の画素100aに跨って走査線4と並行して延びた容量線5が形成されており、かかる容量線5には共通電位COMが供給されている。
(液晶パネルおよび素子基板の構成)
図2(a)、(b)は各々、本発明を適用した電気光学装置100の液晶パネル100pを各構成要素と共に対向基板の側から見た平面図、およびそのH−H′断面図である。図2(a)、(b)に示すように、電気光学装置100の液晶パネル100pでは、所定の隙間を介して素子基板10と対向基板20とが所定の隙間を介してシール材107によって貼り合わされており、シール材107は対向基板20の縁に沿うように配置されている。シール材107は、光硬化樹脂や熱硬化性樹脂等からなる接着剤であり、両基板間の距離を所定値とするためのグラスファイバー、あるいはガラスビーズ等のギャップ材が配合されている。
図2(a)、(b)は各々、本発明を適用した電気光学装置100の液晶パネル100pを各構成要素と共に対向基板の側から見た平面図、およびそのH−H′断面図である。図2(a)、(b)に示すように、電気光学装置100の液晶パネル100pでは、所定の隙間を介して素子基板10と対向基板20とが所定の隙間を介してシール材107によって貼り合わされており、シール材107は対向基板20の縁に沿うように配置されている。シール材107は、光硬化樹脂や熱硬化性樹脂等からなる接着剤であり、両基板間の距離を所定値とするためのグラスファイバー、あるいはガラスビーズ等のギャップ材が配合されている。
本形態において、素子基板10の基板本体は、シリコン系やガリウム系などの半導体基板11であり、対向基板20の基板本体は、ガラス基板や石英基板等からなる透光性基板20dである。本形態において、素子基板10の基板本体(半導体基板11)として単結晶シリコン基板が用いられている。
素子基板10において、シール材107の外側領域では、素子基板10の一辺に沿ってデータ線駆動回路101および複数の端子102が形成されており、この一辺に隣接する他の辺に沿って走査線駆動回路104が形成されている。また、対向基板20のコーナー部の少なくとも1箇所においては、素子基板10と対向基板20との間で電気的導通をとるための上下導通材109が形成されている。
詳しくは後述するが、素子基板10には、アルミニウムやアルミニウム合金等といったアルミニウム系材料や、銀や銀合金等といった銀系材料からなる反射性の画素電極9a(反射性電極)がマトリクス状に形成されている。本形態では、画素電極9aには、上記の金属材料のうち、アルミニウムやアルミニウム合金等といったアルミニウム系材料が用いられている。
これに対して、対向基板20には、シール材107の内側領域に遮光性材料からなる額縁108が形成され、その内側が画像表示領域10aとされている。対向基板20には、ITO(Indium Tin Oxide)膜からなる共通電極21(透光性電極)が形成されている。なお、対向基板20には画素電極9a間と対向する位置にブラックマトリクスあるいはブラックストライプと称せられる遮光膜(図示せず)が形成されることがある。
なお、画素領域10bには、額縁108と重なる領域にダミーの画素が構成される場合があり、この場合、画素領域10bのうち、ダミー画素を除いた領域が画像表示領域10aとして利用されることになる。
かかる反射型の電気光学装置100においては、対向基板20の側から入射した光が素子基板10の画素電極9aで反射して再び、対向基板20の側から出射される間に液晶層50によって画素毎に光変調される結果、画像が表示される。ここで、電気光学装置100は、モバイルコンピューター、携帯電話機等といった電子機器のカラー表示装置として用いることができ、この場合、対向基板20には、カラーフィルター(図示せず)が形成される。また、対向基板20の光入射側の面には、使用する液晶層50の種類、すなわち、TN(ツイステッドネマティック)モード、STN(スーパーTN)モード等々の動作モードや、ノーマリホワイトモード/ノーマリブラックモードの別に応じて、偏光フィルム、位相差フィルム、偏光板等が所定の向きに配置される。さらに、電気光学装置100は、後述する投射型表示装置(液晶プロジェクター)において、RGB用のライトバルブとして用いることができる。この場合、RGB用の各電気光学装置100の各々には、RGB色分解用のダイクロイックミラーを介して分解された各色の光が投射光として各々入射されることになるので、カラーフィルターは形成されない。
(素子基板10の構成)
図3(a)、(b)は各々、本発明の実施の形態1に係る反射型の電気光学装置100に用いた素子基板10において互いに隣り合う画素の平面図、およびそのA1−A1′線に相当する位置で電気光学装置100を切断したときの断面図である。なお、図3(a)において、データ線6aおよびそれと同時形成された導電膜は細い一点鎖線で示し、走査線4およびそれと同時形成された導電膜は細い実線で示し、半導体膜1aは細くて短い点線で示し、画素電極9aについては細い二点鎖線で示してある。また、図3(a)において、第1ゲート電極11aは太い実線で示し、保持容量形成用の下電極7aは細くて長い破線で示し、保持容量形成用の上電極5aは太くて長い破線で示してある。
図3(a)、(b)は各々、本発明の実施の形態1に係る反射型の電気光学装置100に用いた素子基板10において互いに隣り合う画素の平面図、およびそのA1−A1′線に相当する位置で電気光学装置100を切断したときの断面図である。なお、図3(a)において、データ線6aおよびそれと同時形成された導電膜は細い一点鎖線で示し、走査線4およびそれと同時形成された導電膜は細い実線で示し、半導体膜1aは細くて短い点線で示し、画素電極9aについては細い二点鎖線で示してある。また、図3(a)において、第1ゲート電極11aは太い実線で示し、保持容量形成用の下電極7aは細くて長い破線で示し、保持容量形成用の上電極5aは太くて長い破線で示してある。
図3(a)、(b)に示す電気光学装置100において、素子基板10は、基板本体を構成する半導体基板11として単結晶シリコン基板が用いられており、かかる単結晶シリコン基板は、例えばP型の単結晶シリコン基板である。半導体基板11の第1面11xおよび第2面11yのうち、対向基板20側に位置する第1面11xには、画素トランジスター30の形成領域を囲むように素子分離用絶縁膜11e(素子分離部)が形成されている。
かかる半導体基板11の第1面11xの表面において、素子分離用絶縁膜11eで囲まれた領域は、N型の不純物が導入された不純物導入領域になっており、かかる不純物導入領域によって、第1ゲート電極11a(バックゲート)が形成されている。第1ゲート電極11aの表面は、第1ゲート絶縁層70で覆われており、かかる第1ゲート絶縁層70の表面は平坦面になっている。本形態において、第1ゲート絶縁層70は、CVD(Chemical Vapor Deposition)法等により形成されたシリコン酸化膜やシリコン窒化膜からなる。第1ゲート絶縁層70は、熱酸化により形成されたシリコン酸化膜であってよい。また、第1ゲート絶縁層70は、熱酸化により形成されたシリコン酸化膜と、CVD法等により形成されたシリコン酸化膜やシリコン窒化膜との複層膜からなる構成であってもよい。
第1ゲート絶縁層70の上層側には、N型の画素トランジスター30を構成する島状の半導体膜1aが形成されており、かかる半導体膜1aはポリシリコン膜からなる。画素トランジスター30は、島状のポリシリコン膜からなる半導体膜1aに対して、チャネル領域1g、低濃度ソース領域1b、高濃度ソース領域1d、低濃度ドレイン領域1c、および高濃度ドレイン領域1eが形成されたLDD(Lightly Doped Drain)構造を備えている。
半導体膜1aの表面側には、シリコン酸化膜やシリコン窒化膜からなる第2ゲート絶縁層2が形成されている。本形態において、第2ゲート絶縁層2は、熱酸化により形成されたシリコン酸化膜からなる。第2ゲート絶縁層2は、CVD法等により形成されたシリコン酸化膜やシリコン窒化膜であってもよい。また、第2ゲート絶縁層2は、熱酸化により形成されたシリコン酸化膜と、CVD法等により形成されたシリコン酸化膜やシリコン窒化膜との複層膜からなる構成であってもよい。
第2ゲート絶縁層2の表面には、金属膜、金属シリサイド膜、ドープトシリコン膜からなる第2ゲート電極3aが形成されている。また、半導体膜1aの側方において、素子分離用絶縁膜11eの表面には中継電極3bが形成されており、かかる中継電極3bは第2ゲート電極3aと同層の導電膜からなる。本形態において、低濃度ソース領域1bおよび低濃度ドレイン領域1cは、第2ゲート電極3aに自己整合的に形成されている。なお、本形態において、画素トランジスター30はLDD構造を備えているが、高濃度ソース領域および高濃度ドレイン領域が第2ゲート電極3aに自己整合的に形成されているセルフアライン構造を採用してもよい。
第2ゲート電極3aは、半導体膜1aの側方で第1ゲート絶縁層70に形成されたコンタクトホール70aを介して第1ゲート電極11aに接続している。第2ゲート電極3aは走査線4として延在しており、第1ゲート電極11aおよび第2ゲート電極3aには走査線4を介して走査信号が印加される。なお、第2ゲート電極3aに代えて、第1ゲート電極11aを延在させて走査線4を構成してもよい。また、第1ゲート電極11aおよび第2ゲート電極3aの双方を延在させて走査線4を構成してもよく、この場合、画素100aでは、コンタクトホール70aを介して、第1ゲート電極11aと第2ゲート電極3aとを電気的に接続する必要はない。
このように構成した素子基板10において、チャネル領域1gには第1ゲート絶縁層70を介して第1ゲート電極11aが対向し、チャネル領域1gには第2ゲート絶縁層2を介して第2ゲート電極3aが対向している。このため、画素トランジスター30は、バックゲート構造を備えている。本形態において、第1ゲート電極11aは、チャネル領域1gを含む半導体膜1aの略全体に対向し、第2ゲート電極3aはチャネル領域1gのみに対向している。但し、第1ゲート電極11aおよび第2ゲート電極3aの双方がチャネル領域1gのみに対向している構成を採用してもよい。
第2ゲート電極3aおよび中継電極3bの上層側には、シリコン酸化膜やシリコン窒化膜等の透光性絶縁膜からなる層間絶縁膜71、72、73が形成されている。
層間絶縁膜71と層間絶縁膜72の層間には金属膜、金属シリサイド膜、ドープトシリコン膜からなる保持容量形成用の下電極7aが形成されており、かかる下電極7aは、層間絶縁膜71および第2ゲート絶縁層2を貫通するコンクタトホール71bを介してドレイン領域1eに接続している。また、下電極7aは、層間絶縁膜71を貫通するコンクタトホール71cを介して中継電極3bに接続していている。
保持容量形成用の下電極7aの表面には、シリコン酸化膜あるいはシリコン窒化膜からなる誘電体層74が形成されており、かかる誘電体層74は層間絶縁膜71、72、73に比してかなり膜厚が薄い。誘電体層74の上層には、金属膜、金属シリサイド膜、ドープトシリコン膜からなる保持容量形成用の上電極5aが形成されており、かかる上電極5a、誘電体層74および下電極7aによって、図1を参照して説明した保持容量60が形成されている。上電極5aは容量線5として延在している。
層間絶縁膜72と層間絶縁膜73の層間には金属膜、金属シリサイド膜、ドープトシリコン膜からなるデータ線6aおよびドレイン電極6bが形成されている。データ線6aおよびドレイン電極6bは同層の導電膜からなる。データ線6aは、層間絶縁膜72、誘電体層74、層間絶縁膜71および第2ゲート絶縁層2を貫通するコンタクトホール72aを介して高濃度ソース領域1dに接続している。また、ドレイン電極6bは、層間絶縁膜72、誘電体層74および層間絶縁膜71を貫通するコンタクトホール72bを介して中継電極3bに接続し、さらに下電極7aを介して高濃度ドレイン領域1eに電気的に接続している。
層間絶縁膜73の表面には光反射性の画素電極9aが島状に形成されており、画素電極9aは、層間絶縁膜73に形成されたコンタクトホール73aを介してドレイン電極6bに電気的に接続されている。かかる電気的な接続を行なうにあたって、本形態では、コンタクトホール73aの内部は、プラグ8aと称せられる導電膜によって埋められ、画素電極9aはプラグ8aを介してドレイン電極6bに電気的に接続されている。層間絶縁膜73の表面とプラグ8aの表面は連続した平坦面を形成しており、かかる平坦面上に画素電極9aが形成されている。
画素電極9aの表面側には配向膜16が形成されている。本形態において、画素電極9aは、アルミニウム材料からなる反射性導電膜が用いられているが、画素電極9aの表面に配向膜16を直接形成した場合、反射率が低くなる。そこで、本形態では、画素電極9aと配向膜16との間には誘電体層18が形成されている。かかる誘電体層18は、複数の誘電体膜からなる誘電体多層膜であり、増反射膜として機能する。このため、画素電極9aの上層に配向膜16を形成しても高い反射率が得られる。かかる誘電体層18は、屈折率が低い誘電体膜からなる低屈折率層181と、この低屈折率層181より屈折率が高い誘電体膜からなる高屈折率層182とが交互に積層された誘電体多層膜である。誘電体層18は、低屈折率層181と高屈折率層182とが交互に1層ずつ、計2層形成された構成や、低屈折率層181と高屈折率層182とを1組にして複数組(例えば、2組)が積層された構成を有している。本形態において、誘電体層18は、低屈折率層181と高屈折率層182とが交互に1層ずつ、計2層形成された構成を有している。
低屈折率層181と高屈折率層182とは、屈折率の相対的な高低に定義されるものであり、その高低に絶対的な数値が存在するものではない。従って、例えば、屈折率が1.7未満のものを低屈折率層181とし、屈折率が1.7以上のものを高屈折率層182と定義すれば、低屈折率層181および高屈折率層182としては、以下の材料
低屈折率層181
フッ化マグネシウム(MgF2)/屈折率=1.38
二酸化シリコン(SiO2)/屈折率=1.46
フッ化ランタン(LaF3)/屈折率=1.59
酸化アルミニウム(Al2O3)/屈折率=1.62
フッ化セリウム(CeF3)/屈折率=1.63
高屈折率層182
酸化インジウム(In2O3)/屈折率=2.00
窒化シリコン(SiN)/屈折率=2.05
酸化チタン(TiO2)/屈折率=2.10
酸化ジルコニウム(ZrOF2)/屈折率=2.10
酸化タンタル(Ta2O5)/屈折率=2.10
酸化タングステン(WO3)/屈折率=2.35
硫化亜鉛(ZnS)/屈折率=2.35
酸化セリウム(CeO2)/屈折率=2.42
の単一系や混合系が用いられる。
低屈折率層181
フッ化マグネシウム(MgF2)/屈折率=1.38
二酸化シリコン(SiO2)/屈折率=1.46
フッ化ランタン(LaF3)/屈折率=1.59
酸化アルミニウム(Al2O3)/屈折率=1.62
フッ化セリウム(CeF3)/屈折率=1.63
高屈折率層182
酸化インジウム(In2O3)/屈折率=2.00
窒化シリコン(SiN)/屈折率=2.05
酸化チタン(TiO2)/屈折率=2.10
酸化ジルコニウム(ZrOF2)/屈折率=2.10
酸化タンタル(Ta2O5)/屈折率=2.10
酸化タングステン(WO3)/屈折率=2.35
硫化亜鉛(ZnS)/屈折率=2.35
酸化セリウム(CeO2)/屈折率=2.42
の単一系や混合系が用いられる。
これらのいずれの誘電体膜を用いた場合も、低屈折率層181および高屈折率層182の各々の光学的膜厚nd(n=屈折率、d=膜厚)は、設計の際の波長λ0の1/4倍に設定される。また、誘電体層18は、少なくとも画素電極9aの上層に形成されていればよいが、本発明では、素子基板10の全面または略全面に形成されている。ここで、設計の際の波長λ0は、可視域の任意の波長を設定することができる。その際、低屈折率層181に対する設計の際の波長λ0と、高屈折率層182に対する設計の際の波長λ0とは、互いに同一である構成、あるいは互いに相違する構成のいずれであってもよい。
本形態では、配向膜16に対するラビングを均一に行なうという観点から、互いに隣り合う画素電極9aの間9sは表面絶縁膜76で埋められている。このため、画素電極9aの表面と表面絶縁膜76の表面は、連続した平坦面を形成しており、かかる平坦面上に誘電体層18および配向膜16が形成されている。
(対向基板20の構成)
対向基板20において、基板本体としての透光性基板20dでは、素子基板10と対向する面全体にITO膜からなる共通電極21が形成され、共通電極21の表面側には配向膜26が形成されている。ここで、液晶層50に交流駆動する場合、画素電極9aと共通電極21とでは、仕事関数が相違しているため、液晶層50に非対称な電界がかかることになる。その結果、電気光学装置100において同一パターンを長時間表示すると焼き付きなどの不具合が発生する。そこで、本形態の電気光学装置100では、画素電極9aの上層に誘電体多層膜からなる誘電体層18が形成されていることを利用して、画素電極9a側の仕事関数と共通電極21側の仕事関数とを一致あるいは近似させる。すなわち、本形態では、画素電極9aの上層(画素電極9aと配向膜16との間)に誘電体多層膜からなる誘電体層18が形成されているので、共通電極21の上層(共通電極21と配向膜26との間)にも誘電体層28が形成されている。かかる誘電体層28としては、上記の誘電体膜18を用いることができる。
対向基板20において、基板本体としての透光性基板20dでは、素子基板10と対向する面全体にITO膜からなる共通電極21が形成され、共通電極21の表面側には配向膜26が形成されている。ここで、液晶層50に交流駆動する場合、画素電極9aと共通電極21とでは、仕事関数が相違しているため、液晶層50に非対称な電界がかかることになる。その結果、電気光学装置100において同一パターンを長時間表示すると焼き付きなどの不具合が発生する。そこで、本形態の電気光学装置100では、画素電極9aの上層に誘電体多層膜からなる誘電体層18が形成されていることを利用して、画素電極9a側の仕事関数と共通電極21側の仕事関数とを一致あるいは近似させる。すなわち、本形態では、画素電極9aの上層(画素電極9aと配向膜16との間)に誘電体多層膜からなる誘電体層18が形成されているので、共通電極21の上層(共通電極21と配向膜26との間)にも誘電体層28が形成されている。かかる誘電体層28としては、上記の誘電体膜18を用いることができる。
このように構成した対向基板20と素子基板10とは、画素電極9aと共通電極21とが対面するように対向配置され、かつ、これらの基板間には、シール材107により囲まれた空間内に電気光学物質としての液晶層50が封入されている。液晶層50は、画素電極9aからの電界が印加されていない状態で、素子基板10および対向基板20に形成された配向膜16、26により所定の配向状態をとる。液晶層50は、例えば一種または数種のネマティック液晶を混合したもの等からなる。配向膜16、26は、ラビング処理を施したポリイミド膜等からなる。
(電気光学装置100の素子基板10の製造方法)
以下、図4、図5および図6を参照して、本発明の実施の形態1に係る電気光学装置100の製造方法を説明しながら、電気光学装置100の構成を詳述する。図4は、本発明の実施の形態1に係る電気光学装置に用いた素子基板に素子分離部を形成する方法を示す工程断面図である。図5は、本発明の実施の形態1に係る電気光学装置に用いた素子基板の製造工程において第2ゲート絶縁層を形成するまでの工程を示す工程断面図である。図6は、本発明の実施の形態1に係る電気光学装置に用いた素子基板の製造工程において第2ゲート絶縁層を形成した以降の工程を示す工程断面図である。
以下、図4、図5および図6を参照して、本発明の実施の形態1に係る電気光学装置100の製造方法を説明しながら、電気光学装置100の構成を詳述する。図4は、本発明の実施の形態1に係る電気光学装置に用いた素子基板に素子分離部を形成する方法を示す工程断面図である。図5は、本発明の実施の形態1に係る電気光学装置に用いた素子基板の製造工程において第2ゲート絶縁層を形成するまでの工程を示す工程断面図である。図6は、本発明の実施の形態1に係る電気光学装置に用いた素子基板の製造工程において第2ゲート絶縁層を形成した以降の工程を示す工程断面図である。
本形態の電気光学装置100の素子基板10を製造するには、まず、図4(a)に示すように、単結晶シリコン基板からなる半導体基板11を準備する。次に、図4(b)に示すように、半導体基板11の第1面11xに、熱酸化法やCVD法等により、シリコン酸化膜14を形成した後、CVD法等により、シリコン酸化膜14の上層にシリコン窒化膜15を形成する。
次に、図4(c)に示すように、フォトリソグラフィ技術を用いて、シリコン窒化膜15をパターニングし、素子分離用絶縁膜11eを形成すべき領域に開口部15bを備えたマスク15aを形成する。
次に、図4(d)に示すように、酸素や蒸気等を含む雰囲気中で半導体基板11を加熱し、マスク15aの開口部15bと重なる領域の半導体基板11を酸化させて、膜厚が1μm程度のシリコン酸化膜からなる素子分離用絶縁膜11eを形成する。
次に、図4(e)に示すように、エッチング処理および研磨処理によって、マスク15aおよびシリコン酸化膜14を除去するとともに、半導体基板11の表面を平坦化する。
次に、図5(a)に示すように、CVD法等により、半導体基板11の第1面11xの全面にシリコン酸化膜あるいはシリコン窒化膜からなる第1ゲート絶縁層70を形成する。本形態では、第1ゲート絶縁層70としてシリコン酸化膜を形成する。このため、第1ゲート絶縁層70と素子分離用絶縁膜11eとは一体のシリコン酸化膜となる。また、第1ゲート絶縁層70を形成するにあたっては、熱酸化法を採用してもよく、この場合、素子分離用絶縁膜11eが形成されていない領域に熱酸化膜からなる第1ゲート絶縁層70が形成され、素子分離用絶縁膜11eが形成されている領域では、熱酸化膜が形成されないか、わかずかに生成されるだけである。また、図4(b)、(c)に示すシリコン酸化膜14を第1ゲート絶縁層70として利用してもよく、この場合、図4(e)に示すエッチング工程では、シリコン窒化膜からなるマスク15a、および素子分離用絶縁膜11eの表面部分のみを除去し、シリコン酸化膜14を残せばよい。さらに、図4(a)、(b)に示すシリコン酸化膜14、およびシリコン窒化膜からなるマスク15aを第1ゲート絶縁層70として利用してもよく、この場合、エッチング工程を行わない。
次に、図5(b)に示すように、半導体基板11の第1面11x側にマスク(図示せず)を形成した状態で、半導体基板11の第1面11xの表面において素子分離用絶縁膜11eで囲まれた領域内に対してN型不純物を導入して第1ゲート電極11aを形成する。なお、本形態では、素子分離用絶縁膜11eが形成されていない領域全体を不純物導入領域としてもよいことから、半導体基板11の第1面11x側にマスクを形成せずに不純物を導入してもよい。この場合、素子分離用絶縁膜11eがマスクとして機能するため、素子分離用絶縁膜11eで囲まれた領域内のみに第1ゲート電極11aが形成される。
次に、図5(c)に示すように、第1ゲート絶縁層70の表面全体にアモルファスのシリコン膜を形成した後、温度が600℃を超える窒素雰囲気でのアニールや、レーザアニールによって、アモルファスシリコン膜をポリシリコン膜とする。次に、図5(d)に示すように、フォトリソグラフィ技術を用いてポリシリコン膜1をパターニングし、島状の半導体膜1aを形成する。
次に、図5(e)に示すように、800〜1000℃の温度で熱酸化を行い、半導体膜1aの表面側に第2ゲート絶縁層2を形成する。なお、第2ゲート絶縁層2を形成するにあたっては、CVD法によってシリコン酸化膜あるいはシリコン窒化膜を形成してもよい。また、半導体膜1aに対する熱酸化によってシリコン酸化膜を形成した後、CVD法によってシリコン窒化膜を形成して、第2ゲート絶縁層2を形成してもよい。
次に、図6(a)に示すように、フォトリソグラフィ技術を用いて、第1ゲート絶縁層70において、半導体膜1aの側方、かつ、第1ゲート電極11aと重なる領域にコンタクトホール70aを形成する。
次に、図6(b)に示すように、第2ゲート絶縁層2の表面に、金属膜、金属シリサイド膜、ドープトシリコン膜などの導電膜3を形成した後、フォトリソグラフィ技術を用いて導電膜3をパターニングし、図6(c)に示すように、第2ゲート電極3aおよび中継電極3bを形成する。
次に、図6(d)に示すように、第2ゲート電極3aを広めに覆うマスク(図示せず)を形成した状態で半導体膜1aに高濃度N型の不純物を導入して、高濃度ソース領域1dおよび高濃度ドレイン領域1eを形成する工程と、第2ゲート電極3aをマスクにして半導体膜1aに低濃度N型の不純物を導入して、低濃度ソース領域1bおよび低濃度ドレイン領域1cを形成する工程とを行なう。その結果、半導体膜1aにおいて第2ゲート電極3aと重なる部分にチャネル領域1gが形成される。
それ以降の工程については、周知の半導体プロセスなどを順次行って、層間絶縁膜71、保持容量形成用の下電極7a、誘電体層74、保持容量形成用の上電極5a、層間絶縁膜72、データ線6a、層間絶縁膜73、プラグ8a、画素電極9a、表面絶縁膜76、誘電体層18、配向膜16を形成する工程を順次行う。なお、プラグ8aを形成する工程では、層間絶縁膜73にコンタクトホール73aを形成した後、導電膜を形成し、しかる後に研磨を行なう。また、表面絶縁膜76を形成する工程では、画素電極9aを形成した後、絶縁膜を形成し、しかる後に研磨を行なう。
(別の製造方法)
図7は、本発明の実施の形態1に係る電気光学装置に用いた素子基板に素子分離部を形成する別の方法を示す工程断面図である。図5では、局所酸化膜を利用して素子分離用絶縁膜11e(素子分離部)を形成したが、図7に示すトレンチ分離(STI(Shallow Trench Isolation)構造)を採用してもよい。
図7は、本発明の実施の形態1に係る電気光学装置に用いた素子基板に素子分離部を形成する別の方法を示す工程断面図である。図5では、局所酸化膜を利用して素子分離用絶縁膜11e(素子分離部)を形成したが、図7に示すトレンチ分離(STI(Shallow Trench Isolation)構造)を採用してもよい。
図7に示す方法では、まず、図7(a)に示すように、単結晶シリコン基板からなる半導体基板11を準備する。次に、図7(b)に示すように、半導体基板11の第1面11xに、熱酸化法やCVD法等により、シリコン酸化膜14を形成した後、CVD法等により、シリコン酸化膜14の上層にシリコン窒化膜15を形成する。
次に、図7(c)に示すように、フォトリソグラフィ技術を用いて、シリコン窒化膜15およびシリコン酸化膜14をパターニングし、素子分離用絶縁膜11eを形成すべき領域に開口部15dを備えたマスク15cを形成する。
次に、図7(d)に示すように、マスク15cの開口部15dから半導体基板11の第1面11xをエッチングして溝状の凹部11sを形成する。
次に、図7(e)に示すように、CVD法などにより、凹部11sを埋める膜厚をもったシリコン酸化膜などの絶縁膜11tを形成した後、研磨処理によって、絶縁膜11tの表面およびマスク15cを除去するとともに、半導体基板11の表面を平坦化する。その結果、画素トランジスター30の形成予定領域を囲むように素子分離用絶縁膜11eを形成することができる。
(本形態の主な効果)
以上説明したように、本形態の電気光学装置100では、素子基板10の基板本体として、単結晶シリコン基板からなる半導体基板11が用いられており、かかる半導体基板11は、ガラス基板や石英基板に比して熱伝導率が高く、放熱性に優れている。このため、素子基板10の温度上昇を防止することができる。それ故、後述する投射型表示装置においては強い光を電気光学装置100に供給して高輝度化を図ることができる。
以上説明したように、本形態の電気光学装置100では、素子基板10の基板本体として、単結晶シリコン基板からなる半導体基板11が用いられており、かかる半導体基板11は、ガラス基板や石英基板に比して熱伝導率が高く、放熱性に優れている。このため、素子基板10の温度上昇を防止することができる。それ故、後述する投射型表示装置においては強い光を電気光学装置100に供給して高輝度化を図ることができる。
また、素子基板10上に画素トランジスター30を構成するにあたって、本形態では、半導体基板11上に形成した半導体膜1aを用いている。このため、半導体基板11に複雑な素子分離やウエルを構成する必要がない。また、半導体基板11に光が入射した場合でも、画素トランジスター30は、光電流に起因する誤動作が発生しない。
また、本形態では、素子基板10の基板本体として半導体基板11を用いたことを利用して画素トランジスター30の特性を向上させている。すなわち、本形態では、半導体基板11の表面に不純物を導入して第1ゲート電極11aを形成し、かかる第1ゲート電極11aを画素トランジスター30のバックゲートとして利用する。このため、半導体基板11に対する成膜工程を追加しなくても、バックゲート構造の画素トランジスター30を構成することができ、かかるバックゲート構造の画素トランジスター30によればオン動作速度の向上を図ることができる。
[実施の形態2]
(素子基板10の構成)
図8(a)、(b)は各々、本発明の実施の形態2に係る反射型の電気光学装置100に用いた素子基板10において互いに隣り合う画素の平面図、およびそのA2−A2′線に相当する位置で電気光学装置100を切断したときの断面図である。なお、図8(a)において、データ線6aおよびそれと同時形成された導電膜は細い一点鎖線で示し、走査線4およびそれと同時形成された導電膜は細い実線で示し、半導体膜1aは細くて短い点線で示し、画素電極9aについては細い二点鎖線で示してある。また、図8(a)において、第1ゲート電極11aおよび第1保持容量電極11bは太い実線で示してある。また、本形態の基本的な構成は実施の形態1と同様であるため、共通する機能を有する部分については、可能な限り、同一の符号を付してある。
(素子基板10の構成)
図8(a)、(b)は各々、本発明の実施の形態2に係る反射型の電気光学装置100に用いた素子基板10において互いに隣り合う画素の平面図、およびそのA2−A2′線に相当する位置で電気光学装置100を切断したときの断面図である。なお、図8(a)において、データ線6aおよびそれと同時形成された導電膜は細い一点鎖線で示し、走査線4およびそれと同時形成された導電膜は細い実線で示し、半導体膜1aは細くて短い点線で示し、画素電極9aについては細い二点鎖線で示してある。また、図8(a)において、第1ゲート電極11aおよび第1保持容量電極11bは太い実線で示してある。また、本形態の基本的な構成は実施の形態1と同様であるため、共通する機能を有する部分については、可能な限り、同一の符号を付してある。
図8(a)、(b)に示す電気光学装置100においても、実施の形態1と同様、素子基板10では、基板本体を構成する半導体基板11として、P型の単結晶シリコン基板が用いられている。半導体基板11の第1面11xには、画素トランジスター30の形成領域を囲むように素子分離用絶縁膜11eが形成されている。また、素子分離用絶縁膜11eは、後述する第1保持容量電極11bの周りも囲むように形成されており、画素トランジスター30の形成領域と第1保持容量電極11bとによって挟まれた領域には素子分離用絶縁膜11eが介在する。
かかる半導体基板11の第1面11xにおいて、素子分離用絶縁膜11eで囲まれた領域は、N型の不純物が導入された不純物導入領域になっており、かかる不純物導入領域によって、第1ゲート電極11aと第1保持容量電極11bとが形成されている。第1保持容量電極11bは容量線5として延在している。
第1ゲート電極11aの表面は第1ゲート絶縁層70で覆われており、かかる第1ゲート絶縁層70の表面は全体が平坦面になっている。また、第1保持容量電極11bの表面は、第1ゲート絶縁層70と同層の保持容量用誘電体層70cで覆われている。第1ゲート絶縁層70および保持容量用誘電体層70cは、CVD法等により形成されたシリコン酸化膜やシリコン窒化膜からなる。第1ゲート絶縁層70および保持容量用誘電体層70cは、熱酸化により形成されたシリコン酸化膜であってよい。また、第1ゲート絶縁層70および保持容量用誘電体層70cは、熱酸化により形成されたシリコン酸化膜と、CVD法等により形成されたシリコン酸化膜やシリコン窒化膜との複層膜からなる構成であってもよい。
第1ゲート絶縁層70の上層側には、N型の画素トランジスター30(薄膜トランジスター)を構成する島状の半導体膜1aが形成されており、かかる半導体膜1aはポリシリコン膜からなる。画素トランジスター30は、島状のポリシリコン膜からなる半導体膜1aに対して、チャネル領域1g、低濃度ソース領域1b、高濃度ソース領域1d、低濃度ドレイン領域1c、および高濃度ドレイン領域1eが形成されたLDD構造を備えている。
半導体膜1aの表面側には、シリコン酸化膜やシリコン窒化膜からなる透光性の第2ゲート絶縁層2が形成されている。本形態において、第2ゲート絶縁層2は、熱酸化により形成されたシリコン酸化膜からなる。第2ゲート絶縁層2は、CVD法等により形成されたシリコン酸化膜やシリコン窒化膜であってもよい。また、第2ゲート絶縁層2は、熱酸化により形成されたシリコン酸化膜と、CVD法等により形成されたシリコン酸化膜やシリコン窒化膜との複層膜からなる構成であってもよい。
第2ゲート絶縁層2の表面には、金属膜、金属シリサイド膜、ドープトシリコン膜からなる第2ゲート電極3aが形成されている。第2ゲート電極3aは、半導体膜1aの側方で第1ゲート絶縁層70に形成されたコンタクトホール70aを介して第1ゲート電極11aに接続している。本形態において、第2ゲート電極3aは走査線4として延在しており、第1ゲート電極11aおよび第2ゲート電極3aには走査線4を介して走査信号が印加される。なお、第2ゲート電極3aに代えて、第1ゲート電極11aを延在させて走査線4を構成してもよい。また、第1ゲート電極11aおよび第2ゲート電極3aの双方を延在させて走査線4を構成してもよく、この場合、画素100aでは、コンタクトホール70aを介して、第1ゲート電極11aと第2ゲート電極3aとを電気的に接続する必要はない。これらいずれの構成を採用した場合でも、チャネル領域1gには第1ゲート絶縁層70を介して第1ゲート電極11aが対向し、チャネル領域1gには第2ゲート絶縁層2を介して第2ゲート電極3aが対向している。このため、画素トランジスター30は、バックゲート構造を備えている。本形態において、第1ゲート電極11aは、チャネル領域1gを含む半導体膜1aの略全体に対向し、第2ゲート電極3aはチャネル領域1gのみに対向している。但し、第1ゲート電極11aおよび第2ゲート電極3aの双方がチャネル領域1gのみに対向している構成を採用してもよい。
また、保持容量用誘電体層70cの表面には第2保持容量電極3cが形成されており、かかる第2保持容量電極3cは、第2ゲート電極3aと同時形成されてなる。このため、第2保持容量電極3cと第2ゲート電極3aとは同層の導電膜からなる。ここで、第2保持容量電極3cは、保持容量用誘電体層70cを介して第1保持容量電極11bと対向し、保持容量60を構成している。
第2ゲート電極3aおよび第2保持容量電極3cの上層側には、シリコン酸化膜やシリコン窒化膜等の透光性絶縁膜からなる層間絶縁膜71、73が形成されている。層間絶縁膜71と層間絶縁膜73の層間には金属膜、金属シリサイド膜、ドープトシリコン膜からなるデータ線6aおよびドレイン電極6bが形成されている。データ線6aおよびドレイン電極6bは同層の導電膜からなる。データ線6aは、層間絶縁膜71および第2ゲート絶縁層2を貫通するコンタクトホール71aを介して高濃度ソース領域1dに接続し、ドレイン電極6bは、層間絶縁膜71および第2ゲート絶縁層2を貫通するコンタクトホール71cを介して高濃度ドレイン領域1eに接続している。また、ドレイン電極6bは、層間絶縁膜71を貫通するコンタクトホール71dを介して第2保持容量電極3cにも接続している。
層間絶縁膜73の表面には光反射性の画素電極9aが島状に形成されており、画素電極9aは、コンタクトホール73a内のプラグ8aを介してドレイン電極6bに電気的に接続されている。層間絶縁膜73の表面とプラグ8aの表面は、連続した平坦面を形成しており、かかる平坦面上に画素電極9aが形成されている。画素電極9aの表面側には、誘電体膜18および配向膜16が形成されており、互いに隣り合う画素電極9aの間9sは表面絶縁膜76で埋められている。このため、画素電極9aの表面と表面絶縁膜76の表面は、連続した平坦面を形成している。
かかる電気光学装置100の素子基板10の製造方法は、実施の形態1と略同様であるため、説明を省略する。
(本形態の主な効果)
以上説明したように、本形態の電気光学装置100でも、実施の形態1と同様、素子基板10の基板本体として、単結晶シリコン基板からなる半導体基板11が用いられており、かかる半導体基板11は、ガラス基板や石英基板に比して熱伝導率が高く、放熱性に優れている。また、素子基板10上に画素トランジスター30を構成するにあたって、本形態では、半導体基板11上に形成した半導体膜1aを用いている。このため、半導体基板11に複雑な素子分離やウエルを構成する必要がなく、素子分離用絶縁層11eを利用した簡素な素子分離で済む。また、半導体基板11に光が入射した場合でも、画素トランジスター30は、光電流に起因する誤動作が発生しない。
以上説明したように、本形態の電気光学装置100でも、実施の形態1と同様、素子基板10の基板本体として、単結晶シリコン基板からなる半導体基板11が用いられており、かかる半導体基板11は、ガラス基板や石英基板に比して熱伝導率が高く、放熱性に優れている。また、素子基板10上に画素トランジスター30を構成するにあたって、本形態では、半導体基板11上に形成した半導体膜1aを用いている。このため、半導体基板11に複雑な素子分離やウエルを構成する必要がなく、素子分離用絶縁層11eを利用した簡素な素子分離で済む。また、半導体基板11に光が入射した場合でも、画素トランジスター30は、光電流に起因する誤動作が発生しない。
また、本形態では、半導体基板11の表面に不純物を導入して第1ゲート電極11aを形成し、かかる第1ゲート電極11aを画素トランジスター30のバックゲートとして利用する。このため、半導体基板11に対する成膜工程を追加しなくても、バックゲート構造の画素トランジスター30を構成することができ、かかるバックゲート構造の画素トランジスター30によればオン動作速度の向上を図ることができる。
さらに、本形態では、素子基板10の基板本体として半導体基板11を用い、かつ、画素トランジスター30にバックゲート(第1ゲート電極11a)を設けたことを利用して保持容量60を構成している。すなわち、本形態では、半導体基板11の表面に不純物を導入して第1ゲート電極11aおよび第1保持容量電極11bを同時形成し、第1ゲート絶縁層70および保持容量用誘電体層70cを同時形成し、第2ゲート電極3aおよび第2保持容量電極3cを同時形成している。このため、本形態によれば、新たな工程を一切追加せずに、保持容量60を形成することができる。
[実施の形態3]
(素子基板10の構成)
図9(a)、(b)は各々、本発明の実施の形態3に係る反射型の電気光学装置100に用いた素子基板10において互いに隣り合う画素の平面図、およびそのA3−A3′線に相当する位置で電気光学装置100を切断したときの断面図である。なお、図9(a)において、データ線6aおよびそれと同時形成された導電膜は細い一点鎖線で示し、走査線4およびそれと同時形成された導電膜は細い実線で示し、半導体膜1aは細くて短い点線で示し、画素電極9aについては細い二点鎖線で示してある。また、図9(a)において、第1ゲート電極11aおよび第1保持容量電極11bは太い実線で示してある。また、本形態の基本的な構成は実施の形態1、2と同様であるため、共通する機能を有する部分については、可能な限り、同一の符号を付してある。
(素子基板10の構成)
図9(a)、(b)は各々、本発明の実施の形態3に係る反射型の電気光学装置100に用いた素子基板10において互いに隣り合う画素の平面図、およびそのA3−A3′線に相当する位置で電気光学装置100を切断したときの断面図である。なお、図9(a)において、データ線6aおよびそれと同時形成された導電膜は細い一点鎖線で示し、走査線4およびそれと同時形成された導電膜は細い実線で示し、半導体膜1aは細くて短い点線で示し、画素電極9aについては細い二点鎖線で示してある。また、図9(a)において、第1ゲート電極11aおよび第1保持容量電極11bは太い実線で示してある。また、本形態の基本的な構成は実施の形態1、2と同様であるため、共通する機能を有する部分については、可能な限り、同一の符号を付してある。
図9(a)、(b)に示す電気光学装置100においても、実施の形態1と同様、素子基板10では、基板本体を構成する半導体基板11として、P型の単結晶シリコン基板が用いられている。半導体基板11の第1面11xには、画素トランジスター30の形成領域を囲むように素子分離用絶縁膜11eが形成されている。また、素子分離用絶縁膜11eは、後述する第1保持容量電極11bの周りも囲むように形成されており、画素トランジスター30の形成領域と第1保持容量電極11bとによって挟まれた領域には素子分離用絶縁膜11eが介在する。
かかる半導体基板11の第1面11xにおいて、素子分離用絶縁膜11eで囲まれた領域は、N型の不純物が導入された不純物導入領域になっており、かかる不純物導入領域によって、第1ゲート電極11aと第1保持容量電極11bとが形成されている。
第1ゲート電極11aの表面は、第1ゲート絶縁層70で覆われており、かかる第1ゲート絶縁層70の表面は全体が平坦面になっている。また、第1保持容量電極11bの表面は、第1ゲート絶縁層70と同層の保持容量用誘電体層70cで覆われている。第1ゲート絶縁層70および保持容量用誘電体層70cは、CVD法等により形成されたシリコン酸化膜やシリコン窒化膜からなる。
第1ゲート絶縁層70の上層側には、N型の画素トランジスター30を構成する島状の半導体膜1aが形成されており、かかる半導体膜1aはポリシリコン膜からなる。画素トランジスター30は、島状のポリシリコン膜からなる半導体膜1aに対して、チャネル領域1g、低濃度ソース領域1b、高濃度ソース領域1d、低濃度ドレイン領域1c、および高濃度ドレイン領域1eが形成されたLDD構造を備えている。
ここで、半導体膜1aは、高濃度ドレイン領域1eから第1保持容量電極11bと対向する延在部分を備えており、かかる延在部分は、第1保持容量電極11bに対して保持容量用誘電体層70cを介して対向する第2保持容量電極1fになっている。このようにして本形態では、第1保持容量電極11b、保持容量用誘電体層70cおよび第2保持容量電極1fによって第1保持容量61が構成されている。
半導体膜1aの表面側には、シリコン酸化膜やシリコン窒化膜からなる透光性の第2ゲート絶縁層2が形成されている。本形態において、第2ゲート絶縁層2は、熱酸化により形成されたシリコン酸化膜からなる。
ここで、第2ゲート絶縁層2のうち、第2保持容量電極1fの表面を覆う部分は、保持容量用上側誘電体層2aになっている。このため、第2ゲート絶縁層2と第2保持容量電極1fとは同層の絶縁膜からなる。
第2ゲート絶縁層2の表面には、金属膜、金属シリサイド膜、ドープトシリコン膜からなる第2ゲート電極3aが形成されている。第2ゲート電極3aは、半導体膜1aの側方で第1ゲート絶縁層70に形成されたコンタクトホール70aを介して第1ゲート電極11aに接続している。本形態において、第2ゲート電極3aは走査線4として延在しており、第1ゲート電極11aおよび第2ゲート電極3aには走査線4を介して走査信号が印加される。なお、第2ゲート電極3aに代えて、第1ゲート電極11aを延在させて走査線4を構成してもよい。また、第1ゲート電極11aおよび第2ゲート電極3aの双方を延在させて走査線4を構成してもよく、この場合、画素100aでは、コンタクトホール70aを介して、第1ゲート電極11aと第2ゲート電極3aとを電気的に接続する必要はない。
これらいずれの構成を採用した場合でも、チャネル領域1gには第1ゲート絶縁層70を介して第1ゲート電極11aが対向し、チャネル領域1gには第2ゲート絶縁層2を介して第2ゲート電極3aが対向している。このため、画素トランジスター30は、バックゲート構造を備えている。本形態において、第1ゲート電極11aは、チャネル領域1gを含む半導体膜1aの略全体に対向し、第2ゲート電極3aはチャネル領域1gのみに対向している。但し、第1ゲート電極11aおよび第2ゲート電極3aの双方がチャネル領域1gのみに対向している構成を採用してもよい。
また、保持容量用上側誘電体層2aの表面には第3保持容量電極3dが形成されており、かかる第3保持容量電極3dは、第2ゲート電極3aと同時形成されてなる。このため、第3保持容量電極3dと第2ゲート電極3aとは、同層の導電膜からなる。ここで、第3保持容量電極3dは、保持容量用上側誘電体層2aを介して第2保持容量電極1fと対向し、第2保持容量62を構成している。また、第3保持容量電極3dは、半導体膜1aの側方で第1ゲート絶縁層70に形成されたコンタクトホール70bを介して第1保持容量電極11bに接続している。このため、本形態では、第1保持容量電極11b、保持容量用誘電体層70cおよび第2保持容量電極1fによって構成された第1保持容量61と、第2保持容量電極1f、保持容量用上側誘電体層2aおよび第3保持容量電極3dによって構成された第2保持容量62とは並列に電気的接続され、保持容量60を構成している。
ここで、第1保持容量電極11bおよび第3保持容量電極3dのいずれにも、図1に示す容量線5を介して共通電位COMが印加される。本形態では、第3保持容量電極3dを走査線4と並列して延在させて容量線5を構成している。但し、第1保持容量電極11bを延在させて容量線5を構成してもよく、この場合、容量線5と走査線4が交差しても短絡するおそれがないので、容量線5をデータ線6aと並列して延在させることもできる。さらに、第1保持容量電極11bおよび第3保持容量電極3dの双方を容量線5として延在させてもよく、この場合、画素内でコンタクトホール70bを介して、第1保持容量電極11bと第3保持容量電極3dとを接続する必要はない。
かかる構成の素子基板10でも、実施の形態2と同様、第2ゲート電極3aおよび第3保持容量電極3dの上層側には、シリコン酸化膜やシリコン窒化膜等の透光性絶縁膜からなる層間絶縁膜71、73が形成されている。層間絶縁膜71と層間絶縁膜73の層間にはデータ線6aおよびドレイン電極6bが形成されており、データ線6aおよびドレイン電極6bは同層の導電膜からなる。層間絶縁膜73の表面には光反射性の画素電極9aが島状に形成されており、画素電極9aは、コンタクトホール73a内のプラグ8aを介してドレイン電極6bに電気的に接続されている。画素電極9aの表面側には、誘電体膜18および配向膜16が形成されており、互いに隣り合う画素電極9aの間9sは表面絶縁膜76で埋められている。
かかる電気光学装置100の素子基板10の製造方法は、実施の形態1と略同様であるため、説明を省略する。
(本形態の主な効果)
以上説明したように、本形態の電気光学装置100でも、実施の形態1、2と同様、素子基板10の基板本体として、単結晶シリコン基板からなる半導体基板11が用いられており、かかる半導体基板11は、ガラス基板や石英基板に比して熱伝導率が高く、放熱性に優れている。また、素子基板10上に画素トランジスター30を構成するにあたって、本形態では、半導体基板11上に形成した半導体膜1aを用いている。このため、半導体基板11に複雑な素子分離やウエルを構成する必要がなく、素子分離用絶縁層11eを利用した簡素な素子分離で済む。また、半導体基板11に光が入射した場合でも、画素トランジスター30は、光電流に起因する誤動作が発生しない。
以上説明したように、本形態の電気光学装置100でも、実施の形態1、2と同様、素子基板10の基板本体として、単結晶シリコン基板からなる半導体基板11が用いられており、かかる半導体基板11は、ガラス基板や石英基板に比して熱伝導率が高く、放熱性に優れている。また、素子基板10上に画素トランジスター30を構成するにあたって、本形態では、半導体基板11上に形成した半導体膜1aを用いている。このため、半導体基板11に複雑な素子分離やウエルを構成する必要がなく、素子分離用絶縁層11eを利用した簡素な素子分離で済む。また、半導体基板11に光が入射した場合でも、画素トランジスター30は、光電流に起因する誤動作が発生しない。
また、本形態では、半導体基板11の表面に不純物を導入して第1ゲート電極11aを形成し、かかる第1ゲート電極11aを画素トランジスター30のバックゲートとして利用する。このため、半導体基板11に対する成膜工程を追加しなくても、バックゲート構造の画素トランジスター30を構成することができ、かかるバックゲート構造の画素トランジスター30によればオン動作速度の向上を図ることができる。
さらに、本形態では、素子基板10の基板本体として半導体基板11を用い、かつ、画素トランジスター30にバックゲート(第1ゲート電極11a)を設けたことを利用して保持容量60の第1保持容量61を構成している。すなわち、本形態では、半導体基板11の表面に不純物を導入して第1ゲート電極11aおよび第1保持容量電極11bを同時形成し、第1ゲート絶縁層70および保持容量用誘電体層70cを同時形成している。このため、本形態によれば、新たな工程を一切追加せずに、第1保持容量61を形成することができる。
また、本形態では、半導体膜1aの一部を第2保持容量電極1fとして利用し、第2ゲート絶縁層2の一部を保持容量用上側誘電体層2aとして利用し、第2ゲート電極3aと第3保持容量電極3dとを同時形成して第2保持容量62を形成している。このため、新たな工程を一切追加せずに、第1保持容量61と第2保持容量62とが並列に電気的接続された保持容量60を形成することができる。従って、画素トランジスター30の耐電圧という観点から第1ゲート絶縁層70および第2ゲート絶縁層2の膜厚を厚くする必要がある場合でも、大きな容量値をもった保持容量60を形成することができる。
[他の実施の形態]
図4を参照して説明した方法では、素子分離用絶縁膜11eの表面を研磨して平坦化したが、図4(d)に示すように、素子分離用絶縁膜11eが半導体基板11の第1面11xから突出した状態にあってもよい。
図4を参照して説明した方法では、素子分離用絶縁膜11eの表面を研磨して平坦化したが、図4(d)に示すように、素子分離用絶縁膜11eが半導体基板11の第1面11xから突出した状態にあってもよい。
上記実施の形態1〜3のいずれにおいても、本発明を反射型の液晶装置(電気光学装置100)に適用した例であったが、有機エレクトロルミネッセンス装置(電気光学装置)の素子基板上に画素トランジスターおよび保持容量を形成するのに本発明を適用してもよい。
[電子機器への搭載例]
本発明に係る反射型の電気光学装置100(液晶装置)は、図10(a)に示す投射型表示装置(液晶プロジェクター/電子機器)や、図10(b)、(c)に示す携帯用電子機器に用いることができる。
本発明に係る反射型の電気光学装置100(液晶装置)は、図10(a)に示す投射型表示装置(液晶プロジェクター/電子機器)や、図10(b)、(c)に示す携帯用電子機器に用いることができる。
図10(a)に示す投射型表示装置1000は、システム光軸Lに沿って光源部810、インテグレーターレンズ820および偏光変換素子830が配置された偏光照明装置800を有している。また、投射型表示装置1000は、システム光軸Lに沿って、偏光照明装置800から出射されたS偏光光束をS偏光光束反射面841により反射させる偏光ビームスプリッター840と、偏光ビームスプリッター840のS偏光光束反射面841から反射された光のうち、青色光(B)の成分を分離するダイクロイックミラー842と、青色光が分離された後の光束のうち、赤色光(R)の成分を反射させて分離するダイクロイックミラー843とを有している。また、投射型表示装置1000は、赤色光(R)、緑色光(G)および青色光(B)が各々、入射する3枚の電気光学装置100(電気光学装置100R、100G、100B)を備えている。かかる投射型表示装置1000は、3つの電気光学装置100R、100G、100Bにて変調された光をダイクロイックミラー842、843、および偏光ビームスプリッター840にて合成した後、この合成光を投射光学系850によってスクリーン860に投射する。
次に、図10(b)に示す携帯電話機3000は、複数の操作ボタン3001、スクロールボタン3002、並びに表示ユニットとしての電気光学装置100を備える。スクロールボタン3002を操作することによって、電気光学装置100に表示される画面がスクロールされる。図10(c)に示す情報携帯端末(PDA:Personal Digital Assistants)は、複数の操作ボタン4001、電源スイッチ4002、並びに表示ユニットとしての電気光学装置100を備えており、電源スイッチ4002を操作すると、住所録やスケジュール帳といった各種の情報が電気光学装置100に表示される。
さらに、対向基板20等にカラーフィルターを形成すれば、カラー表示可能な電気光学装置100を形成することができる。また、カラーフィルターを形成した電気光学装置100を用いれば、単板式の投射型表示装置を構成することもできる。さらに、電気光学装置100は、各色のカラーフィルターが形成されたホイールを電気光学装置100の表示動作に同期させて回転させる単板式の投射型表示装置に用いることができる。
また、本発明を適用した電気光学装置100が搭載される電子機器としては、図10(a)、(b)、(c)に示すものの他、パーソナルコンピューター、ヘッドマウンティトディスプレイ、デジタルスチールカメラ、液晶テレビ、ビューファインダー型、モニター直視型のビデオテープレコーダー、カーナビゲーション装置、ページャー、電子手帳、電卓、ワードプロセッサー、ワークステーション、テレビ電話、POS端末、銀行端末等の電子機器等が挙げられる。
1a・・半導体膜、1f、3c・・第2保持容量電極、2・・第2ゲート絶縁層、2a・・保持容量用上側誘電体層、3a・・第2ゲート電極、3d・・第3保持容量電極、4・・走査線、5・・容量線、6a・・データ線、9a・・画素電極、10・・素子基板、11・・半導体基板、11a・・第1ゲート電極、11b・・第1保持容量電極、11e・・素子分離用絶縁膜(素子分離部)、20・・対向基板、21・・共通電極、30・・画素トランジスター、50・・液晶層、60・・保持容量、61・・第1保持容量、62・・第2保持容量、70・・第1ゲート絶縁層、70c・・保持容量用誘電体層、100・・電気光学装置、100a・・画素
Claims (11)
- 画素トランジスターと、該画素トランジスターに電気的接続された画素電極と、が基板本体上に設けられた素子基板を有し、
前記基板本体は半導体基板であり、
前記画素トランジスターは、前記半導体基板の表面に不純物が導入されてなる第1ゲート電極と、該第1ゲート電極上に設けられた第1ゲート絶縁層と、該第1ゲート絶縁層上に設けられた半導体膜と、該半導体膜上に設けられた第2ゲート絶縁層と、該第2ゲート絶縁層上に設けられた第2ゲート電極と、を備えていることを特徴とする電気光学装置。 - 前記半導体基板は、単結晶シリコン基板であることを特徴とする請求項1に記載の電気光学装置。
- 前記半導体基板の表面に、前記第1ゲート電極と同層に形成された第1保持容量電極と、該第1保持容量電極上に前記第1ゲート絶縁層と同層に設けられた保持容量用誘電体層と、該保持容量用誘電体層の上層で当該保持容量用誘電体層を介して前記第1保持容量電極に対向する第2保持容量電極と、を備えていることを特徴とする請求項1に記載の電気光学装置。
- 前記第2保持容量電極は、前記半導体層と同層に形成されてなることを特徴とする請求項3に記載の電気光学装置。
- 前記半導体基板の表面に、前記第2保持容量電極上に設けられた保持容量用上側誘電体層と、該保持容量用上側誘電体層の上層に設けられ、当該保持容量用上側誘電体層を介して前記第2保持容量電極に対向する第3保持容量電極と、を備えていることを特徴とする請求項3または4に記載の電気光学装置。
- 前記第3保持容量電極は、前記第2ゲート電極と同層に形成されてなることを特徴とする請求項5に記載の電気光学装置。
- 前記半導体基板の表面には、前記第1ゲート電極と前記第1保持容量電極とに挟まれた領域に素子分離部が設けられていることを特徴とする請求項3乃至6の何れか一項に記載の電気光学装置。
- 前記半導体膜は、ポリシリコン膜であることを特徴とする請求項1乃至7の何れか一項に記載の電気光学装置。
- 前記素子基板において前記画素電極が設けられている面と対向するように配置された対向基板と、該対向基板と前記素子基板との間に保持された液晶層と、を有することを特徴とする請求項1乃至8の何れか一項に記載の電気光学装置。
- 請求項1乃至9の何れか一項に記載の電気光学装置を備えていることを特徴とする電子機器。
- 請求項9に記載の電気光学装置を備えた電子機器であって、
前記電気光学装置に光を供給するための光源部と、前記液晶装置によって光変調された光を投射する投射光学系と、を有していることを特徴とする電子機器。
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JP2009048921A JP2010204338A (ja) | 2009-03-03 | 2009-03-03 | 電気光学装置および電子機器 |
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Publication number | Priority date | Publication date | Assignee | Title |
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CN103681489A (zh) * | 2013-12-23 | 2014-03-26 | 京东方科技集团股份有限公司 | 阵列基板及其制造方法、显示装置 |
JP2015031788A (ja) * | 2013-08-01 | 2015-02-16 | 富士通セミコンダクター株式会社 | 半導体装置及びその製造方法 |
WO2023047224A1 (ja) * | 2021-09-21 | 2023-03-30 | 株式会社半導体エネルギー研究所 | 半導体装置 |
-
2009
- 2009-03-03 JP JP2009048921A patent/JP2010204338A/ja not_active Withdrawn
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