JP2010199934A

JP2010199934A - ジッタ発生装置

Info

Publication number: JP2010199934A
Application number: JP2009041824A
Authority: JP
Inventors: Teiichi Kawaguchi; 禎一川口
Original assignee: Yokogawa Electric Corp
Current assignee: Yokogawa Electric Corp
Priority date: 2009-02-25
Filing date: 2009-02-25
Publication date: 2010-09-09

Abstract

【課題】本発明は、ジッタ抑制分を加味することなく、ジッタを付加することが出来るジッタ発生装置を実現することを目的にする。
【解決手段】本発明は、一方の入力に基準信号を入力し、他方の入力と位相比較を行い、位相差が閾値未満のとき、位相比較結果を出力しない位相比較器と、この位相比較器の出力を入力とするローパスフィルタと、このローパスフィルタの出力を入力とする電圧制御発振器と、この電圧制御発振器の出力を入力とし、位相比較器の他方の入力に出力する帰還回路と、ローパスフィルタの前後の少なくとも一方に設けられ、ジッタ信号を入力信号に加算し、出力する加算器とを備えたことを特徴とするものである。
【選択図】図１

Description

本発明は、フェーズ・ロック・ループ(ＰＬＬ)回路を用いたジッタ発生装置に関し、ジッタ制御分を加味することなく、ジッタを付加することができるジッタ発生装置に関するものである。

シリアル通信においては、送信される信号に多少の時間揺らぎ（ジッタ）があったとしても受信側では正確に受信する必要があるため、通信機器やデバイス評価においては、故意にジッタを付加した信号を受信側に与え、動作に問題が無いことの確認（ジッタ耐性試験）が行われる。このことから、それらの通信機器やデバイスを評価する計測機器にはジッタを付加する機能が求められる。その際、ジッタを付加した信号を出力できるジッタ発生装置が必要になる。このようなジッタ発生装置は例えば下記特許文献１、２に示されている。

このような装置を、図５を用いて説明する。図５において、基準信号発生回路１は、基準信号を発生させる。ジッタ発生回路２は、任意周波数のジッタ信号、例えば、正弦波を出力する。位相比較器３は、一方の入力に基準信号発生回路１の基準信号を入力し、他方の入力と位相比較を行う。加算器４は、ジッタ発生回路２の出力を位相比較器３の出力に加算し、出力する。ループフィルタ５はローパスフィルタで、加算器３の出力を入力する。電圧制御発振器６は、ループフィルタ５の出力を入力する。帰還回路７は、例えば分周器で、電圧制御発振器６の出力を入力とし、位相比較器３の他方の入力に出力する。

次に、位相比較器３の具体的構成を図６に示し説明する。図６において、Ｄ型フリップフロップ（以下ＤＦＦ）３１はハイレベルがＤ端子に接続され、基準信号発生回路１の基準信号がクロック端子に入力される。ＤＦＦ３２は、ハイレベルがＤ端子に接続され、帰還回路７の出力がクロック端子に入力される。ＡＮＤゲート３３は、ＤＦＦ３１のＱ端子が一方の入力端子に接続され、ＤＦＦ３２のＱ端子が他方の入力端子に接続され、ＤＦＦ３１、３２のリセット端子に出力端子が接続される。出力部３４は、ＤＦＦ３１、３２のＱ端子が接続され、減算を行い、加算器４に出力する。

このような装置の動作を以下に説明する。基準信号発生回路１の基準信号がローレベルからハイレベルに遷移すると、ＤＦＦ３１の出力がローレベルからハイレベルに遷移する。同様に、帰還回路７の出力がローレベルからハイレベルに遷移すると、ＤＦＦ３２の出力がローレベルからハイレベルに遷移する。そして、ＤＦＦ３１、３２の出力が両方ともハイレベルになると、ＡＮＤゲート３３の出力はハイレベルになり、ＤＦＦ３１、３２をリセットする。この結果、ＤＦＦ３１、３２の出力はローレベルになる。従って、ＤＦＦ３１の出力がハイレベルになっている時間は、基準信号発生回路１の基準信号がローレベルからハイレベルに遷移してから、帰還回路７の出力がローレベルからハイレベルに遷移するまでの時間となる。これは、帰還回路７の出力に対する基準信号発生回路１の基準信号位相の進み量である。一方、ＤＦＦ３２の出力がハイレベルになっている時間は、帰還回路７の出力がローレベルからハイレベルに遷移してから、基準信号発生回路１の基準信号がローレベルからハイレベルに遷移するまでの時間となる。これは、帰還回路７の出力に対する基準信号発生回路１の基準信号の位相の遅れ量である。そして、出力部３４がＤＦＦ３１の出力からＤＦＦ３２の出力の減算を行い、加算器４に出力する。加算器４は、ジッタ発生回路２のジッタ信号と位相比較器３の出力とを加算し、ループフィルタ５を介して、電圧制御発振器に出力する。電圧制御発振器６は、ループフィルタ５からの出力に対応した周波数の信号を帰還回路７に出力する。

実開平６−２８７５３号公報特開２００５−１９８１２０号公報

位相比較器３は、もともと基準信号と電圧制御発振器６の出力を同期させるように働くため、フェーズ・ロック・ループ全体としては、外部から入ってくるジッタを抑制する方向に動作する。従って、所望のジッタを付加するには抑制分を加味した大きなレベルのジッタ信号を印加する方法や、印加する箇所を複数設けるなどの方法を取らなければならないという問題点があった。

そこで、本発明の目的は、ジッタの抑制分を加味することなく、ジッタを付加することができるジッタ発生装置を実現することにある。

このような課題を達成するために、本発明のうち請求項１記載の発明は、
一方の入力に基準信号を入力し、他方の入力の信号と位相比較を行い、位相差があらかじめ設定された値より小さいとき、位相比較結果を出力しない位相比較器と、
この位相比較器の出力を入力とするローパスフィルタと、
このローパスフィルタの出力を入力とする電圧制御発振器と、
この電圧制御発振器の出力を入力とし、前記位相比較器の他方に出力する帰還回路と、前記ローパスフィルタの前後少なくとも一方に設けられ、ジッタ信号を入力信号に加算し、出力する加算器と
を備えたことを特徴とする、ものである。
請求項２記載の発明は、請求項１記載の発明であって、
前記位相比較器は、
前記基準信号がクロック端子に入力される第１のフリップフロップと、
前記帰還回路の出力がクロック端子に入力される第２のフリップフロップと、
前記第１、第２のフリップフロップの出力を入力とする論理積回路と、
第１、第２のフリップフロップの出力パルス幅のそれぞれが、あらかじめ設定された値未満の場合、遮断信号を出力するパルス幅検出部と、
このパルス幅検出部の遮断信号により、前記第１のフリップフロップの出力を遮断する第１のパルス制御部と、
前記パルス幅検出部の遮断信号により、前記第２のフロップフロップの出力を遮断する第２のパルス制御部と、
前記第１、第２のパルス制御部の出力に基づいて、位相差信号を出力する出力部と
を備えたことを特徴とするものである。
請求項３の記載の発明は、請求項１または２記載の発明であって、
前記位相比較器は、温度制御されることを特徴とするものである。

本発明によれば、位相比較器が、基準信号と帰還回路の出力との位相比較を行い、位相差が閾値未満のとき、位相比較結果を出力しないので、フェーズ・ロック・ループが無制御状態になり、ジッタ信号による影響を受けやすくなり、ジッタの抑制分を加味することなく、ジッタを付加することができる。

また、電圧制御発振器は、ランダムなジッタを持つため、フェーズ・ロック・ループが無制御状態となることにより、ランダムなジッタを発生することが出来る。

本発明の第１の実施例を示した構成図である。図１に示した位相比較器８の具体的な構成を示した図である。図２に示したパルス幅検出部８４の一部、パルス制御部８５の具体的な構成を示した図である。本発明の第２の実施例を示した構成図である。従来のジッタ発生装置を示した構成図である。図５に示した位相比較器３の具体的な構成を示した図である。

以下本発明を、図面を用いて詳細に説明する。図１は本発明の一実施例を示した構成図である。ここで、図４と同一のものは同一符号を付し説明を省略する。

図１において、位相比較器８は位相比較器３の代わりに設けられ、基準信号発生回路１の基準信号を一方に入力し、帰還回路７の出力を他方に入力し、一方と他方の入力の位相比較を行い、位相差があらかじめ設定された値、閾値より小さいとき、位相比較結果（位相差信号）を出力しないと共に、閾値以上のときは位相比較結果（位相差信号）を出力する。

次に、位相比較器８の具体的な構成を図２に示し説明する。図２において、ＤＦＦ８１は、ハイレベルがＤ端子に接続され、基準信号発生回路１の基準信号がクロック端子に入力される。ＤＦＦ８２は、ハイレベルがＤ端子に接続され、帰還回路７の出力がクロック端子に入力される。ＡＮＤゲート８３は論理積回路で、ＤＦＦ８１のＱ端子の一方の入力端子に接続され、ＤＦＦ８２のＱ端子が他方の入力端子に接続され、ＤＦＦ８１、８２のリセット端子に出力端子が接続される。パルス幅検出部８４は、ＡＮＤゲート８３の出力によりリセットされ、ＤＦＦ８１、８２の出力のパルス幅のそれぞれがあらかじめ設定された閾値未満の場合は遮断信号としてハイレベルを出力し、それ以外のときはローレベルを出力する。パルス制御部８５は、ＤＦＦ８１の出力を入力とし、ＤＦＦ８１の出力を閾値分遅延し、パルス幅検出部８４からの遮断信号により、ＤＦＦ８１の出力の遮断を行う。パルス制御部８６は、ＤＦＦ８２の出力を入力し、ＤＦＦ８２の出力を閾値分遅延し、パルス制御部８４からの遮断信号により、ＤＦＦ８２の出力の遮断を行う。出力部８７は、パルス制御部８５、８６の出力を入力し、減算を行い、加算器４に出力する。

そして、パルス幅検出部８４の一部、パルス制御部８５の具体例を図３に示し説明する。図３において、パルス幅検出部８４の一部は、定電流源８４１、アナログスイッチ８４２、８４３、コンデンサ８４４、Ｄ／Ａコンバータ８４５、コンパレータ８４６を有する。定電流源８４１は、一端が定電圧に接続される。アナログスイッチ８４２は、定電流源８４１の他端に一端が接続され、ＤＦＦ８１の出力によりオン、オフされる。アナログスイッチ８４３は、アナログスイッチ８４２の他端に一端が接続され、他端が接地される。コンデンサ８４４は、アナログスイッチ８４２の他端に一端が接続され、他端が接地される。Ｄ／Ａコンバータ８４５は、閾値が入力される。コンパレータ８４６は、Ｄ／Ａコンバータ８４５の出力端が非反転入力端子に接続され、コンデンサ８４４の一端が反転入力端子に接続される。

パルス制御部８５は、遅延器８５１、セレクタ８５２からなる。遅延器８５１は、ＤＦＦ８１の出力を、パルス幅測定に要する時間を補償するため、閾値分遅延させる。セレクタ８５２は、遅延器８５１の出力が一方の入力に接続され、他方の入力にローレベルが接続され、コンパレータ８４６の出力により選択を行い、出力部８７に出力する。

ここで、ＤＦＦ８２のパルス幅検出の具体的構成とパルス制御部８６の具体的構成は、図３と同様なので、説明を省略する。

このような装置の動作を以下に説明する。基準信号発生回路１の基準信号がローレベルからハイレベルに遷移すると、ＤＦＦ８１の出力がローレベルからハイレベルに遷移する。同様に、帰還回路７の出力がローレベルからハイレベルに遷移すると、ＤＦＦ８２の出力がローレベルからハイレベルに遷移する。そして、ＤＦＦ８１、８２の出力が両方ともハイレベルになると、ＡＮＤゲート８３の出力はハイレベルになり、ＤＦＦ８１、８２をリセットする。この結果、ＤＦＦ８１、８２の出力はローレベルになる。

そして、ＤＦＦ８１の出力がハイレベルになると、パルス幅検出部８４のアナログスイッチ８４２がオンになり、パルス幅検出部８４の定電流源８４１からコンデンサ８４４に充電が開始される。この結果、コンデンサ８４４には、ハイレベルのパルス幅に比例した電圧が発生する。この電圧を、パルス幅検出部８４の８４６が、Ｄ／Ａコンバータ８４５の出力、つまり閾値に対応した電圧と比較する。比較した結果、コンパレータ８４６は、コンデンサ８４４の電圧がＤ／Ａコンバータ８４５の出力未満の場合はハイレベル、出力以上の場合はローレベルを、パルス制御部８５のセレクタ８５２に出力する。セレクタ８５２は、コンパレータ８４６の出力がハイレベル、つまり、パルス幅が閾値未満のとき、ローレベルを選択し、出力部８７に出力する。また、セレクタ８５２は、コンパレータ８４６の出力がローレベル、つまり、パルス幅が閾値以上のとき、遅延部８５１の出力を選択し、出力部８７に出力する。そして、ＡＮＤゲート８３がオンになり、ＤＦＦ８１がリセットされ、ＤＦＦ８１がローレベルになり、アナログスイッチ８４３がオンになり、アナログスイッチ８４２がオフとなる。この結果、コンデンサ８４４が放電し、コンデンサ４４の電圧がリセットされる。

また、同様に、パルス幅検出部８４は、ＤＦＦ８２の出力パルス幅が閾値より小さいとき、ハイレベルを出力し、パルス制御部８６は、ＤＦＦ８２の出力を遮断する。そして、ＤＦＦ８２のパルス幅が閾値以上のとき、パルス幅検出８４は、ローレベルを出力し、パルス制御部８６は、ＤＦＦ８２の出力を閾値分遅延させて、出力部８７に出力する。

そして、出力部８７が、パルス制御部８５の出力からパルス制御部８６の出力の減算を行い、位相差を求め、加算器４に位相差信号を出力する。加算器４は、ジッタ発生回路２のジッタ信号と位相比較器８の出力とを加算し、ループフィルタ５を介して、電圧制御発振器６に出力する。電圧制御発振器６は、ループフィルタ５からの出力に対応した周波数の信号を帰還回路７に出力する。

このように、位相比較器８が、基準信号発生部１の基準信号と帰還回路７の出力との位相比較を行い、位相差が閾値未満のとき、位相比較結果を出力しないので、フェーズ・ロック・ループが無制御状態となり、ジッタ信号による影響を受けやすくなり、ジッタの抑制分を加味することなく、ジッタを付加することができる。

また、電圧制御発振器６は、ランダムなジッタを持つため、フェーズ・ロック・ループが無制御状態となることにより、ランダムなジッタを発生することができる。

次に、第２の実施例を図４に示し説明する。ここで、図１と同一のものは同一符号を付し説明を省略する。図４において、恒温槽付電圧制御発振器９は、電圧制御発振器６の代わりの設けられ、温度制御信号を入力し、恒温槽の温度が制御され、ループフィルタ５の出力を入力し、帰還回路７に出力する。

このような装置の動作を以下に説明する。温度制御信号により、恒温槽付電圧制御発振器９の温度を制御し、電圧制御発振器９自身によるランダムジッタを得るために適した温度にする。その他の動作は、図１に示す装置と同様なので説明を省略する。

なお、本発明はこれに限定されるものではなく、パルス幅検出部８４の具体的構成は、ＡＮＤゲート８３の出力を必要としているが、パルス幅検出部８４内部にＡＮＤゲート８３と同様の構成を設ければ、必要ない。

また、帰還回路７は、分周器でなく、単にラインだけの構成でも良い。この場合、基準信号と同じ周波数の信号が電圧制御発振器６、９から出力されることになる。

また、加算器４をループフィルタ５の前段に設けた構成を示したが、ループフィルタ５の前段を設けずに、ループフィルタ５の後段、つまり、ループフィルタ５と電圧制御発振器６との間に設ける構成でも良い。もちろん、ループフィルタ５の前段と後段の両方に加算器を設け、ジッタ信号を加算する構成でも良い。

また、ＤＦＦ８１、８２でなく、フリップフロップであれば良い。

そして、パルス幅検出部８４、パルス制御部８５、８６は閾値を外部から入力する構成を示したが、内部に保持する構成でもよい。

４加算器
５ループフィルタ
６電圧制御発振器
７帰還回路
８位相比較器
８１、８２ＤＦＦ
８３ＡＮＤゲート
８４パルス幅検出部
８５、８６パルス制御部
８７出力部

Claims

一方の入力に基準信号を入力し、他方の入力と位相比較を行い、位相差が閾値未満のとき、位相比較結果を出力しない位相比較器と、
この位相比較器の出力を入力とするローパスフィルタと、
このローパスフィルタの出力を入力とする電圧制御発振器と、
この電圧制御発振器の出力を入力とし、前記位相比較器の他方の入力に出力する帰還回路と、
前記ローパスフィルタの前後少なくとも一方に設けられ、ジッタ信号を入力信号に加算し、出力する加算器と
を備えたことを特徴とするジッタ発生装置。
前記位相比較器は、
前記基準信号がクロック端子に入力され、この入力によりハイレベルを出力する第１のフリップフロップと、
前記帰還回路の出力がクロック端子に入力され、この入力によりハイレベルを出力する第２のフリップフロップと、
前記第１、第２のフリップフロップの出力を入力とする論理積回路と、
前記第１、第２のフリップフロップの出力のパルス幅のそれぞれが、閾値より小さい場合、遮断信号を出力するパルス幅検出部と、
このパルス幅検出部の遮断信号により、前記第１のフリップフロップの出力を遮断する第１のパルス制御部と、
前記パルス幅検出部の遮断信号により、前記第２のフリップフロップの出力を遮断する第２のパルス制御部と、
前記第１、第２のパルス制御部の出力に基づいて、位相差信号を出力する出力部と
を備えたことを特徴とする請求項１記載のジッタ発生装置。
前記位相比較器は、温度制御されることを特徴とする請求項１または２記載のジッタ発生装置。