JP2015089139A - 内部ジッタ生成部を有する内部ジッタ許容値テスト装置 - Google Patents

Abstract

【課題】内部ジッタ生成部を有する内部ジッタ許容値テスト装置（ａｎ ｉｎｔｅｒｎａｌ ｊｉｔｔｅｒ ｔｏｌｅｒａｎｃｅ ｔｅｓｔｅｒ）を提供する。【解決手段】内部ジッタ許容値テスト装置は、位相検出部の出力、利得乗算部、内部累積ジッタ生成部（または内部正弦波ジッタ生成部）、および位相回転部（またはＤＣＯ）を累積するサイクリック累積部で構成されたデジタルループフィルタを備えてもよい。前記内部累積ジッタ生成部は、ＰＲＢＳ生成部、デジタルループフィルタ、累積部、および利得制御部を備えてもよい。また、内部累積ジッタ生成部は内部正弦波ジッタ生成部を代替してもよい。内部正弦波ジッタ生成部は、カウンタ、正弦波ジッタプロファイルルックアップテーブル、および利得制御部を備えてもよい。【選択図】図４

Description

本発明の多様な実施形態は、ジッタ許容値テスト（ｊｉｔｔｅｒ ｔｏｌｅｒａｎｃｅ ｔｅｓｔ）に関する。

クロックデータリカバリ（Ｃｌｏｃｋ ａｎｄ Ｄａｔａ Ｒｅｃｏｖｅｒｙ：ＣＤＲ）の入力ジッタは、累積および非累積的ジッタの合計によってモデリングされる。非累積的周期ジッタ（ｎｏｎ−ａｃｃｕｍｕｌａｔｉｖｅ ｐｅｒｉｏｄ ｊｉｔｔｅｒ）は時間が経過しても累積せず、一般的に制限された分散（ｂｏｕｎｄｅｄ ｖａｒｉａｎｃｅ）を有する。データに依存的な確定的ジッタ（ｄｅｔｅｒｍｉｎｉｓｔｉｃ ｊｉｔｔｅｒ）は、非累積的ジッタの一部（ｓｕｂｓｅｔ）である。これとは反対に、累積ジッタには事実上制限がなく、時間軸で無限に増加する。

ジッタ許容マスク（ｊｉｔｔｅｒ ｔｏｌｅｒａｎｃｅ ｍａｓｋ）は、直列リンクのランダム非累積的ジッタおよび累積ジッタに情報を提供する。

リンクにおいてジッタが殆ど正弦波で構成されない場合にも、ジッタ許容値規格（ｊｉｔｔｅｒ ｔｏｌｅｒａｎｃｅ ｓｐｅｃｉｆｉｃａｔｉｏｎ）はテスト目的として正弦波で定義される。特に、実際にトラフィック（ｔｒａｆｆｉｃ）を送信する直列リンクにおいて、ジッタはランダムノイズ（ｒａｎｄｏｍ ｎｏｉｓｅ）と同じであるか、それ以上になることがある。

本発明の一実施形態に係る内部ジッタ生成部を有する内部ジッタ許容値テスト装置において、前記ジッタ許容値テスト装置は、予め設定された利得および遅延を有するループフィルタ（ｌｏｏｐ ｆｉｌｔｅｒ）と、累積したジッタを生成する内部累積ジッタ生成部（ｉｎｔｅｒｎａｌ ａｃｃｕｍｕｌａｔｅｄ ｊｉｔｔｅｒ ｇｅｎｅｒａｔｏｒ）、前記ループフィルタおよび内部累積ジッタ生成部と連結する利得乗算部（ｇａｉｎ ｍｕｌｔｉｐｌｉｅｒ）と、前記利得乗算部と連結する位相回転制御部（ｐｈａｓｅ ｒｏｔａｔｏｒ ｃｏｎｔｒｏｌｌｅｒ）を備える。

前記内部累積ジッタ生成部は、１および−１をランダムに生成する疑似乱数バイナリシーケンス（ＰｓｅｕｄｏＲａｎｄｏｍ Ｂｉｎａｒｙ Ｓｅｑｕｅｎｃｅ：ＰＲＢＳ）生成部を備える。

前記内部累積ジッタ生成部は、ランダム信号を累積する後続累積部（ｓｕｂｓｅｑｕｅｎｔ ａｃｃｕｍｕｌａｔｏｒ）をさらに備える。

前記内部累積ジッタ生成部は、高周波シュプール（ｓｐｕｒ）および量子化雑音を除去するローパスフィルタ（ｌｏｗｐａｓｓ ｆｉｌｔｅｒ）をさらに備える。

前記内部累積ジッタ生成部は、前記累積したジッタの量を制御する利得制御部（ｇａｉｎ ｃｏｎｔｒｏｌｌｅｒ）をさらに備える。

本発明の他の実施形態に係る内部ジッタ生成部を有する内部ジッタ許容値テスト装置において、前記内部ジッタ許容値テスト装置は、予め設定された利得および遅延を有するループフィルタ（ｌｏｏｐ ｆｉｌｔｅｒ）、正弦波ジッタ（ｓｉｎｕｓｏｉｄ ｊｉｔｔｅｒ）を生成する内部正弦波ジッタ生成部（ｉｎｔｅｒｎａｌ ｓｉｎｕｓｏｉｄ ｊｉｔｔｅｒ ｇｅｎｅｒａｔｏｒ）、前記ループフィルタおよび正弦波ジッタ生成部と連結する利得乗算部（ｇａｉｎ ｍｕｌｔｉｐｌｉｅｒ）、および前記利得乗算部と連結する位相回転制御部（ｐｈａｓｅ ｒｏｔａｔｏｒ ｃｏｎｔｒｏｌｌｅｒ）を備える。

前記正弦波ジッタ生成部は、正弦波ジッタプロファイルルックアップテーブル（ｓｉｎｕｓｏｉｄ ｊｉｔｔｅｒ ｐｒｏｆｉｌｅ ｌｏｏｋｕｐ ｔａｂｌｅ）からジッタの周波数を選択するカウンタ（ｃｏｕｎｔｅｒ）を備える。

前記正弦波ジッタ生成部は、前記ジッタの振幅を制御する利得制御部（ｇａｉｎ ｃｏｎｔｒｏｌｌｅｒ）をさらに備える。

本発明のさらに他の実施形態に係るデジタル制御オシレータ（Ｄｉｇｉｔａｌｌｙ Ｃｏｎｔｒｏｌｌｅｄ Ｏｓｃｉｌｌａｔｏｒ：ＤＣＯ）を有する内部ジッタ許容値テスト装置において、前記内部ジッタ許容値テスト装置は、予め設定された利得および遅延を有するループフィルタ（ｌｏｏｐ ｆｉｌｔｅｒ）と、累積したジッタを生成する内部累積ジッタ生成部（ｉｎｔｅｒｎａｌ ａｃｃｕｍｕｌａｔｅｄ ｊｉｔｔｅｒ ｇｅｎｅｒａｔｏｒ）と、前記ループフィルタおよび内部累積ジッタ生成部と連結する利得乗算部（ｇａｉｎ ｍｕｌｔｉｐｌｉｅｒ）と、および前記利得乗算部と連結するデジタル制御オシレータ（ＤＣＯ）を備える。

前記内部累積ジッタ生成部は、１および−１をランダムに生成する疑似乱数バイナリシーケンス（ＰｓｅｕｄｏＲａｎｄｏｍ Ｂｉｎａｒｙ Ｓｅｑｕｅｎｃｅ：ＰＲＢＳ）生成部を備える。

前記内部累積ジッタ生成部は、高周波シュプール（ｓｐｕｒ）および量子化雑音を除去するローパスフィルタ（ｌｏｗｐａｓｓ ｆｉｌｔｅｒ）をさらに備える。

前記内部累積ジッタ生成部は、前記累積したジッタの量を制御する利得制御部（ｇａｉｎ ｃｏｎｔｒｏｌｌｅｒ）をさらに備える。

添付の図面は、本発明の一部として挿入されるものであり、本発明の多様な実施形態を説明するものであって、これらは本発明の詳細な説明と共に本発明の原理を説明するためのものである。
クロック発生部を有する典型的な回転部基盤ＣＤＲのＺ領域（Ｚ−ｄｏｍａｉｎ）のブロックダイアグラムを示した図である。 入力ジッタの離散時間モデル（ｄｉｓｃｒｅｔｅ ｔｉｍｅ ｍｏｄｅｌ）を示した図である。 ジッタ許容マスクの典型的な形状を示した図である。 本発明の一実施形態に係る内部累積ジッタ生成部を有する内部ジッタ許容値テスト装置の一例を示した図である。 本発明の一実施形態に係るローパスフィルタがある場合とない場合の位相回転部出力位相の電力スペクトル密度関数の一例を示した図である。 本発明の一実施形態に係る内部正弦波ジッタ生成部を有する内部ジッタ許容値テスト装置の一例を示した図である。 本発明の一実施形態に係るＤＣＯ基盤第２タイプデジタルＣＤＲのＺ領域ブロックダイアグラムの一例を示した図である。 本発明の一実施形態に係るＤＣＯ制御部が備えられた内部累積ジッタ生成部の一例を示した図である。 累積したジッタが備えられたパターン生成部を利用したジッタ許容値テスト方法の一例を示した図である。

以下の詳細な説明は、添付の図面を参照しながら詳細に説明する。本発明は互いに異なる多様な形態で実現されてもよく、ここで説明する実施形態に限定されることはない。図面において、レイヤ（ｌａｙｅｒｓ）および領域（ｒｅｇｉｏｎｓ）の大きさ、または相対的な大きさは、明確性のために誇張されることがある。図面において、同じ参照符号は同じ要素を示す。

ここで、回転解像度（ｒｏｔａｔｏｒ ｒｅｓｏｌｕｔｉｏｎ）は、位相回転部の最小ステップサイズの逆数であってもよい。

ＣＤＲの入力ジッタ（ｉｎｐｕｔ ｊｉｔｔｅｒ）は、累積および非累積的周期ジッタの合計によってモデリングされてもよい。非累積的周期ジッタ（ｎｏｎ−ａｃｃｕｍｕｌａｔｉｖｅ ｐｅｒｉｏｄ ｊｉｔｔｅｒ）は時間が経過しても累積せず、一般的に制限された分散（ｂｏｕｎｄｅｄ ｖａｒｉａｎｃｅ）を有する。データに依存的な確定的ジッタ（ｄｅｔｅｒｍｉｎｉｓｔｉｃ ｊｉｔｔｅｒ）は、非累積的ジッタの一部（ｓｕｂｓｅｔ）であってもよい。これとは反対に、累積ジッタには事実上制限がなく、時間軸で無限に増加する。これにより、ＣＤＲはビットエラーのない動作を追跡することができる。

ここで、Ｓ（ｆ）は、周波数の増加によって−２０ｄＢ／ｄｅｃａｄｅ減少してもよい。

図３は、ジッタ許容マスクの典型的な形状を示した図である。ジッタ許容マスク（ｊｉｔｔｅｒ ｔｏｌｅｒａｎｃｅ ｍａｓｋ）は、直列リンク（ｓｅｒｉａｌ ｌｉｎｋ）の累積およびランダム非累積的周期ジッタに情報を提供する。累積ジッタ（ａｃｃｕｍｕｌａｔｅｄ ｊｉｔｔｅｒ）は低周波で際立ち、周波数の増加によって−２０ｄＢ／ｄｅｃａｄｅ減少してもよい。ＳＯＮＥＴ（Ｓｙｎｃｈｏｒｏｎｏｕｓ Ｏｐｔｉｃａｌ ＮＥＴｗｏｒｋ）ジッタ許容マスクにおいて、ランダム非累積的周期ジッタ（ｒａｎｄｏｍ ｎｏｎ−ａｃｃｕｍｕｌａｔｉｖｅ ｐｅｒｉｏｄ ｊｉｔｔｅｒ）の大きさは、データレートの１／２５００番目で累積ジッタ（ａｃｃｕｍｕｌａｔｅｄ ｊｉｔｔｅｒ）と交差してもよい。

ジッタ許容マスクは、通信リンクに存在する最大許容が可能なジッタを示すため、Ｓ（ｆ）の大きさはジッタ許容マスクによって測定されてもよい。

通信リンクにおいて実際にジッタが正弦波で殆ど構成されなくても、ジッタ許容値規格（ｊｉｔｔｅｒ ｔｏｌｅｒａｎｃｅ ｓｐｅｃｉｆｉｃａｔｉｏｎ）はテスト目的として正弦波で定義されてもよい。実際に、実際のトラフィックを送信する直列リンクにおいて、ジッタはランダムノイズ（ｒａｎｄｏｍ ｎｏｉｓｅ）と同じであるか、それ以上になることがある。

ランダム累積ジッタを含む実際のデータトラフィックの生成は、実験室の環境でも挑戦的な課題となることがある。しかし、入力ジッタは入力データ位相と復元されたクロック位相の間の相対的な値であるため、復元されたクロックジッタ（ａ ｊｉｔｔｅｒｙ ｒｅｃｏｖｅｒｅｄ ｃｌｏｃｋ）とクリーン入力データ（ｃｌｅａｎ ｉｎｐｕｔ ｄａｔａ）の結合、入力データジッタ（ｊｉｔｔｅｒｙ ｉｎｐｕｔ ｄａｔａ）と復元されたクリーンクロック（ｃｌｅａｎ ｒｅｃｏｖｅｒｅｄ ｃｌｏｃｋ）の結合は、大きさは同じであるが方向が反対である反比例関係となることができる。

図４は、本発明の一実施形態に係る内部累積ジッタ生成部を有する内部ジッタ許容値テスト装置の一例を示した図である。疑似乱数バイナリシーケンス（ＰｓｅｕｄｏＲａｎｄｏｍ Ｂｉｎａｒｙ Ｓｅｑｕｅｎｃｅ：ＰＲＢＳ）生成部は１および−１をランダムに生成し、後続の累積部（ｓｕｂｓｅｑｕｅｎｔ ａｃｃｕｍｕｌａｔｏｒ）はランダム信号を累積してもよい。ローパスフィルタは、高周波シュプール（ｓｐｕｒ）および量子化雑音を除去するために利用されてもよい。パターン検査部（Ｐａｔｔｅｒｎ Ｃｈｅｃｋｅｒ）はジッタのない入力データを生成し、パターン検査部は復元されたデータを確認してもよい。復元されたデータのＢＥＲ（ｂｉｔ−ｅｒｒｏｒ−ｒａｔｅ）をモニタリングすることによってＣＤＲのジッタ許容値規格が測定されてもよい。

図５は、本発明の一実施形態に係るローパスフィルタがある場合とない場合の位相回転部出力位相の電力スペクトル密度関数の一例を示した図である。ローパスフィルタは、ＰＲＢＳ生成部と累積部（ａｃｃｕｍｕｌａｔｏｒ）の間または累積部の後に位置してもよい。利得制御部（ｇａｉｎ ｃｏｎｔｒｏｌｌｅｒ）は、累積したジッタの量を制御してもよい。

図６は、本発明の一実施形態に係る位相回転制御部が備えられた正弦波ジッタ生成部の一例を示した図である。内部累積ジッタ生成部（ｉｎｔｅｒｎａｌ ａｃｃｕｍｕｌａｔｅｄ ｊｉｔｔｅｒ ｇｅｎｅｒａｔｏｒ）は、正弦波ジッタ生成部（ｓｉｎｕｓｏｉｄ ｊｉｔｔｅｒ ｇｅｎｅｒａｔｏｒ）で代替されてもよい。多様な条件下において様々なＣＤＲのジッタ許容値性能は、ジッタの周波数および振幅を選択することによって確認されてもよい。パターン検査部はジッタのない入力データを生成し、パターン検査部は復元されたデータを確認してもよい。復元されたデータのＢＥＲをモニタリングすることによってＣＤＲのジッタ許容値規格が測定されてもよい。

２次ループはたびたびオーバダンプ（ｏｖｅｒｄａｍｐｅｄ）し、１次ループと極めて類似するように動作するため、提案された構造は、第２タイプ（ｔｙｐｅ）デザインに基づいたＤＣＯ（Ｄｉｇｉｔａｌｌｙ−Ｃｏｎｔｒｏｌｌｅｄ−Ｏｓｃｉｌｌａｔｏｒ）に適用されてもよい。

図７は、本発明の一実施形態に係るＤＣＯ基盤第２タイプデジタルＣＤＲのＺ領域ブロックダイアグラムの一例を示した図である。ループの位相段階は、下記の数式（４）のように与えられてもよい。

図８は、本発明の一実施形態に係るＤＣＯ制御部が備えられた内部累積ジッタ生成部の一例を示した図である。ＤＣＯは位相累積部（ｐｈａｓｅ ａｃｃｕｍｕｌａｔｏｒ）によって動作することができるため、累積部（ａｃｃｕｍｕｌａｔｏｒ）は位相回転制御部（ｅｑｕｉｐｐｅｄ ｐｈａｓｅ ｒｏｔａｔｏｒ ｃｏｎｔｒｏｌｌｅｒ）が備えられた内部累積ジッタ生成部から除去されてもよい。

内部ジッタ許容値テスト装置は、位相検出部の出力、利得乗算部、内部累積ジッタ生成部（または内部正弦波ジッタ生成部）、および位相回転（またはＤＣＯ）制御部（ｐｈａｓｅ ｒｏｔａｔｏｒ ｃｏｎｔｒｏｌｌｅｒ）を累積するサイクリック累積部で構成されたデジタルループフィルタ（ｄｉｇｉｔａｌ ｌｏｏｐ ｆｉｌｔｅｒ）を備えてもよい。

内部累積ジッタ生成部（ｉｎｔｅｒｎａｌ ａｃｃｕｍｕｌａｔｅｄ ｊｉｔｔｅｒ ｇｅｎｅｒａｔｏｒ）は、ＰＲＢＳ生成部、デジタルループフィルタ（ｄｉｇｉｔａｌ ｌｏｏｐ ｆｉｌｔｅｒ）、累積部、および利得制御部を備えてもよい。ＰＲＢＳ生成部は、１および−１をランダムに生成してもよい。また、後続累積部（ｓｕｂｓｅｑｕｅｎｔ ａｃｃｕｍｕｌａｔｏｒ）は、ランダム信号を累積してもよい。ローパスフィルタは、高周波シュプール（ｓｐｕｒ）および量子化雑音を除去するために利用されてもよい。利得制御部は、累積したジッタの量を制御してもよい。

内部累積ジッタ生成部も、正弦波ジッタ生成部で代替されてもよい。内部正弦波ジッタ生成部は、正弦波ジッタプロファイルルックアップテーブル（ｓｉｎｕｓｏｉｄ ｊｉｔｔｅｒ ｐｒｏｆｉｌｅ ｌｏｏｋｕｐ ｔａｂｌｅ）からジッタの周波数を選択するカウンタ（ｃｏｕｎｔｅｒ）、正弦波ジッタプロファイルルックアップテーブル（ｓｉｎｕｓｏｉｄ ｊｉｔｔｅｒ ｐｒｏｆｉｌｅ ｌｏｏｋｕｐ ｔａｂｌｅ）、および利得制御部（ｇａｉｎ ｃｏｎｔｒｏｌｌｅｒ）を備えてもよい。カウンタの大きさは正弦波ジッタの最大周期に比例してもよく、正弦波ジッタの周波数はクロック周波数を維持する間、カウンタのカウント段階（ｃｏｕｎｔｉｎｇ ｓｔｅｐ）の大きさを選択することによって制御されてもよい。カウンタ番号（ｃｏｕｎｔｅｒ ｎｕｍｂｅｒ）は正弦波ジッタプロファイルルックアップテーブル（ｊｉｔｔｅｒ ｐｒｏｆｉｌｅ ｌｏｏｋｕｐ ｔａｂｌｅ）からジッタの値を選択してもよく、利得制御部はジッタの振幅を制御してもよい。

実施形態に係る方法は多様なコンピュータ手段によって実行が可能なプログラム命令形態で実現され、コンピュータ読み取り可能な媒体に記録されてもよい。前記コンピュータで読み取り可能な媒体は、プログラム命令、データファイル、データ構造などを単独または組み合わせて含んでもよい。前記媒体に記録されるプログラム命令は、実施形態のために特別に設計されて構成されたものなどや、コンピューターソフトウェア当業者に公知されて使用可能なものであってもよい。

本発明の思想または範囲を逸脱しない限り、本発明から多様な修正および変形が可能であることは当業者にとって明白であろう。したがって、このような修正および変形は、特許請求の範囲によってのみ制限されなければならない。

内部ジッタ生成部は、ジッタが備えられたパターン生成部（ｊｉｔｔｅｒ−ｅｑｕｉｐｐｅｄ ｐａｔｔｅｒｎ ｇｅｎｅｒａｔｏｒ）として利用されてもよい。図９は、累積したジッタが備えられたパターン生成部を利用したジッタ許容値テスト方法の一例を示した図である。ジッタ生成部はループフィルタ（Ｄｉｇｉｔａｌ ｌｏｏｐ ｆｉｌｔｅｒ）を備え、位相回転部（ ｐｈａｓｅ ｒｏｔａｔｏｒ）はジッタが装着されたクロック信号（ｊｉｔｔｅｒ−ｅｑｕｉｐｐｅｄ ｃｌｏｃｋ ｓｉｇｎａｌ）を生成してもよい。また、ジッタが装着されたパターン（ｊｉｔｔｅｒ−ｅｑｕｉｐｐｅｄ ｐａｔｔｅｒｎ）は、パターン生成部の同期クロックとしてクロックを利用して生成されてもよい。ターゲット（ｔａｒｇｅｔ）ＣＤＲのジッタ許容値規格は、ジッタが装着されたパターンを利用して測定されてもよい。

Claims (12)

1. 内部ジッタ生成部を有する内部ジッタ許容値テスト装置であって、
   予め設定された利得および遅延を有するループフィルタ（ｌｏｏｐ ｆｉｌｔｅｒ）と、
   累積したジッタを生成する内部累積ジッタ生成部（ｉｎｔｅｒｎａｌ ａｃｃｕｍｕｌａｔｅｄ ｊｉｔｔｅｒ ｇｅｎｅｒａｔｏｒ）と、
   前記ループフィルタおよび内部累積ジッタ生成部と連結する利得乗算部（ｇａｉｎ ｍｕｌｔｉｐｌｉｅｒ）と、
   前記利得乗算部と連結する位相回転制御部（ｐｈａｓｅ ｒｏｔａｔｏｒ ｃｏｎｔｒｏｌｌｅｒ）を備える、ジッタ許容値テスト装置。
2. 前記内部累積ジッタ生成部は、
   １および−１をランダムに生成する疑似乱数バイナリシーケンス（ＰｓｅｕｄｏＲａｎｄｏｍ Ｂｉｎａｒｙ Ｓｅｑｕｅｎｃｅ：ＰＲＢＳ）生成部を備える、請求項１に記載のジッタ許容値テスト装置。
3. 前記内部累積ジッタ生成部は、
   ランダム信号を累積する後続累積部（ｓｕｂｓｅｑｕｅｎｔ ａｃｃｕｍｕｌａｔｏｒ）をさらに備える、請求項２に記載のジッタ許容値テスト装置。
4. 前記内部累積ジッタ生成部は、
   高周波シュプール（ｓｐｕｒ）および量子化雑音を除去するローパスフィルタ（ｌｏｗｐａｓｓ ｆｉｌｔｅｒ）をさらに備える、請求項３に記載のジッタ許容値テスト装置。
5. 前記内部累積ジッタ生成部は、
   前記累積したジッタの量を制御する利得制御部（ｇａｉｎ ｃｏｎｔｒｏｌｌｅｒ）をさらに備える、請求項４に記載のジッタ許容値テスト装置。
6. 内部ジッタ生成部を有する内部ジッタ許容値テスト装置であって、
   予め設定された利得および遅延を有するループフィルタ（ｌｏｏｐ ｆｉｌｔｅｒ）と、
   正弦波ジッタ（ｓｉｎｕｓｏｉｄ ｊｉｔｔｅｒ）を生成する内部正弦波ジッタ生成部（ｉｎｔｅｒｎａｌ ｓｉｎｕｓｏｉｄ ｊｉｔｔｅｒ ｇｅｎｅｒａｔｏｒ）と、
   前記ループフィルタおよび正弦波ジッタ生成部と連結する利得乗算部（ｇａｉｎ ｍｕｌｔｉｐｌｉｅｒ）と、
   前記利得乗算部と連結する位相回転制御部（ｐｈａｓｅ ｒｏｔａｔｏｒ ｃｏｎｔｒｏｌｌｅｒ）を備える、ジッタ許容値テスト装置。
7. 前記正弦波ジッタ生成部は、
   正弦波ジッタプロファイルルックアップテーブル（ｓｉｎｕｓｏｉｄ ｊｉｔｔｅｒ ｐｒｏｆｉｌｅ ｌｏｏｋｕｐ ｔａｂｌｅ）からジッタの周波数を選択するカウンタ（ｃｏｕｎｔｅｒ）を備える、請求項６に記載のジッタ許容値テスト装置。
8. 前記正弦波ジッタ生成部は、
   前記ジッタの振幅を制御する利得制御部（ｇａｉｎ ｃｏｎｔｒｏｌｌｅｒ）をさらに備える、請求項７に記載のジッタ許容値テスト装置。
9. デジタル制御オシレータ（Ｄｉｇｉｔａｌｌｙ Ｃｏｎｔｒｏｌｌｅｄ Ｏｓｃｉｌｌａｔｏｒ：ＤＣＯ）を有する内部ジッタ許容値テスト装置であって、
   予め設定された利得および遅延を有するループフィルタ（ｌｏｏｐ ｆｉｌｔｅｒ）と、
   累積したジッタを生成する内部累積ジッタ生成部（ｉｎｔｅｒｎａｌ ａｃｃｕｍｕｌａｔｅｄ ｊｉｔｔｅｒ ｇｅｎｅｒａｔｏｒ）と、
   前記ループフィルタおよび内部累積ジッタ生成部と連結する利得乗算部（ｇａｉｎ ｍｕｌｔｉｐｌｉｅｒ）と、
   前記利得乗算部と連結するデジタル制御オシレータ（ＤＣＯ）
   を備える、ジッタ許容値テスト装置。
10. 前記内部累積ジッタ生成部は、
    １および−１をランダムに生成する疑似乱数バイナリシーケンス（ＰｓｅｕｄｏＲａｎｄｏｍ Ｂｉｎａｒｙ Ｓｅｑｕｅｎｃｅ：ＰＲＢＳ）生成部を備える、請求項９に記載のジッタ許容値テスト装置。
11. 前記内部累積ジッタ生成部は、
    高周波シュプール（ｓｐｕｒ）および量子化雑音を除去するローパスフィルタ（ｌｏｗｐａｓｓ ｆｉｌｔｅｒ）をさらに備える、請求項１０に記載のジッタ許容値テスト装置。
12. 前記内部累積ジッタ生成部は、
    前記累積したジッタの量を制御する利得制御部（ｇａｉｎ ｃｏｎｔｒｏｌｌｅｒ）をさらに備える、請求項１１に記載のジッタ許容値テスト装置。