JP4669563B2 - クロック生成装置、電子装置およびクロック生成方法 - Google Patents

クロック生成装置、電子装置およびクロック生成方法 Download PDF

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Description

この発明は、クロック生成装置、電子装置およびクロック生成方法に関する。
従来より、最上位の基準クロックである最上位基準クロックを生成するセシウム原子発振器やルビジウム原子発振器があり、この最上位基準クロックを元に作り出された基準クロックである１ＰＰＳ（1 pulse per second）信号を発信するＧＰＳ（Global Positioning System）がある。そして、ＧＰＳから発信された１ＰＰＳ信号と、内部高精度発振器によって生成された動作クロックとを同期させることで、デジタル同期網内の装置に使用される出力クロックを生成するクロック生成装置（例えば、ＰＬＬ回路：Phase Locked Loop回路）がある（特許文献１〜３参照）。
ここで、図８を用いて、従来のクロック生成装置の概要について説明する。図８は、従来のクロック生成装置の概要を説明するための図である。なお、位相比較器（ＤＰＤ：Digital Phase Detector）と、ループフィルタ（ＤＬＦ：Digital Loop Filter）と、発振器（ＤＤＳ：Direct Digital Synthesizer）と、逓倍器（アナログＰＬＬ回路）と、分周器と、内部高精度発振器とから構成される従来のクロック生成装置によって、１ＰＰＳ信号と同期した出力クロックを生成する場合を説明する。
従来のクロック生成装置の位相比較器は、１ＰＰＳ信号を受け付けると（図８の（１）参照）、高速クロックを用いて、１ＰＰＳ信号と、返還クロックとの位相の差を測定する（図８の（２）参照）。ここで、高速クロックとは、出力クロック生成器が前回生成した出力クロックを逓倍器によって逓倍して得られたクロックである（図８の（３）参照）。また、返還クロックとは、出力クロック生成器が前回生成した出力クロックを分周器によって分周して得られたクロックである（図８の（４）参照）。
次に、従来のクロック生成装置のループフィルタは、位相差測定器によって測定された位相の差を平均化する（図８の（５）参照）。
そして、従来のクロック生成装置の発振器は、内部高精度発振器によって生成された動作クロック（図８の（６）参照）と、ループフィルタによって平均化された位相の差とを用いて、１ＰＰＳ信号と同期した新たな周波数の出力クロックを生成し（図８の（７）参照）、新たな周波数の出力クロックを逓倍器および分周器に返還する（図８の（８）参照）。
このようにして、従来のクロック生成装置は、出力クロックをフィードバックすることで、１ＰＰＳ信号と同期した出力クロックを生成する。
特開２００５−２４４６４８号公報 特開２００６−２１７２０３号公報 特開２００７−２７８０９号公報
しかしながら、上記した従来の技術は、デジタル同期網内の各装置の動作に悪影響を及ぼす場合があるという課題があった。
すなわち、従来の技術の発振器は、基準クロックと、出力クロックとの位相の差とを用いて新たな出力クロックを生成する処理は、例えば、基準クロックが１ＰＰＳ信号である場合には、１秒ごとに新たな周波数の出力クロックを生成する（図８の（Ａ）参照）。このとき、従来の技術は、周波数が大きく変動した出力クロックを生成するので、この出力クロックを使用するデジタル同期網内の各装置の動作に悪影響を及ぼしていた。
そこで、この発明は、上述した従来技術の課題を解決するためになされたものであり、周波数を大きく変動させることなく出力クロックを生成することが可能なクロック生成装置、電子装置およびクロック生成方法を提供することを目的とする。
上述した課題を解決し、目的を達成するため、本発明は、逓倍器によって逓倍された高速クロックを用いて、基準クロックと、分周器によって生成された返還クロックとの位相の差を測定する位相差測定器と、前記位相差測定器によって測定された位相の差を平均化する平均化器と、自己が生成した出力クロックを逓倍器および分周器に返還し、前記平均化器によって平均化された位相の差と、内部高精度発振器によって生成された動作クロックとを用いて基準クロックと同期した出力クロックを生成する出力クロック生成器と、前記出力クロック生成器によって返還された出力クロックを逓倍して、高速クロックを生成する逓倍器と、前記出力クロック生成器によって返還された出力クロックを分周して、返還クロックを生成する分周器とを有し、基準クロックと同期した出力クロックを生成するクロック生成装置であって、前記位相差測定器によって測定された位相の差をアップサンプリングして、当該位相の差が前記位相差測定器から前記平均化器に入力される入力頻度を増加させることにより、前記出力クロック生成器における出力クロックの生成頻度を増加させる第一の頻度増加部を備える。
本発明によれば、周波数を大きく変動させることなく出力クロックを生成することが可能である。
以下に添付図面を参照して、この発明に係るクロック生成装置、電子装置およびクロック生成方法の実施例を詳細に説明する。なお、以下では、この発明が搭載されたクロック生成装置（例えば、光通信装置や移動通信装置における基準クロックを生成するクロック生成装置（ＰＬＬ回路））を実施例として説明する。
以下では、実施例１に係るクロック生成装置の概要および特徴、クロック生成装置の構成およびクロック生成装置による処理の流れを順に説明し、最後に実施例１による効果を説明する。
［実施例１に係るクロック生成装置の概要および特徴］
まず最初に、図１を用いて、実施例１に係るクロック生成装置の概要および特徴を説明する。図１は、実施例１に係るクロック生成装置の概要および特徴を説明するための図である。
実施例１に係るクロック生成装置は、位相の差を測定する位相比較器と、位相の差を平均化するループフィルタと、出力クロックを生成する発振器と、出力クロックを逓倍する逓倍器と、出力クロックを分周する分周器と、動作クロックを生成する内部高精度発振器とから構成され、１ＰＰＳ信号と同期した出力クロックを生成することを概要とする。
そして、実施例１に係るクロック生成装置は、位相比較器と、ループフィルタとの間にＣＩＣ（Cascade Integrate Comb）フィルタをさらに備えて構成され、このＣＩＣフィルタによって位相の差をアップサンプリングして、発振器における出力クロックの生成頻度を増加させる点を主たる特徴とする。このようにすることで、実施例１に係るクロック生成装置は、周波数を大きく変動させることなく出力クロックを生成することができる。
具体的には、実施例１に係るクロック生成装置の位相比較器は、逓倍器によって逓倍された高速クロックを用いて、基準クロックと、分周器によって生成された返還クロックとの位相の差を測定する（図１の（１）参照）。続いて、実施例１に係るクロック生成装置の平均化器は、位相の差を平均化する（図１の（２）参照）。そして、実施例１に係るクロック生成装置の発振器は、平均化された位相の差と、動作クロックとを用いて基準クロックと同期した出力クロックを生成する（図１の（３）参照）。
この場合に、実施例１に係るクロック生成装置のＣＩＣフィルタは、位相比較器によって測定された位相の差をアップサンプリングして、位相比較器から平均化器に位相の差が入力される入力頻度を増加させることにより、平均化器から発振器に平均化された位相の差が入力される入力頻度を増加させ、発振器における出力クロックの生成頻度を増加させる。
つまり、従来の技術は、発振器に入力される平均化された位相の差が１秒ごとであったが、実施例１に係るクロック生成装置は、１秒ごとの位相の差（図１の（Ａ）参照）を、０．２５秒ごとの位相の差に変換することで（図１の（Ｂ）参照）、発振器に入力される平均化された位相の差を０．２５秒ごとに短縮して、０．２５秒ごとに新たな周波数の出力クロックを生成させる（図１の（Ｃ）参照）。
このようなことから、実施例１に係るクロック生成装置は、上記した主たる特徴のごとく、ＣＩＣフィルタによって位相の差をアップサンプリングして、発振器における出力クロックの生成頻度を増加させることで、周波数を大きく変動させることなく出力クロックを生成することができる。
［実施例１に係るクロック生成装置の構成］
次に、図２を用いて、クロック生成装置１０の構成を説明する。図２は、実施例１に係るクロック生成装置の構成を示すブロック図である。同図に示すように、このクロック生成装置１０は、位相比較器１１と、ＣＩＣフィルタ１２と、ループフィルタ１３と、内部高精度発信器１４と、発信器１５ａ、ｂと、アナログＰＬＬ１６と、分周器１７とから構成される。
位相比較器１１は、基準クロックを受け付けると、基準クロックと、返還クロックとの位相の差を測定する。具体的には、アンテナ（図示しない）を介してＧＰＳから上位の基準クロックである１ＰＰＳ信号を受け付けると、位相比較器１１は、１ＰＰＳ信号と、返還クロックとの位相の差を高速クロックを用いて計測し、計測結果を位相の差としてＣＩＣフィルタ１２に対して出力する。
ここで、高速クロックとは、発信器１５ａ、ｂが前回生成した出力クロックをアナログＰＬＬ１６によって逓倍して得られたクロックである。また、返還クロックとは、発信器１５ａ、ｂが前回生成した出力クロックを分周器１７によって分周して得られたクロックである。なお、位相比較器１１は、請求の範囲に記載の「位相差測定器」に相当する。
ＣＩＣフィルタ１２は、位相比較器１１によって測定された位相の差をアップサンプリングして、位相の差が位相比較器１１からループフィルタ１３に入力される入力頻度を増加させる。具体的には、ＣＩＣフィルタ１２は、アップサンプリングフィルタ（例えば、デジタルＣＩＣフィルタ）に相当し、位相比較器１１から受け付けた、１秒ごとの離散値によって表すことができる位相の差を、１／Ｌ秒ごとの離散値によって表すことができる位相の差に変換（つまり、アップサンプリング）し、位相の差がループフィルタ１３に入力される周期を１／Ｌ秒に短縮する。
ここで、「Ｌ」とは、ＣＩＣフィルタ１２が有する特性によって規定される定数であり、例えば、ＣＩＣフィルタ１２が、１ＰＰＳ信号を５ＰＰＳ信号に変換する特性を有する場合には、「Ｌ」＝「５」である。なお、ＣＩＣフィルタ１２は、請求の範囲に記載の「第一の頻度増加部」に相当する。
ループフィルタ１３は、位相の差を平均化する。具体的には、ループフィルタ１３は、ローパスフィルタに相当し、ＣＩＣフィルタ１２から受け付けた位相の差をフィルタ処理によって平均化する。ここで、平均化された位相の差とは、発信器１５ａ、ｂに新たな周波数の出力クロックを生成させるための信号である。なお、ループフィルタ１３は、請求の範囲に記載の「平均化器」に相当する。
内部高精度発信器１４は、動作クロックを生成する。具体的には、内部高精度発信器１４は、発信器１５ａ、ｂが動作するためのクロックである動作クロックを生成して、発信器１５ａ、ｂに対して出力する。
発信器１５ａ、ｂは、基準クロックと同期した出力クロックを生成する。具体的には、発信器１５ａは、ループフィルタ１３から平均化された位相の差を受け付けるごとに、平均化された位相の差と、内部高精度発振器１４によって生成された動作クロックとを用いて、基準クロックと同期した出力クロックを生成する。また、発信器１５ｂは、発信器１５ａが生成した出力クロックをアナログＰＬＬ１６および分周器１７に返還する。なお、発信器１５ａ、ｂは、請求の範囲に記載の「出力クロック生成器」に相当する。
アナログＰＬＬ１６は、発信器１５ａ、ｂによって返還された出力クロックを逓倍して高速クロックを生成し、位相比較器１１に対して出力する。なお、アナログＰＬＬ１６は、請求の範囲に記載の「逓倍器」に相当する。
分周器１７は、発信器１５ａ、ｂによって返還された出力クロックを分周して返還クロックを生成し、位相比較器１１に対して出力する。なお、分周器１７は、請求の範囲に記載の「分周器」に相当する。
［実施例１に係るクロック生成装置による処理］
次に、図３を用いて、クロック生成装置１０による処理を説明する。図３は、実施例１に係るクロック生成装置による処理の流れを示すフローチャートである。なお、以下に説明する処理は、クロック生成装置１０の起動中に繰りかえし実行し、クロック生成装置１０の起動の終了とともに処理を終了する。
図３に示すように、クロック生成装置１０は、１ＰＰＳ信号を受け付けると（ステップＳ１００１肯定）、基準クロックと、返還クロックとの位相の差を測定する（ステップＳ１００２）。
続いて、クロック生成装置１０は、位相比較器１１によって測定された位相の差をアップサンプリングし（ステップＳ１００３）、位相の差を平均化する（ステップＳ１００４）。
続いて、クロック生成装置１０は、平均化された位相の差と、動作クロックとを用いて、基準クロックと同期した出力クロックを生成し（ステップＳ１００５）、生成した出力クロックをアナログＰＬＬ１６および分周器１７に返還する（ステップＳ１００６）。
続いて、クロック生成装置１０は、返還された出力クロックを逓倍して高速クロックを生成するとともに、返還された出力クロックを分周して返還クロックを生成し（ステップＳ１００７）、再び１ＰＰＳ信号を待機する（ステップＳ１００１）。
［実施例１の効果］
上記したように、実施例１によれば、発信器１５ａ、ｂにおける出力クロックの生成頻度を増加させるので、周波数を大きく変動させることなく出力クロックを生成することが可能である。
また、実施例１によれば、位相比較器１１によって測定された位相の差をアップサンプリングして、位相比較器１１からループフィルタ１３に位相の差が入力される入力頻度を増加させるので、発信器１５ａ、ｂにおける出力クロックの生成頻度を増加させる結果、周波数を大きく変動させることなく出力クロックを生成することが可能である。
また、実施例１によれば、ＣＩＣフィルタ１２によって位相比較器１１によって測定された位相の差をアップサンプリングするので、本発明を容易に実現することが可能である。
ところで、上記の実施例１に係るクロック生成装置１０では、位相比較器１１と、ループフィルタ１３との間にＣＩＣフィルタ１２を備えて構成され、このＣＩＣフィルタ１２によって位相の差をアップサンプリングする場合を説明したが、本発明はこれに限定されるものではなく、ループフィルタ１３と、発信器１５ａ、ｂとの間にＣＩＣフィルタ１２を備えて構成し、平均化された位相の差をアップサンプリングするようにしても良い。
そこで、以下の実施例２では、ループフィルタ１３と、発信器１５ａ、ｂとの間にＣＩＣフィルタ１２を備えて構成した場合を説明する。なお、実施例２では、実施例２に係るクロック生成装置１０の構成を説明した後、実施例２による効果を説明する。
［実施例２に係るクロック生成装置１０の構成］
まず、図４を用いて実施例２に係るクロック生成装置１０の構成を説明する。図４は、実施例２に係るクロック生成装置の構成を示すブロック図である。実施例２に係るクロック生成装置１０の構成は、実施例１に係るクロック生成装置１０と以下に説明する点が異なる。
すなわち、位相比較器１１は、計測した位相の差をループフィルタ１３に対して出力し、ループフィルタ１３は、位相の差を平均化する。
ＣＩＣフィルタ１２は、ループフィルタ１３によって平均化された位相の差をアップサンプリングして、ループフィルタ１３から発信器１５ａ、ｂに位相の差が入力される入力頻度を増加させる。
発信器１５ａ、ｂは、ＣＩＣフィルタ１２から平均化された位相の差を受け付けるごとに、平均化された位相の差と、内部高精度発振器１４によって生成された動作クロックとを合用いて、基準クロックと同期した出力クロックを生成する。
［実施例２による効果］
上記したように、実施例２によれば、ループフィルタ１３によって平均化された位相の差をアップサンプリングして、ループフィルタ１３から発信器１５ａ、ｂに位相の差が入力される入力頻度を増加させるので、発信器１５ａ、ｂにおける出力クロックの生成頻度を増加させる結果、周波数を大きく変動させることなく出力クロックを生成することが可能である。
ところで、上記の実施例１、２では、位相比較器１１に入力される基準クロックが１ＰＰＳ信号である場合を説明したが、基準クロックの周波数を変換して、位相比較器１１に入力される基準クロックの入力頻度を増加するようにしても良い。
そこで、以下の実施例３では、実施例１に係るクロック生成装置１０の位相比較器１１に入力される１ＰＰＳ信号をアップサンプリングする場合を説明する。なお、実施例３では、実施例３に係るクロック生成装置１０の構成および処理の流れを説明した後、実施例３による効果を説明する。
［実施例３に係るクロック生成装置１０の構成］
まず、図５を用いて、クロック生成装置１０の構成を説明する。図５は、実施例３に係るクロック生成装置の構成を示すブロック図である。実施例３に係るクロック生成装置１０の構成は、実施例１に係るクロック生成装置１０と以下に説明する点が異なる。
図５に示すように、実施例３に係るクロック生成装置１０は、周波数カウンタ１８と、ＣＩＣフィルタ１９と、周期算出部２０と、内部高精度発信器２１と、パルス信号生成器２２とをさらに備えて構成される。
周波数カウンタ１８は、基準クロックの周期を内部高精度発振器２１によって生成された動作クロックの周期に換算する。具体的には、アンテナ（図示しない）を介してＧＰＳから上位の基準クロックである１ＰＰＳ信号を受け付けると、周波数カウンタ１８は、１ＰＰＳ信号の周期を動作クロックを用いて換算し、換算結果をＣＩＣフィルタ１９に対して出力する。なお、周波数カウンタ１８は、請求の範囲に記載の「周期換算部」に相当する。
ＣＩＣフィルタ１９は、周波数カウンタ１８による換算結果をアップサンプリングして、周波数カウンタ１８から周期算出部２０に換算結果が入力される入力頻度を所定の定数倍に増加する。具体的には、ＣＩＣフィルタ１９は、実施例１に係るＣＩＣフィルタ１２と同様の構成からなり、周波数カウンタ１８から受け付けた、１秒ごとの離散値によって表すことができる換算結果を、１／Ｍ秒ごとの離散値によって表すことができる換算結果に変換（つまり、アップサンプリング）し、周波数カウンタ１８から周期算出部２０に対して換算結果が入力される周期を１／Ｍ秒に短縮する。
ここで、「Ｍ」も、ＣＩＣフィルタ１２に係る「Ｌ」と同様に、ＣＩＣフィルタ１９が有する特性によって規定される定数である。なお、ＣＩＣフィルタ１９は、請求の範囲に記載の「第二の頻度増加部」に相当する。
周期算出部２０は、ＣＩＣフィルタ１９によって入力頻度が増加された換算結果を所定の定数によって除算して、新たな基準クロックの周期を算出する。具体的には、周期算出部２０は、頻度が増加された換算結果を定数「Ｍ」で除算することで新たな基準クロックの周期を算出する。つまり、「１秒」に相当する換算結果を、定数「Ｍ」で除算することで、「１／Ｍ秒」に相当する基準クロックの周期を算出する趣旨である。
内部高精度発信器２１は、実施例１に係る内部高精度発信器１４と同様の構成からなり、動作クロックを生成して、周波数カウンタ１８およびパルス信号生成器２２に対して出力する。
パルス信号生成器２２は、周期算出部２０によって算出された新たな基準クロックの周期ごとに、内部高精度発振器２１によって生成された動作クロックからパルス信号を生成する。具体的には、パルス信号生成器２２は、内部高精度発振器２１によって生成された動作クロックの周期を計測して、計測した動作クロックの周期が新たな基準クロックの周期に至るごとにパルス信号を生成し、新たな基準クロックとして位相比較器１１に対して出力する。
例えば、パルス信号生成器２２は、周期算出部２０によって「１／Ｍ秒」に相当する基準クロックの周期が算出された場合には、「１／Ｍ秒」ごとにパルス信号を生成する。言い換えると、パルス信号生成器２２は、「Ｍ」ＰＰＳ信号に相当する基準クロックを生成して、新たな基準クロックとして位相比較器１１に対して出力する。
つまり、ＣＩＣフィルタ１９が１ＰＰＳ信号を「Ｍ」ＰＰＳ信号に変換する特性を有し、かつ、ＣＩＣフィルタ１２が１ＰＰＳ信号を「Ｌ」ＰＰＳ信号に変換する特性を有する場合には、発振器１５ａ、ｂにおける出力クロックの生成頻度を「Ｍ＊Ｌ」倍に増加させる趣旨である（＊は乗算を表す）。
［実施例３に係るクロック生成装置による処理］
次に、図６を用いて、クロック生成装置１０による処理を説明する。図６は、実施例３に係るクロック生成装置による処理の流れを示すフローチャートである。なお、以下では、実施例３に係るクロック生成装置が１ＰＰＳ信号を受け付けてからパルス信号を生成するまでを詳細に説明する。その後、実施例３に係るクロック生成装置は、実施例１と同様に、位相の差をアップサンプリングしつつ、基準クロックと同期した出力クロックを生成するものとする（図３のステップＳ１００２〜Ｓ１００７参照）。
図６に示すように、クロック生成装置１０は、１ＰＰＳ信号を受け付けると（ステップＳ２００１肯定）、基準クロックの周期を内部高精度発振器２１によって生成された動作クロックの周期に換算する（ステップＳ２００２）。
続いて、クロック生成装置１０は、周波数カウンタ１８による換算結果をアップサンプリングし（ステップＳ２００３）、新たな基準クロックの周期を算出する（ステップＳ２００４）。
続いて、クロック生成装置１０は、周期算出部２０によって算出された新たな基準クロックの周期ごとに、内部高精度発振器２１によって生成された動作クロックからパルス信号を生成する（ステップＳ２００５）。
続いて、クロック生成装置１０は、位相の差をアップサンプリングしつつ、基準クロックと同期した出力クロックを生成し（ステップＳ２００６）、再び１ＰＰＳ信号を待機する（ステップＳ２００１）。
［実施例３による効果］
上記したように、実施例３によれば、基準クロックの周期を内部高精度発振器２１によって生成された動作クロックの周期に換算し、換算結果をアップサンプリングし、新たな基準クロックの周期を算出し、新たな基準クロックの周期ごとに、動作クロックからパルス信号を生成するので、位相比較器１１に入力される基準クロックの入力頻度を増加する結果、周波数の変動量をさらに小さくして出力クロックを生成することが可能である。
ところで、上記の実施例３に係るクロック生成装置１０では、周波数カウンタ１８と、周期算出部２０との間にＣＩＣフィルタ１９を備えて構成され、このＣＩＣフィルタ１９によって周波数カウンタ１８による換算結果をアップサンプリングする場合を説明したが、本発明はこれに限定されるものではなく、周期算出部２０と、パルス信号生成器２２との間にＣＩＣフィルタ１９を備えて構成し、周期算出部２０によって算出された新たな基準クロックの周期をアップサンプリングするようにしても良い。
そこで、以下の実施例４では周期算出部２０と、パルス信号生成器２２との間にＣＩＣフィルタ１９を備えて構成した場合を説明する。なお、実施例４では、実施例４に係るクロック生成装置１０の構成を説明した後、実施例４による効果を説明する。
［実施例４に係るクロック生成装置１０の構成］
まず、図７を用いて実施例４に係るクロック生成装置１０の構成を説明する。図７は、実施例４に係るクロック生成装置の構成を示すブロック図である。実施例４に係るクロック生成装置１０の構成は、実施例３に係るクロック生成装置１０と以下に説明する点が異なる。
周波数カウンタ１８は、１ＰＰＳ信号の周期を動作クロックを用いて換算し、換算結果を周期算出部２０に対して出力する。
周期算出部２０は、周波数カウンタ１８による換算結果を所定の定数によって除算して、新たな基準クロックの周期を算出する。
ＣＩＣフィルタ１９は、周期算出部２０によって算出された新たな基準クロックの周期をアップサンプリングして、周期算出部２０からパルス信号生成器２２に新たな基準クロックが入力される入力頻度を所定の定数倍に増加する。
パルス信号生成器２２は、ＣＩＣフィルタ１９によって入力頻度が増加された新たな基準クロックの周期に基づいて、周期算出部２０によって算出された新たな基準クロックの周期ごとに、内部高精度発振器２１によって生成された動作クロックからパルス信号を生成する。
［実施例４による効果］
上記したように、実施例４によれば、基準クロックの周期を内部高精度発振器２１によって生成された動作クロックの周期に換算し、新たな基準クロックの周期を算出し、新たな基準クロックの周期をアップサンプリングし、新たな基準クロックの周期ごとに、動作クロックからパルス信号を生成するので、位相比較器１１に入力される基準クロックの入力頻度を増加する結果、周波数の変動量をさらに小さくして出力クロックを生成することが可能である。
さて、これまで実施例１〜４について説明したが、本発明は上述した実施例以外にも、種々の異なる形態にて実施されてよいものである。そこで、以下では、実施例５として、他の実施例を説明する。
例えば、ＳＤＨ（Synchronous Digital Hierarchy）やＳＯＮＥＴ（Synchronous Optical NETwork）などの伝送網で使用される伝送クロックを生成する伝送クロック発生装置に本発明を適用し、伝送網を介して接続される電子装置に対して生成した出力クロックを分配するようにしてもよい。
また、ＧＰＳ受信機やＧＰＳモジュールを搭載した電子装置に本発明を適用し、生成された出力クロックを用いて各処理を実行するようにしてもよい。
また、実施例３および実施例４では、周波数カウンタ１８と、ＣＩＣフィルタ１９と、周期算出部２０と、内部高精度発信器２１と、パルス信号生成器２２とをさらに備える場合を説明したが、基準クロックの周波数を変換して、位相比較器１１に入力される基準クロックの入力頻度を増加する場合であれば、本発明に適用することが可能である。例えば、アップサンプリングフィルタや周波数変換器によって１ＰＰＳ信号と同期した５ＰＰＳ信号を生成して、新たな基準クロックとして位相比較器１１に入力するようにしてもよい。
（装置構成等）
また、本実施例において説明した各処理のうち、上記文書中や図面中で示した処理手順、制御手順、具体的名称、各種のデータやパラメータを含む情報（例えば、図１に示した位相の差や生成される出力クロックの周波数）については、特記する場合を除いて任意に変更することができる。
また、図２、図４、図５、図７に示したクロック生成装置の各構成要素は機能概念的なものであり、必ずしも物理的に図示の如く構成されていることを要しない。すなわち、各装置の分散・統合の具体的形態は図示のものに限られず、以下に説明するように、その全部または一部を、各種の負荷や使用状況などに応じて、任意の単位で機能的または物理的に分散・統合して構成することができる。
例えば、図２において、発信器１５ａを発信器１５ｂに統合することや、図４において、内部高精度発信器１４をクロック生成装置１０から分散することや、図５において、内部高精度発信器１４を内部高精度発信器２１に統合することや、図７において、周波数カウンタ１８と、ＣＩＣフィルタ１９と、周期算出部２０と、内部高精度発信器２１と、パルス信号生成器２２とを統合して、周波数変換器として構成しても良い。
（クロック生成プログラム）
さらに、クロック生成装置１０にて行なわれる各処理機能（例えば、ＣＩＣフィルタ１２による位相の差のアップサンプリング）は、その全部または任意の一部が、ＣＰＵやＭＣＵ（Micro Controller Unit）、ＭＰＵ（Micro Processing Unit）およびＣＰＵ、ＭＣＵ、ＭＰＵにて解析実行されるプログラムにて実現され、あるいは、ワイヤードロジックによるハードウェアとして実現され得る。
なお、本実施例で説明したクロック生成方法は、あらかじめ用意されたクロック生成プログラムをパーソナルコンピュータやワークステーションなどのコンピュータで実行することによって実現することができる。
このクロック生成プログラムは、インターネットなどのネットワークを介して配布することができる。また、このクロック生成プログラムは、ハードディスク、フレキシブルディスク（ＦＤ）、ＣＤ−ＲＯＭ、ＭＯ、ＤＶＤなどのコンピュータで読み取り可能な記録媒体に記録され、コンピュータによって記録媒体から読み出されることによって実行することもできる。
図１は、実施例１に係るクロック生成装置の概要および特徴を説明するための図である。 図２は、実施例１に係るクロック生成装置の構成を示すブロック図である。 図３は、実施例１に係るクロック生成装置による処理の流れを示すフローチャートである。 図４は、実施例２に係るクロック生成装置の構成を示すブロック図である。 図５は、実施例３に係るクロック生成装置の構成を示すブロック図である。 図６は、実施例３に係るクロック生成装置による処理の流れを示すフローチャートである。 図７は、実施例４に係るクロック生成装置の構成を示すブロック図である。 図８は、従来のクロック生成装置の概要を説明するための図である。
１０ クロック生成装置
１１ 位相比較器
１２ ＣＩＣフィルタ
１３ ループフィルタ
１４ 内部高精度発信器
１５ａ、ｂ 発信器
１６ アナログＰＬＬ
１７ 分周器
１８ 周波数カウンタ
１９ ＣＩＣフィルタ
２０ 周期算出部
２１ 内部高精度発信器
２２ パルス信号生成器

Claims (10)

  1. 逓倍器によって逓倍された高速クロックを用いて、基準クロックと、分周器によって生成された返還クロックとの位相の差を測定する位相差測定器と、
    前記位相差測定器によって測定された位相の差を平均化する平均化器と、
    自己が生成した出力クロックを逓倍器および分周器に返還し、前記平均化器によって平均化された位相の差と、内部高精度発振器によって生成された動作クロックとを用いて基準クロックと同期した出力クロックを生成する出力クロック生成器と、
    前記出力クロック生成器によって返還された出力クロックを逓倍して、高速クロックを生成する逓倍器と、
    前記出力クロック生成器によって返還された出力クロックを分周して、返還クロックを生成する分周器と
    を有し、
    基準クロックと同期した出力クロックを生成するクロック生成装置であって、
    前記位相差測定器によって測定された位相の差をアップサンプリングして、当該位相の差が前記位相差測定器から前記平均化器に入力される入力頻度を増加させることにより、前記出力クロック生成器における出力クロックの生成頻度を増加させる第一の頻度増加部
    を備えたことを特徴とするクロック生成装置。
  2. 逓倍器によって逓倍された高速クロックを用いて、基準クロックと、分周器によって生成された返還クロックとの位相の差を測定する位相差測定器と、
    前記位相差測定器によって測定された位相の差を平均化する平均化器と、
    自己が生成した出力クロックを逓倍器および分周器に返還し、前記平均化器によって平均化された位相の差と、内部高精度発振器によって生成された動作クロックとを用いて基準クロックと同期した出力クロックを生成する出力クロック生成器と、
    前記出力クロック生成器によって返還された出力クロックを逓倍して、高速クロックを生成する逓倍器と、
    前記出力クロック生成器によって返還された出力クロックを分周して、返還クロックを生成する分周器と
    を有し、
    基準クロックと同期した出力クロックを生成するクロック生成装置であって、
    前記平均化器によって平均化された位相の差をアップサンプリングして、当該平均化された位相の差が前記平均化器から前記出力クロック生成器に入力される入力頻度を増加させることにより、前記出力クロック生成器における出力クロックの生成頻度を増加させる第一の頻度増加部
    を備えたことを特徴とするクロック生成装置。
  3. 基準クロックの周期を内部高精度発振器によって生成された動作クロックの周期に換算する周期換算部と、
    前記周期換算部による換算結果をアップサンプリングして、当該換算結果が周期算出部に入力される入力頻度を所定の定数倍に増加する第二の頻度増加部と、
    前記第二の頻度増加部によって入力頻度が増加された換算結果を所定の定数によって除算して、新たな基準クロックの周期を算出する周期算出部と、
    前記周期算出部によって算出された新たな基準クロックの周期ごとに、内部高精度発振器によって生成された動作クロックからパルス信号を生成するパルス信号生成部とをさらに備え、
    前記位相差測定器は、前記パルス信号生成部によって生成されたパルス信号と、分周器によって生成された返還クロックとの位相の差を測定することを特徴とする請求項１または２に記載のクロック生成装置。
  4. 基準クロックの周期を内部高精度発振器によって生成された動作クロックの周期に換算する周期換算部と、
    前記周期換算部による換算結果を所定の定数によって除算して、新たな基準クロックの周期を算出する周期算出部と、
    前記周期算出部によって算出された新たな基準クロックの周期をアップサンプリングして、当該新たな基準クロックの周期がパルス信号生成部に入力される入力頻度を所定の定数倍に増加する第三の頻度増加部と、
    前記第三の頻度増加部によって入力頻度が増加された換算結果に基づいて、前記周期算出部により算出された新たな基準クロックの周期ごとに、内部高精度発振器によって生成された動作クロックからパルス信号を生成するパルス信号生成部とをさらに備え、
    前記位相差測定器は、前記パルス信号生成部によって生成されたパルス信号と、分周器によって生成された返還クロックとの位相の差を測定することを特徴とする請求項１または２に記載のクロック生成装置。
  5. 逓倍器によって逓倍された高速クロックを用いて、基準クロックと、分周器によって生成された返還クロックとの位相の差を測定する位相差測定器と、
    前記位相差測定器によって測定された位相の差を平均化する平均化器と、
    自己が生成した出力クロックを逓倍器および分周器に返還し、前記平均化器によって平均化された位相の差と、内部高精度発振器によって生成された動作クロックとを用いて基準クロックと同期した出力クロックを生成する出力クロック生成器と、
    前記出力クロック生成器によって返還された出力クロックを逓倍して、高速クロックを生成する逓倍器と、
    前記出力クロック生成器によって返還された出力クロックを分周して、返還クロックを生成する分周器と
    を有し、
    前記出力クロック生成器によって生成された出力クロックを用いて各処理を実行する電子装置であって、
    前記位相差測定器によって測定された位相の差をアップサンプリングして、当該位相の差が前記位相差測定器から前記平均化器に入力される入力頻度を増加させることにより、前記出力クロック生成器における出力クロックの生成頻度を増加させる第一の頻度増加部
    を備えたことを特徴とする電子装置。
  6. 逓倍器によって逓倍された高速クロックを用いて、基準クロックと、分周器によって生成された返還クロックとの位相の差を測定する位相差測定器と、
    前記位相差測定器によって測定された位相の差を平均化する平均化器と、
    自己が生成した出力クロックを逓倍器および分周器に返還し、前記平均化器によって平均化された位相の差と、内部高精度発振器によって生成された動作クロックとを用いて基準クロックと同期した出力クロックを生成する出力クロック生成器と、
    前記出力クロック生成器によって返還された出力クロックを逓倍して、高速クロックを生成する逓倍器と、
    前記出力クロック生成器によって返還された出力クロックを分周して、返還クロックを生成する分周器と
    を有し、
    前記出力クロック生成器によって生成された出力クロックを用いて各処理を実行する電子装置であって、
    前記平均化器によって平均化された位相の差をアップサンプリングして、当該平均化された位相の差が前記平均化器から前記出力クロック生成器に入力される入力頻度を増加させることにより、前記出力クロック生成器における出力クロックの生成頻度を増加させる第一の頻度増加部
    を備えたことを特徴とする電子装置。
  7. 逓倍器によって逓倍された高速クロックを用いて、基準クロックと、分周器によって生成された返還クロックとの位相の差を測定する位相差測定器と、
    前記位相差測定器によって測定された位相の差を平均化する平均化器と、
    自己が生成した出力クロックを逓倍器および分周器に返還し、前記平均化器によって平均化された位相の差と、内部高精度発振器によって生成された動作クロックとを用いて基準クロックと同期した出力クロックを生成する出力クロック生成器と、
    前記出力クロック生成器によって返還された出力クロックを逓倍して、高速クロックを生成する逓倍器と、
    前記出力クロック生成器によって返還された出力クロックを分周して、返還クロックを生成する分周器と
    を有するクロック生成装置において、
    基準クロックと同期した出力クロックを生成するクロック生成方法であって、
    前記位相差測定器によって測定された位相の差をアップサンプリングして、当該位相の差が前記位相差測定器から前記平均化器に入力される入力頻度を増加させることにより、前記出力クロック生成器における出力クロックの生成頻度を増加させる第一の頻度増加ステップ
    を含んだことを特徴とするクロック生成方法。
  8. 逓倍器によって逓倍された高速クロックを用いて、基準クロックと、分周器によって生成された返還クロックとの位相の差を測定する位相差測定器と、
    前記位相差測定器によって測定された位相の差を平均化する平均化器と、
    自己が生成した出力クロックを逓倍器および分周器に返還し、前記平均化器によって平均化された位相の差と、内部高精度発振器によって生成された動作クロックとを用いて基準クロックと同期した出力クロックを生成する出力クロック生成器と、
    前記出力クロック生成器によって返還された出力クロックを逓倍して、高速クロックを生成する逓倍器と、
    前記出力クロック生成器によって返還された出力クロックを分周して、返還クロックを生成する分周器と
    を有するクロック生成装置において、
    基準クロックと同期した出力クロックを生成するクロック生成方法であって、
    前記平均化器によって平均化された位相の差をアップサンプリングして、当該平均化された位相の差が前記平均化器から前記出力クロック生成器に入力される入力頻度を増加させることにより、前記出力クロック生成器における出力クロックの生成頻度を増加させる第一の頻度増加ステップ
    を含んだことを特徴とするクロック生成方法。
  9. 前記クロック生成装置は、周期換算部と、第二の頻度増加部と、周期算出部と、パルス信号生成部とをさらに有するものであって、
    前記周期換算部に、基準クロックの周期を内部高精度発振器によって生成された動作クロックの周期に換算させる周期換算ステップと、
    前記第二の頻度増加部に、前記周期換算部による換算結果をアップサンプリングして、当該換算結果が周期算出部に入力される入力頻度を所定の定数倍に増加させる第二の頻度増加ステップと、
    前記周期算出部に、前記第二の頻度増加部によって入力頻度が増加された換算結果を所定の定数によって除算して、新たな基準クロックの周期を算出させる周期算出ステップと、
    前記パルス信号生成部に、前記周期算出部によって算出された新たな基準クロックの周期ごとに、内部高精度発振器によって生成された動作クロックからパルス信号を生成させるパルス信号生成ステップと、
    前記位相差測定器に、前記パルス信号生成部によって生成されたパルス信号と、分周器によって生成された返還クロックとの位相の差を測定させる位相差測定ステップと
    を含んだことを特徴とする請求項７または８に記載のクロック生成方法。
  10. 前記クロック生成装置は、周期換算部と、周期算出部と、第三の頻度増加部と、パルス信号生成部とをさらに有するものであって、
    前記周期換算部に、基準クロックの周期を内部高精度発振器によって生成された動作クロックの周期に換算させる周期換算ステップと、
    前記周期算出部に、前記周期換算部による換算結果を所定の定数によって除算して、新たな基準クロックの周期を算出させる周期算出ステップと、
    前記第三の頻度増加部に、前記周期算出部によって算出された新たな基準クロックの周期をアップサンプリングして、当該新たな基準クロックの周期がパルス信号生成部に入力される入力頻度を所定の定数倍に増加させる第三の頻度増加ステップと、
    前記パルス信号生成部に、前記第三の頻度増加部によって入力頻度が増加された換算結果に基づいて、前記周期算出部により算出された新たな基準クロックの周期ごとに、内部高精度発振器によって生成された動作クロックからパルス信号を生成させるパルス信号生成ステップと、
    前記位相差測定器に、前記パルス信号生成部によって生成されたパルス信号と、分周器によって生成された返還クロックとの位相の差を測定させる位相差測定ステップと
    を含んだことを特徴とする請求項７または８に記載のクロック生成方法。
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