JPH10224213A - Ｐｌｌ回路を使用したジッタ発生装置 - Google Patents

Abstract

(57)【要約】 【課題】 スペクトラムアナライザ等の外部測定器を必
要とせず、回路中における各素子のばらつき、温度変
化、経年変化等の誤差による影響を低減する。 【解決手段】 基準クロックｆ１が位相比較器１０の一
方の端子１０ａに入力している状態で、切替部９の共通
接点９Ｂを第１入力接点９Ａａに切り替えて同相クロッ
クｆ２を他方の端子１０ｂに入力し、そのときにフィル
タ１１を通過する信号のレベルをレベル検出部１３で検
出する。又、切替部９の共通接点９Ｂを第２入力接点９
Ａｂに切り替えて逆相クロックｆ３を位相比較器１０の
他方の端子１０ｂに入力し、そのときにフィルタ１１を
通過する信号のレベルをレベル検出部１３で検出する。
これら同相クロックｆ２及び逆相クロックｆ３を入力し
たときのレベル差を動作時の基準値として設定する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ＰＬＬ（Phase Lo
cked Loop ）回路の位相比較器の出力に、例えば、１０
Ｈｚ〜２０ＭＨｚの正弦波をジッタ信号として印加して
電圧制御発振器を駆動して変調をかけて出力する際に、
その変調量であるジッタ量を校正できる、ＰＬＬ回路を
使用したジッタ発生装置に関するものである。

【０００２】

【従来の技術】図６は従来のＰＬＬ回路を使用したジッ
タ発生装置のブロック構成を示す図である。

【０００３】このＰＬＬ回路を使用したジッタ発生装置
は、位相比較器２１、キャリアフィルタ２２、レベル検
出器２３、ジッタ印加部２４、電圧制御発振器２５を備
えて概略構成されている。

【０００４】このジッタ発生装置では、所定周波数の信
号が基準クロック信号として位相比較器２１の一方の入
力端子２１ａに入力される。位相比較器２１の他方の入
力端子２１ｂには、電圧制御発振器２５の出力が入力さ
れる。

【０００５】位相比較器２１では、基準クロック信号と
電圧制御発振器２５からの出力との位相を比較し、位相
差に応じた差信号を出力する。キャリアフィルタ２２で
は、位相比較器２１の出力のキャリア成分（位相比較器
２１に入力される電圧制御発振器２５の出力信号又は基
準クロック信号のキャリア周波数成分）を除去し、ジッ
タ印加部２４で印加可能な最大周波数以下の周波数成分
（ジッタ成分）を通過させる。そのときのジッタ成分の
レベルは、ジッタ量としてレベル検出器２３によって検
出され表示部２３ａに表示される。

【０００６】ジッタ印加部２４では、キャリアフィルタ
２２を通過した信号に対し、例えば１０Ｈｚ〜２０ＭＨ
ｚの周波数範囲で所望のジッタ量による正弦波のジッタ
信号を印加する。電圧制御発振器２５は、位相比較器２
１に入力される両者の信号、すなわち基準クロック信号
の周波数と電圧制御発振器２５の出力の周波数とが一致
するように、ジッタ印加部２４の出力によって周波数が
可変制御される。レベル検出器２３は、いわば、電圧制
御発振器２５の出力信号を位相比較器２１で復調された
ジッタ信号の大きさを検出して表示部２３ａに表示する
ことにより、実際のジッタ量がどのくらいかを表示する
ものである。

【０００７】ところで、この種のＰＬＬ回路を使用した
ジッタ発生装置では、回路中における各素子のばらつき
や温度変化、経年変化等による誤差が発生すると、ジッ
タ量を正確に設定できなくなるため、電圧制御発振器２
５の出力信号のスペクトラム中のキャリア信号とジッタ
信号（変調信号）のレベル関係からジッタ量を算出して
校正を行っていた。

【０００８】さらに説明すると、ベッセル関数を利用し
て０．２５ＵＩ_P-P 時の第１側帯波とキャリア波のレベ
ル関係を算出する。その際、ベッセル関数表中のベッセ
ル関数ｘは単位がｒａｄなので、ＵＩ_P-P をｒａｄに変
換する。０．０３２ＵＩ_P-P＝０．１ｒａｄなので、
０．２５ＵＩ_P-P ≒０．７８ｒａｄとなる。又、ベッセ
ル関数表でｘ＝０．７８のとき、キャリア波の値Ｊ0(x)
＝０．８５３５９、第１側帯波の値Ｊ1(x)＝０．３６１
０８となる。次に、それぞれの損失を算出すると、キャ
リア波では２０ｌｏｇ₁₀（０．８５３５９）≒−１．４
ｄＢ、第１側帯波では２０ｌｏｇ₁₀（０．３６１０８）
≒−８．８ｄＢとなる。

【０００９】ここで、外部測定器２６としてスペクトラ
ムアナライザを電圧制御発振器２５に接続し、図７に示
すように、ジッタ量０．２５ＵＩ_P-P 時の電圧制御発振
器の出力クロック信号のスペクトラムを観測すると、ジ
ッタ信号を印加していないとき状態でのキャリアレベル
と比較して、第１側帯波は−８．８ｄＢになることが判
る。又、ジッタ量０．２５ＵＩ_P-P 時のキャリアレベル
と第１側帯波レベルの関係は、−８．８ｄＢ−（−１．
４ｄＢ）＝−７．４ｄＢになることが判る。

【００１０】そして、ジッタ印加部２４よりジッタ信号
を印加していないときと、ジッタ量０．２５ＵＩ_P-P の
ジッタ信号を印加したときのキャリア波に対する第１側
帯波のレベル差が−７．４ｄＢとなるように、ジッタ信
号のレベルを調整していた。このようにしてジッタ量
０．２５ＵＩ_P-P のときのレベル検出器２３の検出レベ
ルを基準値として校正していた。

【００１１】

【発明が解決しようとする課題】しかしながら、上述し
た従来のＰＬＬ回路を使用したジッタ発生装置では、校
正時にスペクトラムアナライザ等の外部測定器２６が必
要不可欠であり、回路中における各素子のばらつきや温
度変化、径年変化等による誤差を内部回路によって校正
を行うことができなかった。

【００１２】又、別の方法として、ベッセルヌルによる
校正方法がある。ベッセルヌルは、正弦波変調の変調度
を増加した場合に、その変調度に応じてキャリア信号レ
ベルが所定関数の曲線と同じ働きをすることを利用し、
関数曲線がゼロになる点（ベッセルヌル）で校正を行う
方法である。この方法によれば、１ＵＩを越える大きな
ジッタ変調度（あるいはジッタ量）も正確に校正できる
が、外部測定器としてのスペクトラムアナライザが必要
不可欠であった。

【００１３】そこで、本発明は、上記問題点に鑑みてな
されたものであって、スペクトラムアナライザ等の外部
測定器を必要とすることなく、内部回路によって測定前
に簡単に校正が行え、回路中における各素子のばらつ
き、温度変化、経年変化等の誤差による影響を低減でき
るＰＬＬ回路を使用したジッタ発生装置を提供すること
を目的としている。

【００１４】

【課題を解決するための手段】上記目的を達成するた
め、請求項１の発明は、一方の端子１０ａに入力される
基準クロック信号ｆ１と、他方の端子１０ｂに入力され
るクロック信号との位相を比較してその位相差に応じた
差信号を出力する位相比較器１０と、該位相比較器の出
力の所定周波数成分を除去するフィルタ１１と、該フィ
ルタを通過した信号にジッタ信号を印加するジッタ印加
部１２と、出力が前記位相比較器の入力の他方の端子に
接続されていて、前記ジッタ印加部の出力により前記基
準クロック信号の周波数と一致するように周波数が可変
制御されるとともに前記ジッタ信号で変調される電圧制
御発振器１４と、前記位相比較器で復調されて前記フィ
ルタから出力されるジッタ信号成分のレベルを検出し、
そのレベルに相当するジッタ量を表示するレベル検出器
１３とを備えたＰＬＬ回路を使用したジッタ発生装置に
おいて、前記基準クロック信号と同位相の同相クロック
信号ｆ２と、前記基準クロック信号と逆位相の逆相クロ
ック信号ｆ３を出力する同相・逆相クロック出力部８
と、前記電圧制御発振器からの出力クロック信号ｆ４、
前記同相クロック信号、前記逆相クロック信号の何れか
の信号が前記位相比較器の他方の端子に入力されるよう
に入出力間を切替えるための切替部９と、該切替部を制
御することによって校正状態と通常状態とに切替える校
正部１６とを備えており、該校正部が校正状態に設定し
たとき、前記位相比較器の一方の端子に前記基準クロッ
ク信号が入力している状態で、前記同相クロック信号が
前記切替部を介して前記位相比較器の他方の端子に入力
されたときに前記レベル検出器が検出するレベルと、前
記逆相クロック信号が前記切替部を介して前記位相比較
器の他方の端子に入力されたときに前記レベル検出器が
検出するレベルとのレベル差を前記校正部が求め、前記
校正部が通常状態に設定したとき、前記位相比較器の他
方の端子に前記電圧制御発振器が出力する出力クロック
信号が入力された状態で、前記レベル検出器が検出して
表示するジッタ量を、前記レベル差を基準値として補正
して表示することを特徴とする。

【００１５】又、請求項２の発明は、一方の端子１０ａ
に入力される基準クロック信号ｆ１と、他方の端子１０
ｂに入力されるクロック信号との位相を比較してその位
相差に応じた差信号を出力する位相比較器１０と、該位
相比較器の出力の所定周波数成分を除去するフィルタ１
１と、該フィルタを通過した信号にジッタ信号を印加す
るジッタ印加部１２と、出力が前記位相比較器の入力の
他方の端子に接続されていて、前記ジッタ印加部の出力
により前記基準クロック信号の周波数と一致するように
周波数が可変制御されるとともに前記ジッタ信号で変調
される電圧制御発振器１４と、前記位相比較器で復調さ
れて前記フィルタから出力されるジッタ信号成分のレベ
ルを検出し、そのレベルに相当するジッタ量を表示する
レベル検出器１３とを備えたＰＬＬ回路を使用したジッ
タ発生装置において、前記基準クロック信号の位相を所
定ビットシフトしたシフトクロック信号ｆ５を出力する
シフトレジスタ１５と、前記電圧制御発振器からの出力
クロック信号ｆ４、前記基準クロック信号、前記シフト
クロック信号の何れかの信号が前記位相比較器の他方の
端子に入力されるように入出力間を切替えるための切替
部９と、該切替部を制御することによって校正状態と通
常状態とに切替える校正部１６とを備えており、該校正
部が校正状態に設定したとき、前記位相比較器の一方の
端子に前記基準クロック信号が入力している状態で、該
基準クロック信号が前記切替部を介して前記位相比較器
の他方の端子に入力されたときに前記レベル検出器が検
出するレベルと、前記シフトクロック信号が前記切替部
を介して前記位相比較器の他方の端子に入力されたとき
に前記レベル検出器が検出するレベルとのレベル差を前
記校正部が求め、前記校正部が通常状態に設定したと
き、前記位相比較器の他方の端子に前記電圧制御発振器
が出力する出力クロック信号が入力された状態で、前記
レベル検出器が検出して表示するジッタ量を、前記レベ
ル差を基準値として補正して表示することを特徴とす
る。

【００１６】本発明によるジッタ発生装置の校正は測定
直前に行われるものであり、請求項１のジッタ発生装置
では、校正部１６が校正状態に設定したとき、基準クロ
ック信号ｆ１が位相比較器１０の一方の端子１０ａに入
力している状態で、同相クロック信号ｆ２が切替部９を
介して位相比較器１０の他方の端子１０ｂに入力された
ときにフィルタ１１を通過する信号のレベルをレベル検
出器１３で検出する。次に、基準クロック信号ｆ１が位
相比較器１０の一方の端子に入力している状態で、基準
クロック信号ｆ１と逆相の逆相クロック信号ｆ３が切替
部９を介して位相比較器１０の他方の端子１０ｂに入力
されたときにフィルタ１１を通過する信号のレベルをレ
ベル検出器１３で検出する。校正部１６は、レベル検出
器１３が検出した前記２つのレベル差を求める。そし
て、校正部１６が通常状態に設定したとき、位相比較器
１０の他方の端子１０ｂに電圧制御発振器６が出力する
出力クロック信号が入力された状態で、レベル検出器１
３が検出して表示するジッタ量を、前記レベル差を基準
値として補正して表示する。

【００１７】請求項２のジッタ発生装置では、校正部１
６が校正状態に設定したとき、基準クロック信号ｆ１が
位相比較器１０の一方の端子１０ａに入力している状態
で、基準クロック信号ｆ１が切替部９を介して位相比較
器１０の他方の端子１０ｂに入力されたときにフィルタ
１１を通過する信号のレベルをレベル検出器１３で検出
する。次に、基準クロック信号ｆ１が位相比較器１０の
一方の端子１０ａに入力している状態で、基準クロック
信号ｆ１の位相を所定ビットシフトしたシフトクロック
信号ｆ５が切替部９を介して位相比較器１０の他方の端
子１０ｂに入力されたときにフィルタ１１を通過する信
号のレベルをレベル検出器１３で検出する。校正部１６
は、レベル検出器１３が検出した前記２つのレベル差を
求める。そして、校正部１６が通常状態に設定したと
き、位相比較器１０の他方の端子１０ｂに電圧制御発振
器６が出力する出力クロック信号が入力された状態で、
レベル検出器１３が検出して表示するジッタ量を、前記
レベル差を基準値として補正して表示する。

【００１８】

【発明の実施の形態】図１は本発明の第１実施の形態に
よるＰＬＬ回路を使用したジッタ発生装置のブロック構
成図、図２は本発明のＰＬＬ回路を使用したジッタ発生
装置が適用される基準クロック信号発生部としての周波
数シンセサイザの一例を示すブロック構成図である。

【００１９】まず、周波数シンセサイザの構成を図２に
基づいて説明する。周波数シンセサイザは、水晶発振器
１、リファレンス・ディバイダ２、プログラマブル・デ
ィバイダ３、位相比較器４、低域フィルタ５、電圧制御
発振器６を備えて基準クロック信号発生部７を構成して
いる。

【００２０】水晶発振器１は、例えば数ＭＨｚ〜１０数
ＭＨｚで発振信号をリファレンス・ディバイダ２に入力
している。リファレンス・ディバイダ２は、周波数増分
（チャンネル・スペース）に応じて設定された分周数に
より、水晶発振器１からの発振信号を周波数増分（チャ
ンネル・スペース）まで周波数を下げて分周し、この分
周された信号を基準クロック信号として位相比較器４に
入力している。

【００２１】プログラマブル・ディバイダ３は、周波数
範囲及び周波数増分に応じて設定された分周数により、
電圧制御発振器６からの出力を分周しており、この分周
された信号を位相比較器４に入力している。

【００２２】位相比較器４は、一方の入力端子４ａにリ
ファレンス・ディバイダ２で分周された信号が入力し、
他方の入力端子４ｂにプログラマブル・ディバイダ３か
らの分周信号が入力しており、両者の信号の位相比較を
行い、位相差に応じた差信号を出力している。

【００２３】低域フィルタ５は、位相比較器４からの差
信号に比例した平滑信号に変換している。電圧制御発振
器６は、低域フィルタ５からの平滑信号により、リファ
レンス・ディバイダ２で分周された信号の周波数に、プ
ログラマブル・ディバイダ３からの分周信号の周波数が
一致するように、その周波数が可変制御される。

【００２４】これにより、プログラマブル・ディバイダ
３の分周数を１だけ変化させると、電圧制御発振器６の
出力クロック信号の周波数が周波数増分だけ変化する。
この電圧制御発生器６の出力信号は、動作の基準となる
基準クロック信号ｆ１として、以下に説明する各実施の
形態のＰＬＬ回路を使用したジッタ発生装置に入力され
る。

【００２５】（第１実施の形態）第１実施の形態による
ＰＬＬ回路を使用したジッタ発生装置は、同相・逆相ク
ロック出力部８、切替部９、位相比較器１０、キャリア
フィルタ１１、ジッタ印加部１２、レベル検出器１３、
電圧制御発振器１４を備えて概略構成される。

【００２６】ここで、ジッタとは、ディジタル信号伝送
における位相変動の評価指標である。又、ジッタ量（ジ
ッタ振幅）をあらわす単位としては、Unit Interval が
用いられ、１ＵＩはビットクロックの１周期として定義
されるものであり、ここでは、位相変化幅のPeak to Pe
ak）であるＵＩ_P-P を用いて説明している。

【００２７】同相・逆相クロック出力部８は、基準クロ
ック信号発生部７からの例えばデューティ比５０％の基
準クロック信号ｆ１を入力とし、図４に示すように、基
準クロック信号ｆ１と同一位相による同相クロック信号
ｆ２と、基準クロック信号ｆ１に対して位相が１８０°
遅れた逆相クロック信号ｆ３とを出力している。この同
相・逆相クロック出力部８は、同相クロック信号ｆ１を
基準クロック信号として位相比較器１０の一方の端子１
０ａに常に入力している。

【００２８】切替部９は、３つの入力接点９Ａと共通接
点９Ｂを備え校正手段１６により制御される。第１入力
接点９Ａａは、同相クロック信号ｆ２が出力される同相
・逆相クロック出力部８の出力端子８ａに接続される。
第２入力接点９Ａｂは、逆相クロック信号ｆ３が出力さ
れる同相・逆相クロック出力部８の出力端子８ｂに接続
される。第３入力接点９Ａｃは、電圧制御発振器１４の
出力端子１４ａに接続される。

【００２９】この切替部９では、共通接点９Ｂが第１〜
第３の３つの入力接点９Ａの何れかに切り替えられる
と、切り替えられた入力接点９Ａから入力される信号を
位相比較器１０の他方の端子１０ｂに出力している。

【００３０】さらに説明すると、共通接点９Ｂが第１入
力接点９Ａａに切り替えられたときは、同相・逆相クロ
ック出力部８からの同相クロック信号ｆ２が位相比較器
１０に入力される。共通接点９Ｂが第２入力接点９Ａｂ
に切り替えられたときは、同相・逆相クロック出力部８
からの逆相クロック信号ｆ３が位相比較器１０に入力さ
れる。共通接点９Ｂが第３入力接点９Ａｃに切り替えら
れたときは、電圧制御発振器１４の出力クロック信号ｆ
４が位相比較器１０に入力される。

【００３１】位相比較器１０は、一方の入力端子１０ａ
に同相・逆相クロック出力部８からの同相クロック信号
ｆ２による基準クロック信号が入力され、他方の入力端
子１０ｂに切替部９を介して同相・逆相クロック出力部
８からの同相クロック信号ｆ２、逆相クロック信号ｆ
３、又は電圧制御発振器１４の出力クロック信号ｆ４の
何れかの信号が入力される。この位相比較器１０では、
入力された２つの信号の位相を比較し、その位相差に応
じた差信号をキャリアフィルタ１１に出力している。

【００３２】キャリアフィルタ１１は、低域フィルタで
構成され、位相比較器１０の他方の入力端子１０ｂに電
圧制御発振器１４の出力が入力しているときに、位相比
較器１０からの差信号に含まれるキャリア成分（位相比
較器１０に入力される各信号のキャリア周波数成分）を
除去し、ジッタ印加部１２で印加可能な最大周波数以下
の周波数の信号を通過させている。このキャリアフィル
タ１１を通過した信号はジッタ印加部１２に入力され
る。

【００３３】又、キャリアフィルタ１１は、位相比較器
１０の他方の入力端子１０ｂに同相・逆相クロック出力
部８の同相クロック信号ｆ２又は逆相クロック信号ｆ３
が入力しているときに、位相比較器１０からの差信号を
平滑して出力している。

【００３４】レベル検出器１３は、キャリアフィルタ１
１を通過した信号のレベルを検出している。ジッタ印加
部１２は、キャリアフィルタ１１を通過した信号に対
し、所定周波数範囲（例えば１０Ｈｚ〜２０ＭＨｚ）で
所望のジッタ量による正弦波のジッタ信号を印加して電
圧制御発振器１４に入力している。

【００３５】電圧制御発振器１４は、ジッタ印加部１２
からの出力により、その出力の周波数が基準クロック信
号ｆ２（ｆ１）の周波数と一致するように周波数が可変
制御される。

【００３６】次に、上記のように構成されたＰＬＬ回路
を使用したジッタ発生装置により校正を行う場合には、
まず、校正手段１６により切替部９の共通接点９Ｂを第
１入力接点９Ａａに切り替える。これにより、位相比較
器１０の他方の入力端子１０ｂには、入力端子１０ａに
入力される基準クロック信号と同相の図４（ａ）に示す
同相クロック信号ｆ２が同相・逆相クロック出力部８か
ら入力される。

【００３７】位相比較器１０では、入力された２つの信
号の位相を比較する。この場合、位相比較器１０の両入
力端子１０ａ，１０ｂには同相の基準クロック信号ｆ１
が入力され、位相比較器１０からは位相差に応じた差信
号が出力される。キャリアフィルタ１１では、位相比較
器１０の出力を差信号に比例した平滑信号に変換する。
この平滑信号のレベルは、レベル検出器１３によって検
出され、校正手段１６に用意されたメモリに記憶され
る。

【００３８】次に、切替部９の共通接点９Ｂを第２入力
接点９Ａｂに切り替える。これにより、位相比較器１０
の一方の入力端子１０ａには、同相・逆相クロック出力
部８からの同相クロック信号ｆ２が基準クロック信号と
して入力される。又、位相比較器１０の他方の入力端子
１０ｂには、上記基準クロック信号に対して０．５ＵＩ
_P-P だけ位相が遅れた図４（ｂ）に示す逆相クロック信
号ｆ３が同相・逆相クロック出力部８から入力される。

【００３９】位相比較器１０では、入力された２つの信
号の位相を比較し、その位相差に応じた差信号が出力さ
れる。キャリアフィルタ１１では、位相比較器１０から
の出力を差信号に比例した平滑信号に変換する。この平
滑信号のレベルは、レベル検出器１３によって検出さ
れ、校正手段１６に用意されたメモリに記憶される。

【００４０】そして、校正手段１６は、内部のメモリに
記憶された前記２つのレベル、つまり、位相比較器１０
の他方の入力端子１０ｂに対し、同相クロック信号ｆ２
を入力したときのレベル検出器１３のレベルと、逆相ク
ロック信号ｆ３を入力したときのレベル検出器１３のレ
ベルとの差の絶対値をとり、その値がジッタ量０．５Ｕ
Ｉ_P-P のときの基準値としてレベル検出器１３に設定さ
れ、校正が完了する。上記校正後は、ＰＬＬ回路は通常
のループ動作にされ、そのときのジッタ量は、レベル検
出器１３で上記校正時に取得した基準値で補正されて、
表示部１３ａに正しく表示される。以下、ＰＬＬ回路の
動作と補正の過程を説明する。

【００４１】上記校正が終了すると、校正手段１６によ
り切替部９の共通接点９Ｂが第３入力接点９Ａｃに切り
替えられる。その状態で、基準クロック信号発生部７か
らの基準クロック信号ｆ１が同相・逆相クロック出力部
８に入力されると、同相クロック信号ｆ１が基準クロッ
ク信号として位相比較器１０の一方の入力端子１０ａに
入力される。又、電圧制御発振器１４の出力が切替部９
を介して位相比較器１０の他方の入力端子１０ｂに入力
される。

【００４２】このようにしてループが形成されて、ジッ
タ印加部１２に所望の周波数のジッタ信号が印加される
と、電圧制御発振器１４から出力される信号は、ＰＬＬ
ループで同期した周波数信号（キャリア）をセンター周
波数として印加されたジッタ信号により位相変調され
る。この電圧制御発振器１４から出力された信号は、位
相比較器１０で復調され、さらにキャリアフィルタ１１
により変調成分、つまりジッタ信号成分が取り出され
る。

【００４３】レベル検出器１３は、キャリアフィルタ１
１から出力されるジッタ成分のレベルを検出して、その
検出したレベル値を校正時に取得した基準値で割った値
だけ補正して、ジッタ量を表示部１３ａに表示する。な
お、キャリアフィルタ１１から出力されるジッタ成分の
レベルと表示されるジッタ量は比例関係にある。

【００４４】本発明によれは、上記動作から、表示部１
３ａに表示されるジッタ量を見ながらジッタ印加部１２
に印加するジッタ信号のレベルを設定することにより、
正しいジッタ量が設定される。

【００４５】次に、本発明による第２実施の形態につい
て説明する。図３は本発明の第２実施の形態によるＰＬ
Ｌ回路を使用したジッタ発生装置のブロック構成図であ
る。尚、図中において第１実施の形態と同一の構成要素
には同一番号を付し、その説明を省略する。

【００４６】（第２実施の形態）この第２実施の形態に
よるジッタ発生装置は、第１実施の形態のものがワンポ
イントで校正し、そこで得た基準値で校正していたが、
複数ポイントで校正し、広い範囲のジッタ量にわたって
校正できるようにしたものである。そのため、第１実施
の形態における同相・逆相クロック出力部８に代えてシ
フトレジタ１５が設けられている。

【００４７】シフトレジスタ１５は、図５（ａ）に示す
基準クロック発生部７からの基準クロック信号ｆ１を入
力とし、基準クロック信号ｆ１の周波数ｆｒをＮ倍した
クロック信号がクロック端子に入力している（図５
（ｂ）参照）。このシフトレジスタ１５では、基準クロ
ック信号発生部７から入力される周波数ｆｒの基準クロ
ック信号ｆ１を周波数Ｎ・ｆｒのクロック信号の立ち上
がりのタイミングで所定ビットだけ位相をシフトさせ、
そのときのシフトクロック信号ｆ５を切替部９の第２入
力接点９Ａｂに出力している（図５（ｃ）参照）。

【００４８】さらに説明すると、シフトレジスタ１５
は、複数段、例えば８段のＤ型フリップ・フロップ回路
で構成されている。各フリップ・フロップ回路は、Ｑ出
力端子が後段のフリップ・フロップ回路のＤ端子に接続
され、初段のフリップ・フロップ回路のＤ端子に基準ク
ロック信号発生部７からの基準クロック信号ｆ１が入力
している（図５（ａ）参照）。

【００４９】そして、フリップ・フロップ回路の所定段
数目、例えば２段目のフリップ・フロップ回路のＱ出力
端子が切替部９の第２入力接点９Ａｂに接続された構成
では、図５（ｃ）に示すように、基準クロック信号発生
部７から入力される基準クロック信号ｆ１をクロック２
周期分（２ビット）だけ位相をシフトさせている。これ
により、１ＵＩ_P-P の基準クロック信号ｆ１に対し、Ｎ
＝８の場合は、０．２５ＵＩ_P-P だけ位相のシフトした
シフトクロック信号ｆ５が切替部９の第２入力接点９Ａ
ｂに出力されることになる。

【００５０】尚、シフトクロック信号ｆ５の基準クロッ
ク信号ｆ１に対する位相のシフト量は、シフトレジスタ
１５のクロック端子に入力されるクロック信号の周波数
と、シフトレジスタ１５を構成するフリップ・フロップ
回路の何段目のＱ出力端子を切替部９の第２入力接点９
Ａｂに接続するかによって決定される。この接続は、校
正手段１６によって行えるようにする。

【００５１】上記第２実施の形態によるＰＬＬ回路を使
用したジッタ発生装置により校正を行う場合には、ま
ず、校正手段１６により切替部９の共通接点９Ｂを第１
入力接点９Ａａに切り替える。これにより、位相比較器
１０の一方の入力端子１０ａには、基準クロック信号発
生部７から基準クロック信号ｆ１が入力される。また、
位相比較器１０の他方の入力端子１０ｂにも基準クロッ
ク信号ｆ１が入力される。

【００５２】位相比較器１０では、入力された２つの信
号の位相を比較する。この場合、位相比較器１０の両入
力端子１０ａ，１０ｂには同相の基準クロック信号ｆ１
が入力され、位相比較器１０からは位相差に応じた差信
号が出力される。キャリアフィルタ１１では、位相比較
器１０の出力を差信号に比例した平滑信号に変換する。
そして、この平滑信号のレベルは、レベル検出器１３に
よって検出され、校正手段１６に用意されたメモリに記
憶される。

【００５３】次に、校正手段１６により切替部９の共通
接点９Ｂを第２入力接点９Ａｂに切り替える。これによ
り、位相比較器１０の一方の入力端子１０ａには、基準
クロック信号発生部７から基準クロック信号ｆ１が入力
される。又、位相比較器１０の他方の入力端子１０ｂに
は、シフトレジスタ１５によって所定ビット、例えば図
５に示すような基準クロック信号ｆ１に対してジッタ量
０．２５ＵＩ_P-P だけ位相が遅れたシフトクロック信号
ｆ５が入力される。

【００５４】位相比較器１０では、入力された２つの信
号の位相を比較し、その位相差に応じた差信号が出力さ
れる。キャリアフィルタ１１では、位相比較器１０から
の出力を差信号に比例した平滑信号に変換する。この平
滑信号のレベルは、レベル検出器１３によって検出さ
れ、校正手段１６に用意されたメモリに記憶される。

【００５５】そして、校正手段１６は、内部のメモリに
記憶された前記２つのレベル、つまり、位相比較器１０
の他方の入力端子１０ｂに対し、基準クロック信号ｆ１
を入力したときのレベル検出器１３のレベルと、シフト
クロック信号ｆ５を入力したときのレベル検出器１３の
レベルとの差の絶対値をとり、その値がジッタ量０．２
５ＵＩ_P-P のときの基準値としてレベル検出器１３に設
定され、校正が完了する。この校正完了後、校正手段１
６により、切替部９の共通接点９Ｂを入力接点９Ａｂに
設定し、通常の動作ルートに設定された後の補正方法
は、第１の実施の形態の説明と同一である。

【００５６】このように、上記各実施の形態によれば、
上述した校正動作を測定直前に実行することにより、回
路中の各素子のばらつき、温度変化、経年変化等の誤差
による影響を低減してジッタ量を設定させることができ
る。

【００５７】又、第２実施の形態のジッタ発生装置によ
れば、シストレジスタ１５のクロック端子に入力される
クロック信号の周波数、シフトクロック信号ｆ５の基準
クロック信号ｆ１に対する位相のシフト量を変えること
により、０〜１ＵＩ_P-P での基準値の設定が可能とな
り、基準値の設定範囲を拡張することができるので、補
正範囲も広く精度も確実に良くなる。

【００５８】そして、上記各実施の形態によるジッタ発
生装置は、正弦波ジッタ変調をかけた信号を被測定物に
入力し、そのままジッタ印加部１２で印加されるジッタ
信号のジッタ振幅を増加したときに、被測定物がどこま
でエラーを発生しないで正常に動作するかを評価する際
に使用される。この場合、ジッタ印加部１２によりジッ
タ信号の変調周波数を変えて繰り返し測定を行い、各測
定ポイントにおける測定結果に基づいてジッタ耐力を評
価している。

【００５９】又、各実施の形態によるジッタ発生装置
は、被測定物に正弦波ジッタ変調をかけた信号を入力
し、そのジッタ振幅が出力側にどの程度伝達されるかを
評価する場合にも使用することができる。その際の測定
結果としては、入力側に付加したジッタ振幅量をＡ、出
力側で測定したジッタ振幅量をＢとすると、２０ｌｏｇ
（Ｂ／Ａ）により求められる。

【００６０】上記正弦波ジッタ変調のかかった信号が入
力される被測定物は、例えば同軸ケーブルや光ファイバ
等の伝送線路、各種測定器等である。尚、光ファイバを
被測定物とする場合、正弦波ジッタ変調のかかった信号
は、例えばＥ／Ｏ変換器により光信号に変換された後、
光ファイバに入射される。

【００６１】ところで、上記各実施の形態のジッタ発生
装置の前段に接続される基準クロック信号発生部７とし
ては、図２に示すような電圧制御発振器１４の出力を直
接分周して位相ロックをかける方式の周波数シンセサイ
ザに限定されるものではなく、所定周波数の基準クロッ
ク信号を発生するものであればよく、例えば水晶発振器
の出力と電圧制御発振器の出力をミクサでミックスして
低い周波数に下げてから分周する方式の周波数シンセサ
イザや固定周波数の基準クロック信号を発生する回路等
であってもよい。

【００６２】

【発明の効果】以上説明したように、本発明によれば、
従来のようにスペクトラムアナライザ等の外部測定器を
必要とすることなく、内部回路により測定直前に簡単に
校正が行え、回路中における各素子のばらつき、温度変
化、経年変化等によるジッタ量の誤差を低減することが
できる。又、請求項２の発明によれば、基準クロック信
号に対するシフトクロック信号の位相のシフト量を変え
ることにより、基準値の設定範囲を拡張することがで
き、広い範囲にわたり、精度良くジッタ量の補正が行え
る。

【図面の簡単な説明】

【図１】本発明の第１実施の形態によるＰＬＬ回路を使
用したジッタ発生装置のブロック構成図

【図２】本発明のＰＬＬ回路を使用したジッタ発生装置
が適用される基準クロック信号発生部としての周波数シ
ンセサイザの一例を示すブロック構成図

【図３】本発明の第２実施の形態によるＰＬＬ回路を使
用したジッタ発生装置のブロック構成図

【図４】本発明の第１実施の形態によるＰＬＬ回路を使
用したジッタ発生装置の校正時に位相比較器に入力され
る信号のタイミングチャート図

【図５】本発明の第２実施の形態によるＰＬＬ回路を使
用したジッタ発生装置の校正時に位相比較器に入力され
る信号のタイミングチャート図

【図６】従来のＰＬＬ回路を使用したジッタ発生装置の
ブロック構成図

【図７】電圧制御発振器の出力クロック信号のスペクト
ラムの一例を示す図

【符号の説明】

７…基準クロック信号発生部、８…同相・逆相クロック
出力部、９…切替部、１０…位相比較器、１１…キャリ
アフィルタ、１２…ジッタ印加部、１３…レベル検出
器、１３ａ…表示部、１４…電圧制御発振器、１５…シ
フトレジスタ、ｆ１…基準クロック信号、ｆ２…同相ク
ロック信号、ｆ３…逆相クロック信号、ｆ４…出力クロ
ック信号、ｆ５…シフトクロック信号、１６…校正手
段。

Claims (2)

【特許請求の範囲】
1. 【請求項１】 一方の端子（１０ａ）に入力される基準
   クロック信号（ｆ１）と、他方の端子（１０ｂ）に入力
   されるクロック信号との位相を比較してその位相差に応
   じた差信号を出力する位相比較器（１０）と、該位相比
   較器の出力の所定周波数成分を除去するフィルタ（１
   １）と、該フィルタを通過した信号にジッタ信号を印加
   するジッタ印加部（１２）と、出力が前記位相比較器の
   入力の他方の端子に接続されていて、前記ジッタ印加部
   の出力により前記基準クロック信号の周波数と一致する
   ように周波数が可変制御されるとともに前記ジッタ信号
   で変調される電圧制御発振器（１４）と、前記位相比較
   器で復調されて前記フィルタから出力されるジッタ信号
   成分のレベルを検出し、そのレベルに相当するジッタ量
   を表示するレベル検出器（１３）とを備えたＰＬＬ回路
   を使用したジッタ発生装置において、 前記基準クロック信号と同位相の同相クロック信号（ｆ
   ２）と、前記基準クロック信号と逆位相の逆相クロック
   信号（ｆ３）を出力する同相・逆相クロック出力部
   （８）と、 前記電圧制御発振器からの出力クロック信号（ｆ４）、
   前記同相クロック信号、前記逆相クロック信号の何れか
   の信号が前記位相比較器の他方の端子に入力されるよう
   に入出力間を切替えるための切替部（９）と、該切替部
   を制御することによって校正状態と通常状態とに切替え
   る校正部（１６）とを備えており、 該校正部が校正状態に設定したとき、前記位相比較器の
   一方の端子に前記基準クロック信号が入力している状態
   で、前記同相クロック信号が前記切替部を介して前記位
   相比較器の他方の端子に入力されたときに前記レベル検
   出器が検出するレベルと、前記逆相クロック信号が前記
   切替部を介して前記位相比較器の他方の端子に入力され
   たときに前記レベル検出器が検出するレベルとのレベル
   差を前記校正部が求め、前記校正部が通常状態に設定し
   たとき、前記位相比較器の他方の端子に前記電圧制御発
   振器が出力する出力クロック信号が入力された状態で、
   前記レベル検出器が検出して表示するジッタ量を、前記
   レベル差を基準値として補正して表示することを特徴と
   するＰＬＬ回路を使用したジッタ発生装置。
2. 【請求項２】 一方の端子（１０ａ）に入力される基準
   クロック信号（ｆ１）と、他方の端子（１０ｂ）に入力
   されるクロック信号との位相を比較してその位相差に応
   じた差信号を出力する位相比較器（１０）と、該位相比
   較器の出力の所定周波数成分を除去するフィルタ（１
   １）と、該フィルタを通過した信号にジッタ信号を印加
   するジッタ印加部（１２）と、出力が前記位相比較器の
   入力の他方の端子に接続されていて、前記ジッタ印加部
   の出力により前記基準クロック信号の周波数と一致する
   ように周波数が可変制御されるとともに前記ジッタ信号
   で変調される電圧制御発振器（１４）と、前記位相比較
   器で復調されて前記フィルタから出力されるジッタ信号
   成分のレベルを検出し、そのレベルに相当するジッタ量
   を表示するレベル検出器（１３）とを備えたＰＬＬ回路
   を使用したジッタ発生装置において、 前記基準クロック信号の位相を所定ビットシフトしたシ
   フトクロック信号（ｆ５）を出力するシフトレジスタ
   （１５）と、 前記電圧制御発振器からの出力クロック信号（ｆ４）、
   前記基準クロック信号、前記シフトクロック信号の何れ
   かの信号が前記位相比較器の他方の端子に入力されるよ
   うに入出力間を切替えるための切替部（９）と、該切替
   部を制御することによって校正状態と通常状態とに切替
   える校正部（１６）とを備えており、 該校正部が校正状態に設定したとき、前記位相比較器の
   一方の端子に前記基準クロック信号が入力している状態
   で、該基準クロック信号が前記切替部を介して前記位相
   比較器の他方の端子に入力されたときに前記レベル検出
   器が検出するレベルと、前記シフトクロック信号が前記
   切替部を介して前記位相比較器の他方の端子に入力され
   たときに前記レベル検出器が検出するレベルとのレベル
   差を前記校正部が求め、前記校正部が通常状態に設定し
   たとき、前記位相比較器の他方の端子に前記電圧制御発
   振器が出力する出力クロック信号が入力された状態で、
   前記レベル検出器が検出して表示するジッタ量を、前記
   レベル差を基準値として補正して表示することを特徴と
   するＰＬＬ回路を使用したジッタ発生装置。