JP2010178327A

JP2010178327A - 光受信回路及び光結合装置

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Publication number: JP2010178327A
Application number: JP2009263153A
Authority: JP
Inventors: Hisami Saito; 比佐実斎藤; Miki Furuya; 美樹古谷
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2009-01-05
Filing date: 2009-11-18
Publication date: 2010-08-12
Anticipated expiration: 2029-11-18
Also published as: US20100172656A1; JP5232128B2; US8155537B2

Abstract

【課題】ターンオフ側の伝達遅延時間変動を低減し、パルス幅歪が低減された光受信回路及び光結合装置を提供する。
【解決手段】受光素子１０と、第１の電圧信号を出力可能なＴＩＡ１２と、パルスの切り替わりを判別する第２の電圧信号を供給可能な電圧源３４と、第３の電圧信号を供給可能な電圧源３８と、前記第１の電圧信号からレベルシフト電圧を減算して出力可能なレベルシフト回路１４と、前記第１の電圧信号をパルスに変換可能なコンパレータ１６と、前記第１の電圧信号の値が前記第３の電圧信号を超えた時には前記第１の電圧信号をローレベル側にシフトして出力する前記シフト制御信号を出力可能とし、前記レベルシフト回路の前記出力が前記第２の電圧信号よりも低下したのち前記レベルシフト回路の前記出力をハイレベル側に戻して出力するように前記シフト制御信号を出力可能な制御部とを備えた。
【選択図】図１

Description

本発明は、光受信回路及び光結合装置に関する。

入力回路と、出力回路と、を電気的に絶縁して信号を送信可能とするために、光結合装置が用いられる。この光結合装置は、発光素子からの光信号を受信して電気信号に変換可能な光受信回路を有している。
工作機械やプロセスコントローラなどの用途において、パルス信号を用いたディジタル制御とすることが多いために、パルス幅歪を低減することが要求される。

通常、光信号を電気信号に変換するには、ＰＤ（フォトダイオード）で検出した光電流をトランスインピーダンスアンプで電圧信号に変換する。変換された電圧信号を適切な基準電圧とコンパレータ回路で比較を行うが、電圧比較の精度を上げるため光電流を流さない同じ構成のトランスインピーダンスアンプをバイアスとしてオフセット電圧を重畳した出力を基準電圧として入力する。

一般に発光素子からの放出光の発光効率は高温時や経年変化により低下し、また素子による変動（バラツキ）も大きい。このため基準電圧は、入力低下を考慮し通常高いレベルに設定できない。この一方、受光素子として用いられるＰＤは大きなジャンクション容量を有しているので波形が鈍りやすく、また入力光が無くなった後に内部に蓄積された電荷が徐々に放出され立下りの鈍りは大きくなる。これらのために、ターンオフ側は伝達遅延時間が長くなりパルス幅歪が大きくなりやすい。

パルス幅歪を低減する光信号受信回路、及び光信号受信半導体装置に関する技術開示例がある（特許文献１）。この技術開示例では、トランスインピーダンスアンプと、差動アンプと、の間にレベルシフト回路を設ける。レベルシフト回路により電圧をシフトし、差動アンプが飽和した場合の影響が、出力信号に及ぶことを回避する。

しかしながら、この開示例においてはパルス全体をシフトするために、パルスが始めて入った時とその後で閾値が変わり遅延時間が変動する。またパルスの中心値を基準に遅延時間を揃えるが、発光素子からの光信号が高速でオン／オフしてもトランスインピーダンスアンプの応答特性により遅延があるためその間に遅れ時間を生じ入力が過大になった場合には遅延時間が増大するなどの問題がある。

特許第３６６５６３５号公報

ターンオフ側の伝達遅延時間変動を低減し、パルス幅歪が低減された光受信回路及び光結合装置を提供する。

本発明の一態様によれば、光信号を電流信号に変換可能な第１の受光素子と、前記電流信号が入力され第１の電圧信号を出力可能な第１のトランスインピーダンスアンプと、前記第１の電圧信号に対してパルスの切り替わりを判別する基準電圧とする第２の電圧信号を供給可能な電圧源と、前記第１の電圧信号と比較しシフト制御信号を作成するための基準電圧とする第３の電圧信号を供給可能な電圧源と、前記シフト制御信号に応じて前記第１の電圧信号からレベルシフト電圧を減算して出力可能なレベルシフト回路と、前記レベルシフト回路の出力が第１の端子に入力され、前記第２の電圧信号が第２の端子に入力され、前記第１の電圧信号をパルスに変換可能なコンパレータと、前記第１の電圧信号の値が前記第３の電圧信号を超えた時には前記レベルシフト回路により前記第１の電圧信号をローレベル側にシフトして出力する前記シフト制御信号を出力可能とし、前記レベルシフト回路の前記出力が前記第２の電圧信号よりも低下したのち前記レベルシフト回路の前記出力をハイレベル側に戻して出力するように前記レベルシフト回路を制御可能な前記シフト制御信号を出力可能な制御部と、を備えたことを特徴とする光受信回路が提供される。

また、本発明の他の一態様によれば、光信号を電流信号に変換可能な第１の受光素子と、前記電流信号が入力され第１の電圧信号を出力可能な第１のトランスインピーダンスアンプと、前記第１の電圧信号に対してパルスの切り替わりを判別する基準電圧とする第２の電圧信号を供給可能な電圧源と、前記第１の電圧信号と比較しシフト制御電圧を作成するための基準電圧とする第３の電圧信号を供給可能な電圧源と、前記シフト制御信号に応じて前記第１の電圧信号からレベルシフト電圧を減算して出力可能なレベルシフト回路と、前記レベルシフト回路の出力が第１の端子に入力され、前記第２の電圧信号が第２の端子に入力され、前記第１の電圧信号をパルスに変換可能なコンパレータと、前記コンパレータ出力の検出を可能とする出力検出部と、前記第１の電圧信号の値が前記第３の電圧信号を超えた時、前記コンパレータ出力が切り替わった後に第１のレベルシフト電圧出力可能な前記シフト制御信号を出力し、前記第１の電圧信号が立ち下がり前記コンパレータ出力が切り替わったことを前記出力検出部が検出した時、前記第１のレベルシフト電圧よりも低い第２のレベルシフト電圧を出力可能な前記シフト制御信号を出力可能な制御部と、を備えたことを特徴とする光受信回路が提供される。

また、本発明の他の一態様によれば、上記の光受信回路と、前記光信号を放出可能な発光素子と、を備えたことを特徴とする光結合装置が提供される。

ターンオフ側の伝達遅延時間変動を低減し、パルス幅歪が低減された光受信回路及び光結合装置が提供される。

第１の実施形態にかかる光受信回路のブロック図動作波形図レベルシフト制御を説明するフロー図比較例にかかる光受信回路を説明する図回路構成を説明する図光結合装置のブロック図第２の実施形態にかかる光受信回路のブロック図動作波形図比較例の動作波形図

以下、図面を参照しつつ本発明の実施の形態について説明する。
図１は、本実施形態にかかる光受信回路のブロック図である。
光受信回路５は、入力光信号を電流信号に変換可能な第１の受光素子１０と、電流信号が入力され第１の電圧信号Ｓ１を出力可能な第１のトランスインピーダンスアンプ（ＴＩＡ）１２と、パルスの切り替わりを判断する基準電圧とする第２の電圧信号Ｓ１１と、第１の電圧信号Ｓ１と比較しシフト制御信号を作成するための基準電圧とする第３の電圧信号Ｓ１２と、を出力可能な基準電圧生成回路３３と、第１の電圧信号Ｓ１のレベルをシフト可能なレベルシフト（ＬＳ）回路１４と、コンパレータ１６と、出力回路１８と、制御部２７と、を備えている。

基準電圧生成回路３３は、例えば光電流が流れないように遮光部３１を有する第２の受光素子３０と、光信号の無い時の第１のＴＩＡと同一の電圧信号を出力可能な第２のトランスインピーダンスアンプ（ＴＩＡ）３２と、第２のＴＩＡ３２から出力された電圧信号のバイアスレベルＶＢに重畳し第２の電圧信号Ｓ１１を生成するスレッシュホールド（しきい値）電圧Ｖｔｈを供給可能な電圧源３４と、バイアスレベルＶＢに重畳し第３の電圧信号Ｓ１２を生成する電圧Ｖｐｈを供給可能な電圧源３８と、を有する。

なお、第１の受光素子１０と、第２の受光素子３０と、を同一の構造とし、且つ同一のプロセスにより形成すると、暗電流による変動をキャンセルし精度よく電圧を比較することが容易となる。また、第１のＴＩＡ１２と、第２のＴＩＡ３２と、を同一の構造とし、且つ同一のプロセスを用いて形成すると、第２のＴＩＡ３２の出力は光信号の無い第１のＴＩＡ１２と略同一の電圧とできて精度良く電圧を比較することが容易となる。

また、第３の電圧信号Ｓ１２と第１の電圧信号Ｓ１とは制御部２７に入力される。第１の電圧信号Ｓ１が基準電圧Ｖｐｈを超えたことが検出されると、制御部２７はＬＳ回路１４を制御するシフト制御信号Ｓ２２を出力し電圧をシフトさせる。

出力検出部２２にはコンパレータ１６の出力電圧信号Ｓ３が入力される。コンパレータ出力が切り替わった（オフ）ことが検出されると、制御部２７はＬＳ回路１４による電圧シフトを停止するようにシフト制御信号Ｓ２２を切り替える。

第１の電圧信号Ｓ１はレベルシフト（ＬＳ）回路１４に入力され、その出力Ｓ２がコンパレータ１６の第１の（プラス）端子１６ａに入力される。コンパレータ１６の第２の（マイナス端子）１６ｂには、基準電圧生成回路３３から出力された第２の電圧信号Ｓ１１が入力され、第１の電圧信号Ｓ１は第２の電圧信号Ｓ１１と比較されパルスに変換される。コンパレータ１６の出力電圧信号Ｓ３は、出力回路１８を介して外部へ出力可能である。

このような構成により、第１の電圧信号Ｓ１が出力されている期間の所定の時間において、制御部２７はシフト制御信号Ｓ２２をＬＳ回路１４へ出力可能となる。これによりレベルシフト回路１４は、第１の電圧信号Ｓ１からシフト電圧分だけ下方すなわちローレベル側にシフトされたＬＳ回路出力Ｓ２を出力可能となる。つまり、レベルシフト回路１４は、第１の電圧信号Ｓ１のハイレベルの振幅が小さくなる方向に第１の電圧信号Ｓ１をシフトする。

他方、第１の電圧信号Ｓ１が出力されない期間の所定の時間において、下方にシフトされていた第１の電圧信号Ｓ１がもとに戻され、レベルシフト回路１４はそのＬＳ回路出力Ｓ２を出力可能となる。
なお、通常、制御部２７、及び出力検出部２２などの回路は遅れ時間を持つためその内部が遅延手段として機能し、シフト制御信号Ｓ２２がＬＳ回路出力電圧信号Ｓ２に対して遅延する。しかし、遅延時間を適切に設定することによりコンパレータ１６はより確実に切り替わり安定した出力が可能となる。これを実現可能な遅延手段の構成に関しては、後により詳細に説明する。

図２は、本実施形態にかかる光受信回路の動作波形図である。すなわち、縦軸は、第１の電圧信号Ｓ１、ＬＳ回路出力電圧信号Ｓ２、コンパレータの出力電圧信号Ｓ３、及びシフト制御信号Ｓ２２をそれぞれ表し、横軸は時間ｔを表す。また、図３は、レベルシフト制御のシーケンスを表すフロー図である。

発光素子がパルス駆動され、その放出光が第１の受光素子１０に入射する。放出光は、第１の受光素子１０により電流に変換され、第１のＴＩＡ１２に入力される。第１のＴＩＡ１２から出力される第１の電圧信号Ｓ１はＴｏｆｆ期間内の立下りにおいては内部に蓄積された電荷が徐々に放出され波形の鈍りが大きい。

第１の電圧信号Ｓ１はレベルシフト回路１４に入力され、その出力Ｓ２がコンパレータ１６のプラス端子１６ａに入力される。なお、バイアスレベルＶＢは、信号が無く放出光がゼロである場合の第１の電圧信号Ｓ１であり、第２のＴＩＡ３２の出力電圧と等しいものとする。

他方、第２の電圧信号Ｓ１１は、基準電圧生成回路３３によりバイアス電圧ＶＢに対して適切なオフセット電圧を加えたスレッシュホールド電圧Ｖｔｈであり、コンパレータ１６のマイナス端子１６ｂに入力される。なお、放出光の波長が可視〜赤外光の範囲にある場合、第１の受光素子１０及び第２の受光素子３０をシリコン材料を用いて形成することが可能で光受信回路５を１チップ化することが容易となる。

初期条件ではＬＳ回路１４でシフトを行わないためＬＳ回路出力電圧信号Ｓ２は第１の電圧信号Ｓ１と等しいが、時間ｔ１でスレッシュホールド電圧Ｖｔｈ以上となると、コンパレータ１６からの出力電圧信号Ｓ３が立ち上がり始めオンに転じる（Ｓ１０２）。

図２のように、入力光信号がディジタル信号の場合、オン期間Ｔｏｎ経過ののち立ち下がり、オフ期間Ｔｏｆｆ経過ののち再び立ち上がる。このオン期間Ｔｏｎにおける第１の電圧信号Ｓ１の振幅が、そのピーク振幅値の２分の１である時間幅をパルス幅Ｗａと言うことにする。

パルスの立上り及び立下りにおいて、第１の受光素子１０及び第１のＴＩＡ１２の出力が安定するまでには時間を要する。特に、受光素子１０として、例えばフォトダイオードやフォトトランジスタを用いると、オン期間Ｔｏｎに蓄積されたキャリアは、消光しても直ちには消滅しないので、第１の電圧信号Ｓ１のように立ち下がり波形の下側が裾を引く「尾引き現象」を生じ、伝達遅延時間が長くなる。

第１の電圧信号Ｓ１が立ち上がり始め、基準電圧（Ｖｐｈ）に到達したことを、時間ｔ２で制御部２７が検出する（Ｓ１０４）。こののち立上り遅延時間Ｔｄ１（＝ｔ３−ｔ２）遅延されてシフト制御信号Ｓ２２がＬＳ回路１４に入力される（Ｓ１０６）。コンパレータ１６は、立上り遅延時間Ｔｄ１が経過するまでには切り替わりオンに転じている。

シフトＯＮ期間、制御部２７から出力されるシフト制御信号Ｓ２２によりレベルシフト電圧Ｖｓｆｔが生成される。このために、第１の電圧信号Ｓ１からレベルシフト電圧Ｖｓｆｔが減算されたＬＳ回路出力電圧信号Ｓ２が出力される。（Ｓ１０８）。

オン時間Ｔｏｎが経過後、光信号がオフし第１の電圧信号Ｓ１及びＬＳ回路出力電圧信号Ｓ２が立下り始める。ＬＳ回路出力電圧信号Ｓ２がスレッシュホールド電圧Ｖｔｈ以下となる時間ｔ４において、コンパレータ１６の出力電圧信号Ｓ３は立下り始めオフに転じる（Ｓ１１０）。この前に第１の電圧信号Ｓ１が第３の電圧信号Ｓ１２（＝Ｖｐｈ）よりも低くなったことを制御部２７が検出するが、通常内部回路の遅れや遅延手段により直ぐには下がらず出力検出部２２によりオフとされる。

シフト制御信号Ｓ２２は立下り遅延時間Ｔｄ２（＝ｔ５−ｔ４）が経過した時間ｔ５でゼロになる（Ｓ１１２）。レベルシフト電圧ＶｓｆｔがゼロとなるシフトＯＦＦ期間、ＬＳ回路出力電圧信号Ｓ２は第１の電圧信号Ｓ１と等しくなりコンパレータ１６のプラス端子１６ａへ入力される（Ｓ１１４）。

図４は、比較例にかかる光受信回路を説明する図である。すなわち、図４（ａ）は光受信回路の構成図、図４（ｂ）は電圧信号Ｓ５１の波形、図４（ｃ）及び図４（ｄ）はコンパレータの出力電圧信号の波形、である。

図４（ａ）に表すように、比較例ではレベルシフト回路を設けておらず、スレッシュホールド電圧は固定電圧に設定される。図４（ｂ）に表すように、電圧信号Ｓ５１に対して、スレッシュホールド電圧をＶｔｈ１、及びＶｔｈ２（但し、Ｖｔｈ２＞Ｖｔｈ１）と設定する場合について、それぞれ説明する。

まず、高いＶｔｈを設定する図４（ｃ）において、電圧信号Ｓ５１の立上りとスレッシュホールド電圧Ｖｔｈ２とが時間ｔ１２で、電圧信号Ｓ５１の立下りとスレッシュホールド電圧Ｖｔｈ２とが時間ｔ１３で、それぞれ交差する。この場合、電圧信号Ｓ５１のパルス幅Ｗａと、コンパレータ１１６の出力電圧Ｓ５３の波形のパルス幅Ｗｃ１とを近づけることが容易である。

他方、スレッシュホールド電圧Ｖｔｈ２よりも低いスレッシュホールド電圧Ｖｔｈ１の場合、電圧信号Ｓ５１の立ち上がりとスレッシュホールド電圧Ｖｔｈ１とは時間ｔ１１で、電圧信号Ｓ５１の立ち下がりとスレッシュホールド電圧Ｖｔｈ１とは時間ｔ１４で、それぞれ交差する。この場合、パルス幅Ｗｃ２は、パルス幅Ｗｃ１よりも広くなる。すなわち、電圧信号Ｓ５１の値に対して相対的に低いスレッシュホールド電圧とすると、立下りにおける傾斜が緩やかな「尾引き現象」の曲線とスレッシュホールド電圧とが交差する時間が延び、伝達遅延時間が長くなりパルス幅歪が増大する。

さらに、高速パルスになると、パルス幅Ｗａが短くなるので、伝達遅延時間の増大によるパルス幅の増大比率が大きくなり、波形の鈍りがより顕著になる。

一般に発光素子は化合物半導体からなる薄膜を積層しているために、その光出力及び発光効率の変動（バラツキ）が大きい。また、光出力及び発光特性は、温度上昇や経年変化による変動が大きい。このために、受光素子の電流出力及びＴＩＡの出力電圧の信号レベルが大きく変化する。もし、最小の信号レベルでコンパレータの出力切り替え可能なようにスレッシュホールド電圧Ｖｔｈを低く設定すると、パルスの電圧レベルが高い場合はスレッシュホールド電圧との差が大きく、立下り切り替わりまで時間が長くなり伝達遅延時間が増加する。

また、図４に表すように、受光素子におけるキャリア蓄積による「尾引き現象」によってもさらに立ち下がり遅延時間が増大し、立ち上がりとの時間差が大きくなりパルス幅歪が増大する。このように、比較例においては、電圧信号の値に対してスレッシュホールド電圧Ｖｔｈを固定するためにパルス幅歪を生じやすい。

これに対して本実施形態では、基準電圧Ｖｐｈを超えた第１の電圧信号Ｓ１がシフト電圧Ｖｓｆｔ分下方にシフトされコンパレータ１６に入力される。第１の電圧信号Ｓ１は電圧Ｖｐｈから立下り始めるため、スレッシュホールド電圧Ｖｔｈと電圧Ｖｐｈとの差は小さく概ね一定に保つことが可能である。この場合、立下り時において、「尾引き現象」により波形がのび遅延時間が増大する前にコンパレータ１６の出力が切り替わる。このために、コンパレータ１６の出力電圧信号Ｓ３の立下り時間が破線のように長くなることを抑制可能である。このようにして、パルス幅歪を低減し、パルスが高速にでき、且つ伝送情報量を大きくすることが容易となる。

図５は、本実施形態の回路構成を説明する図である。
本実施形態では、制御部２７は、検出部２６及び遅延手段２４を有している。なお、これらの回路構成は本図に限定されることはない。

検出部２６は、トランスコンダクタンスアンプ５２及びカレントミラー回路５４を有している。トランスコンダクタンスアンプ５２は、第１の電圧信号Ｓ１と電圧Ｖｐｈとの差分電圧ΔＶに応じた電流Ｉｓｆｔ（シフト制御信号Ｓ２２）を出力可能とする。電流Ｉｓｆｔは次式で表される。

Ｉｓｆｔ＝ΔＶ／Ｒｇｍ

但し、ΔＶ＝Ｓ１−Ｖｐｈ
Ｒｇｍ：トランスコンダクタンスの逆数

カレントミラー回路５４ではトランスコンダクタンスアンプ５２からトランジスタＱ２へ注入される電流Ｉｓｆｔと略同一の電流ＩｓｆｔがトランジスタＱ１から出力される。本実施形態では遅延手段としてキャパシタＣｄを有している。入力側ＩｓｆｔがゼロになってもキャパシタＣｄにより点Ｐのバイアス電圧が維持され、Ｑ１の出力電流は直ぐには停止しない。なお、トランジスタＱ３及びキャパシタＣｄを設けなくとも、カレントミラー回路５４及び出力検出部２２などによる遅延時間を生じて、実質的に遅延手段として機能可能な場合もある。なお、出力検出部２２は、コンパレータ１６からの出力電圧信号Ｓ３がハイレベル側であるか、またはローレベル側であるかの検出信号を、内蔵しているバッファ回路を介してトランジスタＱ３に入力する。

もし遅延手段２４をキャパシタやＣＲ回路などを用いて構成すると、より確実なシフト制御が可能となる。例えば、立下り時間が長い電圧信号が入力される場合、立下り開始からスレッシュホールド電圧に達する前にシフト制御信号Ｓ２２がゼロとなり、ＬＳ回路出力電圧信号Ｓ２がもとのレベルに戻る。すなわち、ＬＳ回路出力電圧信号Ｓ２が上方に戻るので、固定スレッシュホールド電圧の場合に近くなる。これに対して、キャパシタやＣＲ回路により適切な遅延時間で電圧シフトのタイミングを制御すれば、必要とする立ち上がり及び立ち下がり時間の信号に対してパルス幅歪を低減することが容易となる。

レベルシフト回路１４は、第１のＴＩＡ１２とコンパレータ１６のプラス端子１６ａとの間に抵抗Ｒｓｆｔを有する。抵抗Ｒｓｆｔとコンパレータ１６との接続点は、カレントミラー回路５４を構成するトランジスタＱ１と接続される。電流Ｉｓｆｔは抵抗ＲｓｆｔとトランジスタＱ１とを流れるので、シフト電圧Ｖｓｆｔは次式で決定される。

Ｖｓｆｔ＝Ｒｓｆｔ×Ｉｓｆｔ

図７は、本発明の第２の実施形態にかかる光受信回路のブロック図である。
本実施形態にかかる光受信回路は、第１の受光素子１０と、第１のＴＩＡ１２と、基準電圧生成回路３３と、ＬＳ回路１４と、コンパレータ１６と、出力検出部２２と、制御部２７と、出力回路１８と、を備えている。制御部２７は、トランスコンダクタンスアンプ５２及びカレントミラー回路５４を有する検出部２６と、ゲイン切換回路２９と、を有している。

ゲイン切換回路２９は、トランジスタＱ４と、出力検出部２２とトランジスタＱ４との間に配置されたトランジスタＱ５と、を有している。トランジスタＱ４は、トランジスタＱ２、Ｑ１、と共に多連接続型カレントミラー回路を構成する。また、出力検出部２２は、コンパレータ１６からの出力電圧信号Ｓ３がハイレベル側であるか、またはローレベル側であるかを検出し、内蔵されたバッファ回路を介して検出信号をトランジスタＱ５のベースに入力する。なお、トランジスタＱ５は、バイポーラ型に限定されず、ＭＯＳＦＥＴであってもよい。

図８は、第２の実施形態の動作波形図である。
第１の電圧信号Ｓ１が立ち上がり始め、時間ｔ１でスレッシュホールド電圧Ｖｔｈ以上となると、コンパレータ１６からの出力電圧信号Ｓ３をオンに転じることができる。また、第１の電圧信号Ｓ１が基準電圧Ｖｐｈに到達したことを制御部２７が検出するとレベルシフト電圧Ｖｓｆｔが生成され、ＬＳ回路出力電圧信号Ｓ２は第１の電圧信号Ｓ１から第２のレベルシフト電圧Ｖｓｆｔ２が減算されローレベル側にシフトされ始める。このように、まずゲイン切換回路２９のゲインはロー（Ｌ）レベル側にある。この場合、出力検出部２２からの検出信号によりトランジスタＱ５は、カレントミラー回路を構成するトランジスタＱ４の電流を変化しゲイン切換回路２９のゲインを制御できる。例えば、トランジスタＱ５をオフとすると、時間ｔ８において電流ＩｓｆｔはトランジスタＱ１に流れる電流のみとなり、第２のレベルシフト電圧Ｖｓｆｔ２が生成される。なお、基準電圧Ｖｐｈは、スレッシュホールド電圧Ｖｔｈと同一であってもよい。また、一般にコンパレータ１６は、入力電圧がスレッシュホールド電圧Ｖｔｈに到達してから出力が切り替わるまで遅延時間を持つ。立ち上がり遅延時間をＴｃｏｍ１、立ち下がり遅延時間をＴｃｏｍ２とする。立ち上がり遅延時間Ｔｃｏｍ１が経過したのち、時間ｔ３でゲイン切換回路２９によりゲインがＬレベル側からハイ（Ｈ）レベル側に切り換えられる。この場合、トランジスタＱ５はオン状態であり、電流Ｉｓｆｔは、トランジスタＱ１のコレクタ電流と、トランジスタＱ４のコレクタ電流と、の和となる。Ｈゲイン期間、ＬＳ回路出力電圧信号Ｓ２は、第１の電圧信号Ｓ１から第１のレベルシフト電圧Ｖｓｆｔ１が減算され、ローレベル側にシフトされる。

時間ｔ６で、第１の電圧信号Ｓ１が立ち下がり始める。さらに、時間ｔ４でローレベル側にシフトしているＬＳ回路出力電圧信号Ｓ２がスレッシュホールド電圧Ｖｔｈ以下となる。時間ｔ４から立ち下がり遅延時間Ｔｃｏｍ２の経過ののち、コンパレータ１６の出力電圧信号Ｓ３が切り替わる。このために、時間ｔ６と時間ｔ４との差は小さく第１の電圧信号Ｓ１の立ち下がりに尾引きが生じていても、パルス幅歪が低減される。
入力レベルが大きい場合、尾引きの時間も長くなる。また、高速信号では本図のように次の信号の立ち上がりで第１の電圧信号Ｓ１がスレッシュホールド電圧Ｖｔｈ以下に低下しない場合も考えられる。

立ち下がり遅延時間Ｔｃｏｍ２の経過ののち、出力検出部２２がコンパレータ１６の切り替わりを検出し時間ｔ８でゲイン切換回路２９によりゲインがＬレベル側に切り換えられ、第１のレベルシフト電圧Ｖｓｆｔ１よりも低い第２のレベルシフト電圧Ｖｓｆｔ２に切り換えられる。Ｌゲイン期間内において時間ｔ８〜ｔ２１の間ＬＳ回路出力電圧信号Ｓ２は、第１の電圧信号Ｓ１から第２のレベルシフト電圧Ｖｓｆｔ２が減算されスレッシュホールド電圧Ｖｔｈよりも低下し、バイアスレベルＶＢ近傍とすることが容易となる。

一般に、１チップ化された光受信回路の基板側に設けられたｐｎ接合をフォトダイオードとして用いると、受光感度を高めることができる。この場合、基板の表面から深い領域で発生するキャリアは走行時間が長くなるので立ち下がり時間に尾引きを生じやすい。また、入射光強度が大きいほど発生するキャリア量が増加し、尾引きの影響が大きくなる。このような場合、尾引き電圧が十分に低下するには数百ｎｓを要することもある。本実施形態では、このように尾引き時間が長く、５０Ｍｂｐｓのような高速光パルスが立ち上がる時、誤動作を防止し、パルス幅歪を低減することができる。

図９は、ゲイン切換回路を有していない比較例にかかる光受信回路の動作波形図を表す。
本比較例において、ＬＳ回路出力電圧信号Ｓ６２が低下し時間ｔ３４においてスレッシュホールド電圧Ｖｔｈとなると、シフトＯＮ／ＯＦＦタイミングは立ち下がり遅延時間Ｔｄ２が経過した時間ｔ３７でオフに切り替わり始める。また、レベルシフト電圧Ｖｓｆｔ３も低下を始める。もし、尾引時間が長く、時間ｔ３８で第１の電圧信号Ｓ１がスレッシュホールド電圧Ｖｔｈよりも高くかつレベルシフト電圧Ｖｓｆｔ３がゼロとなるとコンパレータ１６が切り替わる。時間ｔ３８で、ハイレベル側に戻ったＬＳ回路出力電圧信号Ｓ６２が、時間ｔ３９でスレッシュホールド電圧Ｖｔｈまで再び低下しコンパレータの出力電圧信号Ｓ６３が切り替わる。このようにして生じたパルスＷＰは誤動作によるものであり、好ましくない。

これに対して、第２の実施形態では、Ｔｏｆｆ期間において第２のレベルシフト電圧Ｖｓｆｔ２がゼロまで低下しないように制御可能であり、コンパレータ１６の誤動作を防止することが容易となる。
さらに、ゲイン切換回路２９によりレベルシフト電圧Ｖｓｆｔを低減し、ＬＳ回路出力電圧信号Ｓ２をバイアスレベルＶＢに近づけることが容易となる。なお、２つめ以降のパルスが入力される場合、ＬＳ回路出力電圧信号Ｓ２は、第１の電圧信号Ｓ１からゼロになっていない第２のレベルシフト電圧Ｖｓｆｔ２が減算された値となる。このようにして、図８に実線で表したＬＳ回路出力電圧信号Ｓ２をバイアスレベルＶＢに近づけて、ＬＳ回路出力電圧信号Ｓ２の立ち上がり遅延時間Ｔｌａｇを低減できる。すなわち、立ち上がり時におけるパルス幅歪を低減することが容易となる。

図６は、本実施形態にかかる光結合装置のブロック図である。
光結合装置は、光受信回路５と、発光素子５０と、を有している。
発光素子５０は、入力端子Ａ、Ｂに接続され、電気信号が入力される。また、光受信回路は出力端子Ｃ、Ｄ、及び電源端子Ｅに接続され、発光素子５０からの光信号を電気信号として出力可能である。このようにして、入力端子Ａ、Ｂと、出力端子Ｃ、Ｄ（接地）、及び電源端子Ｅとは、電源系間を絶縁した状態で信号伝達を行うことができる。広い入力レベル範囲内においてパルス幅歪を抑制可能な光受信回路を有する本実施形態にかかる光結合装置は、産業用、ＯＡ用、データ伝送用、及び家庭用の電子機器に広く使用することができる。

以上、図面を参照しつつ、本発明の実施形態について説明した。しかしながら、本発明はこれらの実施形態に限定されない。本発明を構成する受光素子、トランスインピーダンスアンプ、レベルシフト回路、シフト制御回路、基準電圧生成回路、遅延回路、スレッシュホールド電圧源、コンパレータ、及び発光素子の形状、サイズ、材質、配置などに関して当業者が各種の設計変更を行ったものであっても、本発明の主旨を逸脱しない限り本発明の範囲に包含される。

５光受信回路、１０第１の受光素子、１２第１のＴＩＡ、１４レベルシフト回路、１６コンパレータ、２４遅延手段、２６検出部、２７制御部、３０第２の受光素子、３２第２のＴＩＡ、３３基準電圧生成回路、５０発光素子、Ｓ１第１の電圧信号、Ｓ２ＬＳ回路の出力（電圧信号）、Ｓ３（コンパレータ）出力電圧信号、Ｖｔｈスレッシュホールド電圧、Ｖｐｈ基準電圧、Ｔｄ１、Ｔｄ２遅延時間

Claims

光信号を電流信号に変換可能な第１の受光素子と、
前記電流信号が入力され第１の電圧信号を出力可能な第１のトランスインピーダンスアンプと、
前記第１の電圧信号に対してパルスの切り替わりを判別する基準電圧とする第２の電圧信号を供給可能な電圧源と、
前記第１の電圧信号と比較しシフト制御信号を作成するための基準電圧とする第３の電圧信号を供給可能な電圧源と、
前記シフト制御信号に応じて前記第１の電圧信号からレベルシフト電圧を減算して出力可能なレベルシフト回路と、
前記レベルシフト回路の出力が第１の端子に入力され、前記第２の電圧信号が第２の端子に入力され、前記第１の電圧信号をパルスに変換可能なコンパレータと、
前記第１の電圧信号の値が前記第３の電圧信号を超えた時には前記レベルシフト回路により前記第１の電圧信号をローレベル側にシフトして出力する前記シフト制御信号を出力可能とし、前記レベルシフト回路の前記出力が前記第２の電圧信号よりも低下したのち前記レベルシフト回路の前記出力をハイレベル側に戻して出力する前記シフト制御信号を出力可能とする制御部と、
を備えたことを特徴とする光受信回路。
前記第１の電圧信号の値が前記第３の電圧信号を超えかつ前記コンパレータの出力が切り替わった後に前記制御部は前記第１の電圧信号をローレベル側にシフトする前記シフト制御信号を遅延して出力し、
前記第１の電圧信号が立ち下がる時、前記制御部は前記コンパレータの前記出力が切り替わるまで前記第１の電圧信号のシフト状態を維持するように前記シフト制御信号を遅延して出力することを特徴とする請求項１記載の光受信回路。
前記レベルシフト回路の前記出力が前記第２の電圧信号よりも低下した時、前記コンパレータの切り替わり検出を可能とする出力検出部をさらに備え、
前記切り替わり検出してから所定期間が経過したのち、前記制御部が前記レベルシフト回路の前記出力をハイレベル側へ戻して出力することを特徴とする請求項１または２に記載の光受信回路。
光信号を電流信号に変換可能な第１の受光素子と、
前記電流信号が入力され第１の電圧信号を出力可能な第１のトランスインピーダンスアンプと、
前記第１の電圧信号に対してパルスの切り替わりを判別する基準電圧とする第２の電圧信号を供給可能な電圧源と、
前記第１の電圧信号と比較しシフト制御信号を作成するための基準電圧とする第３の電圧信号を供給可能な電圧源と、
前記シフト制御信号に応じて前記第１の電圧信号からレベルシフト電圧を減算して出力可能なレベルシフト回路と、
前記レベルシフト回路の出力が第１の端子に入力され、前記第２の電圧信号が第２の端子に入力され、前記第１の電圧信号をパルスに変換可能なコンパレータと、
前記コンパレータ出力の検出を可能とする出力検出部と、
前記第１の電圧信号の値が前記第３の電圧信号を超えた時、前記コンパレータの出力が切り替わった後に第１のレベルシフト電圧を出力可能な前記シフト制御信号を出力し、
前記第１の電圧信号が立ち下がり前記コンパレータの前記出力が切り替わったことを前記出力検出部が検出した時、前記第１のレベルシフト電圧よりも低い第２のレベルシフト電圧を出力可能な前記シフト制御信号を出力する制御部と、
を備えたことを特徴とする光受信回路。
前記制御部は、少なくともキャパシタを有し、前記レベルシフト回路へ入力される前記シフト制御信号の経路に設けられた遅延手段を有することを特徴とする請求項１〜４のいずれか１つに記載の光受信回路。
請求項１〜５のいずれか１つに記載の光受信回路と、
前記光信号を放出可能な発光素子と、
を備えたことを特徴とする光結合装置。