JP2010176839A5 - - Google Patents

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  1. アドレス可能なメモリ素子を有するメモリ；
    該メモリから読み出したデータのうちのＮ個のビットを検知する複数の読み出し増幅器；
    該読み出し増幅器からのデータを受信し、それぞれＮ個のラッチのＭ個のグループに構成され、各グループは該読み出し増幅器からの該データを同時にラッチする、複数のラッチ；
    １つのラッチのグループを同時にイネーブルするカウンタ；
    システム・クロック入力信号に同期した出力クロック信号を供給する遅延ロックループ；及び
    該出力クロック信号のエッジで前記複数のラッチの出力をラッチし、該システム・クロック入力信号のエッジに同期した出力データを供給する複数のデータ出力バッファ；
    を有する同期式ＤＲＡＭ素子。
  2. Ｎ＝３２である、
    ことを特徴とする請求項１に記載の同期式ＤＲＡＭ素子。
  3. Ｍ＝３である、
    ことを特徴とする請求項１に記載の同期式ＤＲＡＭ素子。
  4. 前記複数の出力バッファは、前記システム・クロック入力信号の立ち上がりエッジ及び立ち下がりエッジに同期した出力データを供給する、
    ことを特徴とする請求項１に記載の同期式ＤＲＡＭ素子。
  5. 前記Ｎ個のラッチのＭ個のグループのそれぞれは、前記システム・クロック入力信号の立ち上がりエッジに同期して出力されるべきデータを受信するＮ／２個のラッチのグループと、前記システム・クロック入力信号の立ち下がりエッジに同期して出力されるべきデータを受信するＮ／２個のラッチのグループと、を有する、
    ことを特徴とする請求項４に記載の同期式ＤＲＡＭ素子。
  6. Ｍ＝６である、
    ことを特徴とする請求項５に記載の同期式ＤＲＡＭ素子。
  7. 前記カウンタは２進カウンタである、
    ことを特徴とする請求項１に記載の同期式ＤＲＡＭ素子。
  8. 前記２進カウンタは、前記複数のラッチにイネーブル信号を供給するためにデコードされる、
    ことを特徴とする請求項７に記載の同期式ＤＲＡＭ素子。
  9. 前記出力クロック信号は、前記システム・クロック信号よりも進んでいる、
    ことを特徴とする請求項１に記載の同期式ＤＲＡＭ素子。
  10. 前記ラッチの各グループは、前記システム・クロック入力信号の複数のエッジに同期して前記出力バッファにより出力されるべきデータを受信する、
    ことを特徴とする請求項１に記載の同期式ＤＲＡＭ素子。
  11. 前記ラッチの各グループは、前記システム・クロック入力信号の２つのエッジに同期して前記出力バッファにより出力されるべきデータを受信する、
    ことを特徴とする請求項１０に記載の同期式ＤＲＡＭ素子。
  12. 前記ラッチの各グループは、前記システム・クロック入力信号の立ち上がりエッジ及び立ち下がりエッジに同期して前記出力バッファにより出力されるべきデータを受信する、
    ことを特徴とする請求項１１に記載の同期式ＤＲＡＭ素子。
  13. データ出力を供給する方法であって：
    複数の読み出し増幅器を介して、アドレス可能なメモリ素子を有するメモリから読み出したデータのうちのＮ個のビットを検知する段階；
    複数のラッチはそれぞれＮ個のラッチのＭ個のグループに構成され、各グループは該読み出し増幅器からの該データを同時にラッチし、該複数のラッチへのデータを受信する段階；
    カウンタを介して、１つのラッチのグループを同時にイネーブルする段階；
    システム・クロック入力信号に同期した出力クロック信号を供給する段階；及び
    該出力クロック信号のエッジで前記複数のラッチの出力をラッチする段階；及び
    該システム・クロック入力信号のエッジに同期した出力データを供給する段階；
    を有する方法。
  14. Ｎ＝３２である、
    ことを特徴とする請求項１３に記載の方法。
  15. Ｍ＝３である、
    ことを特徴とする請求項１３に記載の方法。
  16. 前記出力データは、前記システム・クロック入力信号の立ち上がりエッジ及び立ち下がりエッジに同期する、
    ことを特徴とする請求項１３に記載の方法。
  17. 前記Ｎ個のラッチのＭ個のグループのそれぞれは、前記システム・クロック入力信号の立ち上がりエッジに同期して出力されるべきデータを受信するＮ／２個のラッチのグループと、前記システム・クロック入力信号の立ち下がりエッジに同期して出力されるべきデータを受信するＮ／２個のラッチのグループと、を有する、
    ことを特徴とする請求項１６に記載の方法。
  18. Ｍ＝６である、
    ことを特徴とする請求項１７に記載の方法。
  19. 前記カウンタは２進カウンタである、
    ことを特徴とする請求項１３に記載の方法。
  20. 前記２進カウンタの出力をデコードして、前記複数のラッチにイネーブル信号を供給する段階；
    を更に有する請求項１９に記載の方法。
  21. 前記出力クロック信号は、前記システム・クロック信号よりも進んでいる、
    ことを特徴とする請求項１３に記載の方法。
  22. 前記ラッチの各グループで、前記システム・クロック入力信号の複数のエッジに同期して出力されるべきデータを受信する段階；
    を更に有する請求項１３に記載の方法。
  23. 前記ラッチの各グループは、前記システム・クロック入力信号の２つのエッジに同期して出力されるべきデータを受信する、
    ことを特徴とする請求項２２に記載の方法。
  24. 前記ラッチの各グループは、前記システム・クロック入力信号の立ち上がりエッジ及び立ち下がりエッジに同期して出力されるべきデータを受信する、
    ことを特徴とする請求項２３に記載の方法。
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