JP2010171368A - 半導体装置およびその製造方法 - Google Patents

Abstract

【課題】キャップ部とセンサ部との接合不良や導通不良が起こらないようにすることができる構造を備えた半導体装置およびその製造方法を提供する。
【解決手段】Ａｌの第２配線層２５の上にＧｅの導体層６０を形成し、該導体層６０を第２配線層２５とセンサ部１０の配線層１４とで挟んだ状態で加熱する。これにより、導体層６０を溶かして第２配線層２５の一部と導体層６０とを共晶合金化させると共に、配線層１４と導体層６０とを共晶合金化させる。溶けた導体層６０は、第２配線層２５の表面の凹凸および配線層１４の表面の凹凸を埋めると共に、第２配線層２５の表面と導体層６０との間の空間、および配線層１４の表面と導体層６０との間の空間が無くなるように両者を共晶接合するので、第２配線層２５と配線層１４との接合面積の低下を抑制することができる。
【選択図】図２

Description

本発明は、ＩＣやＬＳＩの集積回路、可動部をもった半導体力学量センサ（加速度センサ、角速度センサ（ジャイロセンサ）等）、ＭＥＭＳ発振器をキャップにて保護した半導体装置およびその製造方法に関するものであり、特に、加速度センサや角速度センサ（ジャイロセンサ）に適用すると好適である。

従来より、可動部等が形成されたデバイス層の上下に下面基板と上面基板とが接合され、デバイス層の可動部等が両基板により密封された慣性力センサが提案されている（例えば、特許文献１参照）。上面基板は可動部等を覆うキャップとして機能し、可動部への水や異物の混入などを防止できるようになっている。

また、上面基板にはデバイス層が露出するように貫通孔が設けられている。これにより、デバイス層に設けられたパッドが該貫通孔に露出するので、該パッドにワイヤボンディングを直接行うことにより、デバイス層と外部との電気的接続を図っている。
特開２００４−３３３１３３号公報

上記従来の技術では、キャップ部に深い貫通穴をあけ、穴の底部にワイヤボンディングしているが、本出願人は、先に出願した特願２００８−４１４４号において、配線パターン部を介して可動部等が形成されたセンサ部とキャップ部とを直接接合により一体化した構造を提案している。

しかしながら、上記の直接接合の方法は、平らな面同士を貼り合わせる方法であるので、配線パターン部の表面を平らな状態にしなければならないという問題がある。また、配線パターン部の表面を平坦化したとしても、該配線パターン部の表面にパーティクル等が付着してしまうと平らな面ではなくなってしまうため、直接接合できなってしまう。これにより、接合不良や導通不良が起こる可能性がある。

本発明は、上記点に鑑み、キャップ部とセンサ部との接合不良や導通不良が起こらないようにすることができる構造を備えた半導体装置およびその製造方法を提供することを目的とする。

上記目的を達成するため、請求項１に記載の発明では、一面（１０ａ）を有し、一面（１０ａ）側にセンサ構造体（１５〜１７）が形成されたセンサ部（１０）と、センサ構造体（１５〜１７）を覆うように一面（１０ａ）に接合されたキャップ部（２０）とを備え、センサ部（１０）のうちキャップ部（２０）と接合される部位をセンサ部側接合部（１５、１７〜１９）とし、キャップ部（２０）のうちセンサ部（１０）と接合される部位をキャップ部側接合部（２５ａ、２５ｂ）としたとき、センサ部側接合部（１５、１７〜１９）とキャップ部側接合部（２５ａ、２５ｂ）とは、センサ部側接合部（１５、１７〜１９）とキャップ部側接合部（２５ａ、２５ｂ）とのうち少なくとも一方を共晶合金化させることにより共晶接合されていることを特徴とする。

これによると、センサ部側接合部（１５、１７〜１９）の一部とキャップ部側接合部（２５ａ、２５ｂ）の一部とが互いに溶け合った共晶合金が形成されているので、センサ部側接合部（１５、１７〜１９）の表面の凹凸およびキャップ部側接合部（２５ａ、２５ｂ）の表面の凹凸を共晶合金により埋めることができる。これにより、センサ部側接合部（１５、１７〜１９）の表面とキャップ部側接合部（２５ａ、２５ｂ）の表面とが互いに接触した場所で各表面の間の空間が無くなるように両者が接合されるので、センサ部側接合部（１５、１７〜１９）とキャップ部側接合部（２５ａ、２５ｂ）とを確実に接合することができる。したがって、キャップ部（２０）とセンサ部（１０）との接合不良や導通不良が起こらないようにすることができる。

請求項２に記載の発明では、センサ部側接合部（１５、１７〜１９）は、センサ構造体（１５〜１７）の一部と、センサ構造体（１５〜１７）を一周して囲む周辺部（１９）とを有し、キャップ部側接合部（２５ａ、２５ｂ）は、センサ構造体（１５〜１７）の一部に共晶接合された配線部（２５ａ）と、配線部（２５ａ）と同じ階層に配置されると共に、該配線部（２５ａ）とは電気的に絶縁され、周辺部（１９）に対応するように一端が他端に繋がった輪状に形成された気密封止部（２５ｂ）とを有しており、気密封止部（２５ｂ）と周辺部（１９）とが共晶接合されたことで、キャップ部（２０）とセンサ部（１０）とによって構成された封止空間（４０）にセンサ構造体（１５〜１７）が封止されるようになっていることを特徴とする。

これによると、配線部（２５ａ）とセンサ構造体（１５〜１７）とが共晶接合されるので、配線部（２５ａ）とセンサ構造体（１５〜１７）との導通を確実に図ることができる。また、周辺部（１９）と気密封止部（２５ｂ）とが共晶接合されたことにより封止空間（４０）にセンサ構造体（１５〜１７）が収納されるので、センサ構造体（１５〜１７）への水や異物の混入などを防止することができる。したがって、センサ構造体（１５〜１７）を保護することができる。

請求項３に記載の発明では、センサ部側接合部（１５、１７〜１９）は、配線部（２５ａ）の表面のうちの平坦部に共晶接合されていることを特徴とする。これにより、配線部（２５ａ）にステップカバレッジ等の凹みが形成されていても、配線部（２５ａ）に対するセンサ部側接合部（１５、１７〜１９）の接合面積を確保できるので、センサ部側接合部（１５、１７〜１９）と配線部（２５ａ）との安定した接合を達成できる。

請求項４に記載の発明では、センサ部側接合部（１５、１７〜１９）は、該センサ部側接合部（１５、１７〜１９）の表面側のうち少なくともキャップ部側接合部（２５ａ、２５ｂ）に対向する部分に金属の配線層（１４）を有し、配線層（１４）とキャップ部側接合部（２５ａ、２５ｂ）とは、配線層（１４）とキャップ部側接合部（２５ａ、２５ｂ）とのうち少なくとも一方を共晶合金化させることにより共晶接合されていることを特徴とする。

これによると、センサ部側接合部（１５、１７〜１９）のうち配線層（１４）が配置される面積が必要最小限となるので、センサ部側接合部（１５、１７〜１９）の一部と配線層（１４）との熱膨張差によりセンサ構造体（１５〜１７）が変形しないようにすることができる。

請求項５に記載の発明では、センサ部（１０）は、センサ構造体（１５〜１７）とこのセンサ構造体（１５〜１７）を一周して囲む周辺部（１９）とが形成された第１導電層（１１）と、第２導電層（１２）とが、絶縁層（１３）を挟み込んでなるＳＯＩ基板を有し、絶縁層（１３）は、周辺部（１９）と第２導電層（１２）との間に、周辺部（１９）と第２導電層（１２）とを電気的に接続するコンタクト部（１３ｃ）を有しており、キャップ部（２０）は、導電性基板（２１）と、この導電性基板（２１）の上に形成されたキャップ部側接合部（２５ａ、２５ｂ）とを有し、キャップ部側接合部（２５ａ、２５ｂ）は、センサ構造体（１５〜１７）の一部に共晶接合された配線部（２５ａ）と、配線部（２５ａ）と同じ階層に配置されると共に、該配線部（２５ａ）とは電気的に絶縁され、周辺部（１９）に対応するように一端が他端に繋がった輪状に形成され、さらに導電性基板（２１）に電気的に接続された気密封止部（２５ｂ）とを有しており、センサ部側接合部（１５、１７〜１９）とキャップ部側接合部（２５ａ、２５ｂ）とが共晶接合されたことにより、周辺部（１９）、コンタクト部（１３ｃ）、第２導電層（１２）、気密封止部（２５ｂ）、および導電性基板（２１）が電気的に接続されると共に同電位とされていることを特徴とする。

これによると、導電性基板（２１）、気密封止部（２５ｂ）、周辺部（１９）、コンタクト部（１３ｃ）、および第２導電層（１２）がセンサ構造体（１５〜１７）を囲むと共に同電位とされるので、センサ構造体（１５〜１７）を電気的にシールドするシールド構造を形成することができる。

請求項６に記載の発明では、センサ構造体（１５〜１７）が形成されたセンサ部（１０）を用意する工程と、キャップ部（２０）を用意する工程と、センサ部（１０）のうちキャップ部（２０）と接合される部位をセンサ部側接合部（１５、１７〜１９）とし、キャップ部（２０）のうちセンサ部（１０）と接合される部位をキャップ部側接合部（２５ａ、２５ｂ）としたとき、センサ部側接合部（１５、１７〜１９）とキャップ部側接合部（２５ａ、２５ｂ）とのうち少なくとも一方を共晶合金化させることによりセンサ部側接合部（１５、１７〜１９）とキャップ部側接合部（２５ａ、２５ｂ）とを共晶接合する工程とを含んでいることを特徴とする。

これによると、センサ部側接合部（１５、１７〜１９）の一部とキャップ部側接合部（２５ａ、２５ｂ）の一部とを互いに溶かして共晶合金を形成しているので、センサ部側接合部（１５、１７〜１９）の表面の凹凸およびキャップ部側接合部（２５ａ、２５ｂ）の表面の凹凸を共晶合金により埋めることができる。このように、センサ部側接合部（１５、１７〜１９）の表面とキャップ部側接合部（２５ａ、２５ｂ）の表面とが互いに接触した場所で各表面の間の空間が無くなるように両者を接合しているので、センサ部側接合部（１５、１７〜１９）とキャップ部側接合部（２５ａ、２５ｂ）とを確実に接合することができる。したがって、キャップ部（２０）とセンサ部（１０）との接合不良や導通不良が起こらない構造を得ることができる。

請求項７に記載の発明のように、センサ部（１０）としてセンサ部側接合部（１５、１７〜１９）が金属の配線層（１４）を有するものを用意し、キャップ部（２０）としてキャップ部側接合部（２５ａ、２５ｂ）が金属層（２５）と金属層（２５）の上に形成された導体層（６０）とを有するものを用意し、導体層（６０）を配線層（１４）と金属層（２５）とで挟んだ状態で加熱することにより、導体層（６０）と配線層（１４）の一部とを共晶合金化させると共に、導体層（６０）と金属層（２５）の一部とを共晶合金化させて共晶接合することができる。

請求項８に記載の発明のように、センサ部（１０）としてセンサ部側接合部（１５、１７〜１９）の表面側に金属の配線層（１４）が形成され、この配線層（１４）の上に導体層（６０）が形成されたものを用意し、キャップ部（２０）としてキャップ部側接合部（２５ａ、２５ｂ）が金属層（２５））を有するものを用意し、導体層（６０）を配線層（１４）と金属層（２５）とで挟んだ状態で加熱することにより、導体層（６０）と配線層（１４）の一部とを共晶合金化させると共に、導体層（６０）と金属層（２５）の一部とを共晶合金化させて共晶接合することができる。

請求項９に記載の発明のように、センサ部（１０）としてセンサ部側接合部（１５、１７〜１９）の表面側に金属の配線層（１４）が形成されたものを用意し、キャップ部（２０）としてキャップ部側接合部（２５ａ、２５ｂ）が金属層（２５）とこの金属層（２５）の上に形成された共晶合金層とを有するものを用意し、配線層（１４）と金属層（２５）とで共晶合金層を挟んだ状態で加熱することにより、共晶合金層の一部と配線層（１４）の一部とを共晶合金化させると共に、共晶合金層の一部と金属層（２５）の一部とを共晶合金化させて共晶接合することができる。

請求項１０に記載の発明のように、センサ部（１０）としてセンサ部側接合部（１５、１７〜１９）が金属の配線層（１４）とこの配線層（１４）の上に形成された共晶合金層とを有するものを用意し、キャップ部（２０）としてキャップ部側接合部（２５ａ、２５ｂ）が金属層（２５）を有するものを用意し、配線層（１４）と金属層（２５）とで共晶合金層を挟んだ状態で加熱することにより、共晶合金層の一部と配線層（１４）の一部とを共晶合金化させると共に、共晶合金層の一部と金属層（２５）の一部とを共晶合金化させて共晶接合することができる。

請求項１１に記載の発明のように、センサ部（１０）としてセンサ部側接合部（１５、１７〜１９）が金属の配線層（１４）を有するものを用意し、キャップ部（２０）としてキャップ部側接合部（２５ａ、２５ｂ）が導体層（６０）を有するものを用意し、配線層（１４）と導体層（６０）とを接触させた状態で加熱することにより、配線層（１４）の一部と導体層（６０）の一部とを共晶合金化させて共晶接合することを特徴とする。

請求項１２に記載の発明のように、センサ部（１０）としてセンサ部側接合部（１５、１７〜１９）が金属の配線層（１４）を有するものを用意し、キャップ部（２０）としてキャップ部側接合部（２５ａ、２５ｂ）が共晶合金層を有するものを用意し、配線層（１４）と共晶合金層とを接触させた状態で加熱することにより、配線層（１４）の一部と共晶合金層の一部とを共晶合金化させて共晶接合することができる。

請求項１３に記載の発明では、センサ部（１０）を用意する工程では、配線層（１４）をセンサ部側接合部（１５、１７〜１９）の表面側のうち少なくともキャップ部側接合部（２５ａ、２５ｂ）に対向する部分に設けたものを用意することを特徴とする。

これによると、センサ部側接合部（１５、１７〜１９）のうち金属の配線層（１４）が配置される面積が必要最小限となるので、センサ部側接合部（１５、１７〜１９）の一部と金属の配線層（１４）との熱膨張差によりセンサ構造体（１５〜１７）が変形しない構造を得ることができる。

請求項１４に記載の発明のように、センサ部（１０）としてセンサ部側接合部（１５、１７〜１９）が導体層（１１）を有するものを用意し、キャップ部（２０）としてキャップ部側接合部（２５ａ、２５ｂ）が金属層（２５）を有するものを用意し、導体層（１１）と金属層（２５）とを接触させた状態で加熱することにより、導体層（１１）の一部と金属層（２５）の一部とを共晶合金化させて共晶接合することができる。

請求項１５に記載の発明のように、センサ部（１０）としてセンサ部側接合部（１５、１７〜１９）が導体層（１１）を有するものを用意し、キャップ部（２０）としてキャップ部側接合部（２５ａ、２５ｂ）が共晶合金層を有するものを用意し、導体層（１１）と共晶合金層とを接触させた状態で加熱することにより、導体層（１１）の一部と共晶合金層の一部とを共晶合金化させて共晶接合することができる。

請求項１６に記載の発明では、センサ部（１０）を用意する工程では、センサ部（１０）として、センサ部側接合部（１５、１７〜１９）は、センサ構造体（１５〜１７）の一部と、センサ構造体（１５〜１７）を一周して囲む周辺部（１９）とを有するものを用意し、キャップ部（２０）を用意する工程では、キャップ部（２０）として、キャップ部側接合部（２５ａ、２５ｂ）は、配線部（２５ａ）と、配線部（２５ａ）と同じ階層に配置されると共に、該配線部（２５ａ）とは電気的に絶縁され、周辺部（１９）に対応するように一端が他端に繋がった輪状に形成された気密封止部（２５ｂ）とを有するものを用意し、共晶接合する工程では、配線部（２５ａ）とセンサ構造体（１５〜１７）の一部とを共晶接合すると共に、気密封止部（２５ｂ）と周辺部（１９）とを共晶接合することにより、キャップ部（２０）とセンサ部（１０）とによって構成された封止空間（４０）にセンサ構造体（１５〜１７）を封止することを特徴とする。

これによると、配線部（２５ａ）とセンサ構造体（１５〜１７）とを共晶接合しているので、配線部（２５ａ）とセンサ構造体（１５〜１７）との導通を確実に取ることができる構造を得ることができる。また、周辺部（１９）と気密封止部（２５ｂ）とを共晶接合して封止空間（４０）にセンサ構造体（１５〜１７）を封止しているので、センサ構造体（１５〜１７）への水や異物の混入などを防止することができる構造を得ることができる。

請求項１７に記載の発明では、共晶接合する工程では、センサ部側接合部（１５、１７〜１９）を、配線部（２５ａ）の表面のうちの平坦部に共晶接合することを特徴とする。

これにより、配線部（２５ａ）の平坦部とセンサ部側接合部（１５、１７〜１９）の接合面積を確保できるので、センサ部側接合部（１５、１７〜１９）と配線部（２５ａ）との安定した接合を達成できる。

請求項１８に記載の発明では、センサ部（１０）を用意する工程では、センサ部（１０）として、センサ構造体（１５〜１７）とこのセンサ構造体（１５〜１７）を一周して囲む周辺部（１９）とが形成された第１導電層（１１）と、第２導電層（１２）とが、絶縁層（１３）を挟み込んでなるＳＯＩ基板を用意し、さらに、絶縁層（１３）として、周辺部（１９）と第２導電層（１２）との間に、周辺部（１９）と第２導電層（１２）とを電気的に接続するコンタクト部（１３ｃ）を有するものを用意し、キャップ部（２０）を用意する工程では、キャップ部（２０）として、導電性基板（２１）と、この導電性基板（２１）の上に形成されたキャップ部側接合部（２５ａ、２５ｂ）とを有するものを用意し、さらに、キャップ部側接合部（２５ａ、２５ｂ）のうちの気密封止部（２５ｂ）として、導電性基板（２１）に電気的に接続されたものを用意し、共晶接合する工程では、センサ部側接合部（１５、１７〜１９）とキャップ部側接合部（２５ａ、２５ｂ）とを共晶接合することにより、周辺部（１９）、コンタクト部（１３ｃ）、第２導電層（１２）、気密封止部（２５ｂ）、および導電性基板（２１）を電気的に接続すると共に同電位とすることを特徴とする。

これによると、導電性基板（２１）、気密封止部（２５ｂ）、周辺部（１９）、コンタクト部（１３ｃ）、および第２導電層（１２）がセンサ構造体（１５〜１７）を囲むと共に同電位となるので、センサ構造体（１５〜１７）を電気的にシールドする構造を得ることができる。

なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。

本発明の第１実施形態に係る半導体装置の平面図である。 図１のＡ−Ａ断面図である。 （ａ）はセンサ部の平面図であり、（ｂ）はキャップ部の平面図である。 センサ部の製造工程を示した図である。 キャップ部の製造工程を示した図である。 センサ部とキャップ部とを接合する工程を示した図である。 ウェハに複数の半導体装置を形成した様子を示した平面図である。 本発明の第２実施形態に係るセンサ部とキャップ部との接合工程示した図である。 本発明の第３実施形態に係る第２配線層の製造工程を示した図である。 本発明の第４実施形態に係る半導体装置の断面図である。 図１０に示される半導体装置の製造工程を示した図である。 本発明の第５実施形態に係る導体層の製造工程を示した図である。 本発明の第６実施形態に係る半導体装置の断面図である。 図１３に示される半導体装置の製造工程を示した図である。 本発明の第７実施形態に係る半導体装置の断面図である。 本発明の第８実施形態に係る半導体装置の断面図である。 本発明の第９実施形態に係る半導体装置の断面図である。 本発明の第１０実施形態に係る半導体装置の断面図である。 図１８に示される半導体装置の製造工程を示した図である。 本発明の第１１実施形態に係る半導体装置の断面図である。 本発明の第１２実施形態に係る半導体装置の断面図である。 図２１に示される半導体装置の製造工程を示した図である。 本発明の第１３実施形態に係る半導体装置の断面図である。 本発明の第１４実施形態に係る半導体装置の断面図である。 （ａ）は本発明の第１５実施形態に係る半導体装置を示した平面図であり、（ｂ）は（ａ）のＢ−Ｂ断面図である。 （ａ）は本発明の第１６実施形態に係る半導体装置を示した平面図であり、（ｂ）は（ａ）のＣ−Ｃ断面図である。 本発明の第１７実施形態に係る半導体装置の断面図である。 図２７に示される半導体装置の製造工程を示した図である。 本発明の第１８実施形態に係る半導体装置の断面図である。 図２９に示される半導体装置の製造工程を示した図である。

以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、図中、同一符号を付してある。

（第１実施形態）
以下、本発明の第１実施形態について図を参照して説明する。以下で示される半導体装置は、可動部を有する加速度センサや角速度センサ（ジャイロセンサ）等の力学量センサであり、例えば車両の加速度や角速度の検出に用いられるものである。特に、本実施形態では、半導体装置を構成する基板の一面に平行な方向の加速度を検出するものである。

図１は、本実施形態に係る半導体装置の平面図である。図２は、図１のＡ−Ａ断面図である。また、図３（ａ）は、センサ部１０の平面図であり、図３（ｂ）はキャップ部２０の平面図である。図３では、センサ部１０とキャップ部２０とが対向する面の平面図をそれぞれ示している。以下、図１〜図３を参照して、本実施形態に係る半導体装置の構造について説明する。

図２に示されるように、半導体装置は、センサ部１０とキャップ部２０とが積層されて構成されたものである。センサ部１０は、一面１０ａを有する板状のものであり、このセンサ部１０の一面１０ａにキャップ部２０が貼り合わされて接合されている。

まず、センサ部１０について説明する。センサ部１０は、加速度等の物理量を検出するセンシング部が設けられたものであり、第１シリコン層１１と第２シリコン層１２とで絶縁層１３が挟みこまれたＳＯＩ基板により構成されている。本実施形態では、第１シリコン層１１の表面にＡｌの配線層１４が形成されている。したがって、配線層１４の表面がセンサ部１０の一面１０ａに該当する。

また、第１シリコン層１１には、図３（ａ）に示されるように、センシング部としてアンカー部１５、振動子１６（例えば加速度センサの可動電極部）、固定電極部１７、接続部１８、および周辺部１９が形成されている。

アンカー部１５は、第２シリコン層１２に対して振動子１６を支持するブロック状のものであり、絶縁層１３の上に２個所設けられている。各アンカー部１５の間に振動子１６が配置されている。

振動子１６は、各アンカー部１５を繋ぐ直線部１６ａと、この直線部１６ａに接続された梁部１６ｂと、直線部１６ａから垂直に延設された棒状の可動電極１６ｃとにより構成されている。そして、振動子１６は、図２に示されるように、各アンカー部１５の間に配置されることで第２シリコン層１２の上に浮いた状態とされている。

固定電極部１７は、振動子１６の可動電極１６ｃに対向する位置に配置されている。この固定電極部１７は絶縁層１３の上に固定されている。これにより、振動子１６の可動電極１６ｃと固定電極部１７とが櫛歯状に配置された櫛歯電極、すなわちコンデンサが構成されている。なお、図１では、可動電極１６ｃと固定電極部１７との櫛歯の組み合わせを最小の個数で示したが、実際にはさらに多くの櫛歯状で作製する。

以下では、アンカー部１５、振動子１６、固定電極部１７によって構成される櫛歯構造をセンサ構造体という。

接続部１８は、半導体装置と外部とを電気的に接続するための端子として機能する部分である。図２に示されるように、センサ部１０の一面１０ａの外縁側に位置している。この接続部１８を構成する第１シリコン層１１の上には配線層１４が設けられているため、該配線層１４を介して半導体装置と外部とを電気的に接続できるようになっている。

周辺部１９は、図３（ａ）に示されるように、上記センサ構造体を一周して囲むと共に、接続部１８を一周して囲むように設けられている。この周辺部１９はキャップ部２０に接合されることでセンサ構造体を封止する役割を果たす。なお、周辺部１９が接続部１８を一周していなくても動作上問題ないことはいうまでもない。

次に、キャップ部２０について説明する。キャップ部２０は、図２に示されるように、シリコン基板２１と、第１絶縁膜２２と、第１配線層２３と、第２絶縁膜２４と、第２配線層２５とを備えて構成されている。

シリコン基板２１は、図３（ｂ）に示されるように、四角形状の一側面が該一側面の反対側の側面側に凹んだ凹部２６を有している。該凹部２６は、センサ部１０とキャップ部２０とを重ね合わせたときに接続部１８をシリコン基板２１から露出させるためのものである。凹部２６を形成せず、凹部２６の出っ張りの部分を除去した構造でもよい。

第１絶縁膜２２は、図２に示されるように、シリコン基板２１のうちセンサ部１０と対向する一面２１ａに形成されている。第１絶縁膜２２として、例えばＳｉＯ_２やＳｉ_３Ｎ_４等が採用される。

第１配線層２３は、第１絶縁膜２２の上に設けられ、パターニングされている。この第１配線層２３は、アンカー部１５と接続部１８とを結ぶように、固定電極部１７と接続部１８を結ぶようにパターニングされている。また、周辺部１９に対応した位置にも設けられている。このような第１配線層２３の材質としてはＡｌ等の金属が用いられる。

第２絶縁膜２４は、第１配線層２３を覆うように形成されている。そして、第２絶縁膜２４のうち、アンカー部１５、固定電極部１７、および接続部１８と対向する部分に開口部２４ａがそれぞれ設けられている。

第２配線層２５は、開口部２４ａを埋めると共に第２絶縁膜２４の上に設けられ、パターニングされている。すなわち、第２配線層２５は、センサ部１０のセンサ構造体であるアンカー部１５、固定電極部１７、および接続部１８にそれぞれ接合される配線部２５ａと、センサ部１０の周辺部１９に接合される気密封止部２５ｂとにより構成される。これら配線部２５ａおよび気密封止部２５ｂは同じ階層に配置され、それぞれが電気的に絶縁されている。このような第２配線層２５の材質としては第１配線層２３と同じくＡｌが用いられる。

配線部２５ａのうち第２絶縁膜２４の開口部２４ａに埋め込まれた部分は、ステップカバレッジにより、配線部２５ａの表面が凹んでいる。

気密封止部２５ｂは、図３（ｂ）に示されるように、周辺部１９に対応するように一端が他端に繋がった輪状に形成されている。つまり、気密封止部２５ｂは、センサ構造体を一周して囲むようにレイアウトされている。また、気密封止部２５ｂは第１配線層２３を横切るようにレイアウトされている。これは、気密封止部２５ｂを構成する第２配線層２５が第１配線層２３とは異なる階層に形成されているので、気密封止部２５ｂが第１配線層２３をまたぐようにレイアウトすることが可能になっている。この気密封止部２５ｂは電気的にフローティングになっていても良いし、必要に応じて例えばグランド電位等の所定の電位としても良い。このように、第１配線層２３、第２絶縁膜２４、および第２配線層２５は、シリコン基板２１の一面２１ａの外縁部分とセンサ構造体とを繋ぐようにパターニングされている。

また、第２配線層２５の配線構造において、シリコン基板２１の一面からの配線部２５ａと気密封止部２５ｂとの高さが同一になっている。本実施形態では、周辺部１９に対応した位置に第１配線層２３を設けることにより、気密封止部２５ｂが配線部２５ａと高さになるようにしている。

そして、キャップ部２０の第２配線層２５とセンサ部１０の配線層１４とは、共晶接合されたことにより共晶接合されている。具体的には、第２配線層２５と配線層１４との間に導体層であるＧｅ層が挟まれた状態で加熱されたことにより、第２配線層２５の一部とＧｅ層とが共晶合金化すると共に、配線層１４の一部とＧｅ層とが共晶合金化して共晶合金部３０が形成されている。つまり、共晶合金部３０は、Ａｌ−Ｇｅ共晶合金である。

「共晶合金化」とは、Ａｌ層とＧｅ層が溶けあってＧｅが第２配線層２５のＡｌおよび配線層１４のＡｌと合金化することである。したがって、本実施例ではＧｅ層はＧｅ層として残っていないように形成したがそうでなくてもよい。本実施例ではＧｅ層のすべてが第２配線層２５のＡｌおよび配線層１４のＡｌと共晶合金化して共晶合金部３０に変化している。すなわち、共晶合金部３０は、第２配線層２５の一部および配線層１４の一部に食い込んだ状態になっている。言い換えると、第２配線層２５の一部および配線層１４の一部が共晶合金化された状態になっている。

なお、第２配線層２５のうちの配線部２５ａにおいて、ステップカバレッジによる凹部の部分では、Ｇｅ層は配線部２５ａのＡｌのみと反応して共晶合金化している。

このように、キャップ部２０の気密封止部２５ｂが共晶合金部３０を介してセンサ部１０の周辺部１９に接合されるので、図２に示されるように、センサ構造体がセンサ部１０とキャップ部２０とによって構成された封止空間４０に密閉された状態となる。つまり、センサ構造体は第２シリコン層１２、絶縁層１３、周辺部１９、気密封止部２５ｂ、共晶合金部３０、および第２絶縁膜２４によって囲まれた封止空間４０内に配置される。本実施形態では、封止空間４０は真空になっている。

また、封止空間４０内のキャップ部２０の配線部２５ａが共晶合金部３０を介してアンカー部１５に接合されることで、該アンカー部１５が、封止空間４０内の共晶合金部３０、配線部２５ａ、第１配線層２３、および封止空間４０外の配線部２５ａ、共晶合金部３０を介して接続部１８に電気的に接続されている。同様に、固定電極部１７が、封止空間４０内の共晶合金部３０、配線部２５ａ、第１配線層２３、および封止空間４０外の共晶合金部３０、配線部２５ａを介して接続部１８に接続されている。

このように、センサ構造体がセンサ部１０とキャップ部２０との間の封止空間４０に収納されるので、センサ構造体への水や異物の混入などを防止することができ、センサ構造体を保護することができる。

さらに、図１に示されるように、キャップ部２０に設けられた凹部２６によって、センサ部１０の各接続部１８がキャップ部２０から露出する。このようにキャップ部２０から露出した接続部１８に対し、図２に示されるように、ワイヤ５０が接続されている。これにより、半導体装置が外部と電気的に接続される。以上が、本実施形態に係る半導体装置の構成である。

次に、上記半導体装置の製造方法について、図４〜図６を参照して説明する。以下では、１チップの断面構造を追って記載するが、実際には数十〜数百チップを配置したウェハを単位として作製する。

まず、図４（ａ）に示す工程では、ＳＯＩ基板を用意する。具体的には、０．００１〜０．１Ω・ｃｍの比抵抗を有する３００〜６００μｍの厚さのＮ型（１００）面の単結晶シリコン基板（第２シリコン層１２）の表面を熱酸化等することにより０．５〜３μｍの厚さのＳｉＯ_２膜（絶縁層１３）を形成し、このＳｉＯ_２膜の上に上記と同様の比抵抗、面方位を有する５〜１００μｍの厚さのＮ＋型の単結晶シリコン（第１シリコン層１１）を形成する。本実施形態では、第１シリコン層１１の厚さは１５μｍである。これにより、絶縁層１３が第２シリコン層１２と第１シリコン層１１とで挟み込んだＳＯＩ基板が完成する。

なお、上記ではＮ＋型の単結晶シリコンを用いたが、Ｐ＋型の単結晶シリコンでも良く、さらにはＮ＋型、Ｐ＋型のポリシリコンを用いることもできる。ポリシリコンを用いる場合は絶縁層１３に部分的に電気的な接続をとるためのコンタクト孔をあけておいてから形成してもよい。また、シリコン基板の他に、ガラス基板、金属、セラミックス、他の半導体材料等を使用することができる。第１、第２シリコン層１１、１２の各厚さも任意に設定可能である。

図４（ｂ）に示す工程では、ＳＯＩ基板のうち第１シリコン層１１の上に例えばＣＶＤ法により配線層１４としてＡｌ層を０．３〜１μｍの厚さで形成する。この場合、配線層１４を第１シリコン層１１の全面に形成する。

このとき、配線層１４はＡｌが積層されて形成されたものであるため、Ａｌの結晶粒が積み重なったものになっている。したがって、配線層１４の表面はＡｌの結晶粒が露出した凹凸状になっている。もちろん、ＣＭＰ研磨を行うことにより、配線層１４の表面を平坦化しても良い。

続いて、図４（ｃ）に示す工程では、フォトリソグラフィ・エッチング工程により、配線層１４および第１シリコン層１１にトレンチを形成することで、アンカー部１５、振動子１６、固定電極部１７、接続部１８、および周辺部１９を形成する。また、少なくとも第１シリコン層１１のうち振動子１６となる部分と第２シリコン層１２との間の絶縁層１３をＨＦ（フッ化水素）の気相または液相のエッチング液で除去することで振動子１６を形成する。以上により、半導体装置のうちセンサ部１０が完成する。

次に、キャップ部２０の製造方法について説明する。以下では、上記と同様に、１枚のシリコンウェハに複数のキャップ部２０を形成する。

まず、図５（ａ）に示す工程では、第２シリコン層１２と同等の単結晶シリコン基板２１を用意し、このシリコン基板２１の一面２１ａの上に第１絶縁膜２２としてのＳｉＯ_２膜形成後、第１絶縁膜２２の表面に第１配線層２３である０．３〜１μｍの厚さのＡｌ膜を形成する。

図５（ｂ）に示す工程では、フォトリソグラフィ・エッチング工程により第１配線層２３であるＡｌ層をパターニングする。なお、穴のあいたステンレス等の金属製のマスクを用いたいわゆるマスク蒸着方法を採用しても良い。

図５（ｃ）に示す工程では、第１配線層２３の上に第２絶縁膜２４としてＳｉＯ_２膜を形成する。そして、第２絶縁膜２４のうちセンサ部１０のアンカー部１５、固定電極部１７、接続部１８に対応した位置に開口部２４ａをそれぞれ形成する。

なお、開口部２４ａは必ずしもセンサ部１０のアンカー部１５、固定電極部１７、接続部１８と完全に対向する位置でなくはずれた部分であっても良い。当該開口部２４ａは、第１配線層２３と後の工程で形成する第２配線層２５とをコンタクトするためのものに過ぎない。

この場合、本実施形態では、第１配線層２３の上の第２絶縁膜２４のみを除去する。なお、センサ構造体の振動子１に対向する部分の第２絶縁膜２４をすべて除去しても良い。これにより、振動子１６が第２絶縁膜２４に接触してしまうことを防止できると共に、振動子１６の寄生容量低減化を図ることができる。

図５（ｄ）に示す工程では、第２絶縁膜２４の上および第２絶縁膜２４の開口部２４ａに露出した第１配線層２３の上に第２配線層２５であるＡｌ層を０．３〜１μｍの厚さで形成し、該Ａｌ層の上にＧｅの導体層６０を０．３〜１μｍの厚さでそれぞれ形成する。これら第２配線層２５および導体層６０は、例えば蒸着法、スパッタ法により形成することができる。

このとき、第２配線層２５はＡｌが積層されて形成されたものであるため、配線層１４と同様に、第２配線層２５の表面はＡｌの結晶粒が露出した凹凸状になっている。したがって、本工程が終えたとき、導体層６０は、第２配線層２５の凹凸の表面の上に配置された状態になっている。

なお、第２配線層２５を形成した後、該第２配線層２５の表面をＣＭＰ研磨しても良い。この場合、第２配線層２５の表面のうち平坦化された面の上に導体層６０を配置することができる。このＣＭＰ研磨は、ステップカバレッジによる凹部を消すことが目的ではないので、第２配線層２５には該凹部が残る。この場合、該凹部の上に配置された導体層６０は凹部の凹凸の表面の上に配置されていると言える。

図５（ｅ）に示す工程では、パターニングの方法やマスクを用いた方法によって第２配線層２５から配線部２５ａおよび気密封止部２５ｂを形成し、これら配線部２５ａおよび気密封止部２５ｂの上に導体層６０を配置する。これにより、第２絶縁膜２４に開口部２４ａが設けられた部分では、第２配線層２５の配線部２５ａと第１配線層２３とが接続され、電気的に導通する。こうして、キャップ部２０となる部分が完成する。

次に、図６に示す工程では、センサ部１０が多数形成されたウェハとキャップ部２０が多数形成されたウェハとを真空チャンバ内で接合する。この接合を行うに際し、まず、センサ部１０の配線層１４とキャップ部２０の導体層６０とを向かい合わせる。そして、センサ部１０とキャップ部２０とを互いを相対的に近づけていき、配線層１４と導体層６０とを接触させる。これにより、導体層６０がキャップ部２０の第２配線層２５とセンサ部１０の配線層１４とに挟まれた状態となる。

続いて、センサ部１０とキャップ部２０とが積層されたものを加熱する。ここで、導体層６０としてＧｅを採用し、第２配線層２５および配線層１４としてＡｌを用いているので、ＡｌとＧｅとの共晶点は２８．４ａｔ％−Ｇｅのときおよそ４２０℃となる。つまり、Ａｌに対するＧｅの濃度が２８．４ａｔ％のときの共晶温度が４２０℃である。

例えば、Ａｌの融点は約６６０℃であり、Ｇｅの融点は約９３８℃の高温であるが、ＡｌとＧｅとが接触していると、４２０℃〜４４０℃の低温で共晶反応が起こり、ＧｅがＡｌの結晶粒界に拡散する。つまり、第２配線層２５と導体層６０との境界および配線層１４と導体層６０との境界でＡｌとＧｅとが入れ替わることにより、Ａｌ−Ｇｅの共晶合金が形成される。

すなわち、ＡｌとＧｅ導体層６０が溶けあうことにより、該導体層６０が第２配線層２５の表面の凹凸や配線層１４の表面の凹凸を埋めるように濡れ広がると共に、第２配線層２５の一部および配線層１４の一部とが共晶合金化する。これにより、各表面の凹凸は消え、第２配線層２５の表面と導体層６０との間の空間および配線層１４の表面と導体層６０との間の空間が無くなり、第２配線層２５と配線層１４とが共晶接合される。したがって、図２に示されるように、共晶合金部３０が形成される。

以上のように、導体層６０を第２配線層２５の一部と配線層１４の一部とに共晶合金化させることで、４２０℃近傍という低温での安定した接合が可能となる。

この共晶接合の際には、一方のウェハに他方のウェハを押さえ付けるように、各ウェハに多少の力を加えて加熱する。これは、導体層６０が溶融するので、該導体層６０を第２配線層２５や配線層１４に接合しやすくするためである。

これにより、センサ部１０の周辺部１９とキャップ部２０の気密封止部２５ｂとを共晶合金部３０を介して接合し、センサ部１０とキャップ部２０との間に封止空間４０を形成して該封止空間４０にセンサ構造体を気密封止する。また、センサ部１０のアンカー部１５、固定電極部１７、接続部１８とキャップ部２０の配線部２５ａとをそれぞれ共晶合金部３０を介して接合することでセンサ部１０のセンサ構造体と接続部１８とを電気的に接続する。

このように、センサ部１０およびキャップ部２０をウェハにそれぞれ形成して各々のウェハを接合している。これにより、図７に示されるように、ウェハ６５に複数の半導体装置が形成される。したがって、図７に示されるウェハ６５をダイシングカットしてウェハ６５をチップ単位に分割することにより、個々の半導体装置を得る。

また、半導体装置を図示しない回路基板等に実装し、図２に示されるように接続部１８と図示しない電気回路とをワイヤ５０で接続することで、センサ構造体に生じる物理量に応じた電気信号を半導体装置の外部に出力することが可能となる。

続いて、半導体装置における加速度の検出方法について説明する。半導体装置が外部から加速度を受けると、振動子１６の梁部１６ｂがたわみ、位置が固定された固定電極部１７に対して、振動子１６が直線部１６ａの長手方向に移動する。このため、可動電極１６ｃと固定電極部１７との間の距離が変化するので、可動電極１６ｃと固定電極部１７とで構成されるコンデンサの容量値が変化する。この容量値の変化を検出することで半導体装置が受ける加速度が得られるようになっている。

以上説明したように、本実施形態では、Ａｌの第２配線層２５の上にＧｅの導体層６０を形成し、該導体層６０を第２配線層２５とセンサ部１０の配線層１４とで挟んだ状態で加熱することにより、導体層６０を溶かして第２配線層２５の一部と導体層６０とを共晶合金化させると共に、配線層１４と導体層６０とを共晶合金化させることが特徴となっている。

このように、導体層６０を溶かして共晶合金を形成しているので、第２配線層２５の表面の凹凸および配線層１４の表面の凹凸を溶けた導体層６０でそれぞれ埋めると共に、第２配線層２５の表面と導体層６０との間の空間、および配線層１４の表面と導体層６０との間の空間が無くなるように両者を共晶接合することができる。これにより、第２配線層２５と配線層１４とが共晶合金化された共晶合金部３０により隙間無く接合されるので、第２配線層２５と配線層１４との接合面積の低下を抑制することができる。したがって、第２配線層２５と配線層１４とを確実に接合することができ、接合不足が起こらないようにすることができる。また、配線部２５ａと配線層１４とが確実に接合されることから、導通不良が起こらないようにすることができる。さらに、気密封止部２５ｂと配線層１４とが確実に接合されることから、封止空間４０の気密性を確保することができる。

なお、本実施形態の記載と特許請求の範囲の記載との対応関係については、アンカー部１５、振動子１６、固定電極部１７によって構成される櫛歯構造が特許請求の範囲のセンサ構造体に対応する。また、アンカー部１５、固定電極部１７、接続部１８、周辺部１９が特許請求の範囲のセンサ部側接合部に対応し、配線部２５ａ、気密封止部２５ｂが特許請求の範囲のキャップ部側接合部に対応する。そして、第２配線層２５が特許請求の範囲の金属層に対応する。さらに、「センサ構造体の一部」とは、センサ構造体のうち振動子１６を除いたアンカー部１５および固定電極部１７を指す。

（第２実施形態）
本実施形態では、第１実施形態と異なる部分についてのみ説明する。第１実施形態では、センサ部１０の配線層１４を配線部２５ａの凹部を覆うように共晶接合していたが、本実施形態では配線部２５ａの平坦部に配線層１４を接合することが特徴となっている。

図８は、本実施形態においてセンサ部１０とキャップ部２０とを接合する様子を示した断面図であり、図６に示す工程に相当する図である。

図８に示されるように、第２配線層２５の配線部２５ａのうち第２絶縁膜２４の開口部２４ａに埋め込まれた部分には、ステップカバレッジにより、配線部２５ａの表面が凹んだ凹部が形成されている。この凹部は、第２配線層２５の配線部２５ａの平面部分が第１配線層２３側に窪んだものであり、底部を有している。

導体層６０は、配線部２５ａの表面に形成されるので、配線部２５ａの表面形状を承継した形状となる。したがって、ステップカバレッジによる配線部２５ａの凹部内に形成された導体層６０にも凹部が形成されている。

そして、第２絶縁膜２４のうちセンサ部１０のアンカー部１５、固定電極部１７、接続部１８と対向する領域とは異なる領域に第１配線層２３が露出する開口部２４ａをそれぞれ形成している。すなわち、各開口部２４ａはアンカー部１５、固定電極部１７、接続部１８と重ならないように形成されている。

なお、各開口部２４ａは必ずしもセンサ部１０のアンカー部１５、固定電極部１７、接続部１８と完全に重ならない位置でなく、少なくともステップカバレッジによる配線部２５ａの凹部からはずれた位置であれば良い。

このように開口部２４ａを第２絶縁膜２４に設け、図８に示されるようにセンサ部１０のアンカー部１５、固定電極部１７、接続部１８を導体層６０にそれぞれ接触させる。これにより、アンカー部１５、固定電極部１７、接続部１８は、導体層６０のうちの平坦部に接触する。

この後、第１実施形態と同様に加熱処理を行うと、アンカー部１５、固定電極部１７、接続部１８は、共晶合金部３０を介して配線部２５ａの表面のうちの平坦部に共晶接合される。

以上のように、配線部２５ａにステップカバレッジ等の凹みが形成されていても、配線部２５ａのうち平坦部に対応する場所にアンカー部１５等を接合しているので、配線部２５ａとアンカー部１５等との接合面積を確保できる。これにより、配線部２５ａとアンカー部１５等との安定した接合を達成できる。

（第３実施形態）
本実施形態では、第１、第２実施形態と異なる部分についてのみ説明する。第１、第２実施形態では、第２絶縁膜２４に設けた開口部２４ａによって配線部２５ａにステップカバレッジによる凹部が形成されていたが、本実施形態では配線部２５ａに凹部が形成されないようにしたことが特徴となっている。このことについて、図９を参照して説明する。

キャップ部２０の製造に当たり、本実施形態では、まず、図５（ａ）〜図５（ｃ）の工程を行い、第２絶縁膜２４に開口部２４ａを形成したものを用意する。

次に、図９（ａ）に示す工程では、第２絶縁膜２４の上および第２絶縁膜２４の開口部２４ａに露出した第１配線層２３の上に第２配線層２５であるＡｌ層を厚く形成する。そして、第２配線層２５をＣＭＰ研磨により平坦化する。これにより、配線部２５ａにおけるステップカバレッジによる凹部が消え、第２配線層２５の表面に凹部が形成されていない平坦な面が得られる。この後、平坦化された第２配線層２５の上に導体層６０を形成する。

図９（ｂ）に示す工程では、第２配線層２５と導体層６０とを配線部２５ａおよび気密封止部２５ｂにパターニングする。これにより、導体層６０の表面を同一高さかつ平坦に形成することができる。

以上の工程により、配線部２５ａからステップカバレッジによる凹部が除去されるので、配線部２５ａの表面全体を凹凸のない平坦面にすることができる。したがって、第２配線層２５と配線層１４との安定した接合が達成できる。

（第４実施形態）
本実施形態では、第１実施形態と異なる部分についてのみ説明する。第１実施形態では、第２配線層２５の材料としてＡｌを用いていたが、本実施形態では第２配線層２５の代わりに導体層６０を用いることが特徴となっている。

図１０は、本実施形態に係る半導体装置の断面図である。この図に示されるように、第２絶縁膜２４の上、および第２絶縁膜２４の開口部２４ａから露出した第１配線層２３の上には導体層６０が形成されており、配線部２５ａと気密封止部２５ｂとにパターニングされている。この導体層６０の材料としては、Ｇｅが採用される。

そして、配線層１４の一部と導体層６０の一部とが共晶合金化した共晶合金部３０が形成されている。すなわち、配線部２５ａおよび気密封止部２５ｂは共晶合金部３０を介してセンサ部１０に接合されている。これによると、第１実施形態で示された構造に対して、第２配線層２５を用いない構造となっている。つまり、Ａｌの層を一層減らせることができる。

次に、図１０に示される半導体装置の製造方法について、図１１を参照して説明する。まず、図１１（ａ）に示す工程では、図５（ａ）〜図５（ｃ）に示す工程を行って、第２絶縁膜２４に開口部２４ａを設けたものを用意する。そして、第２絶縁膜２４の上、および第２絶縁膜２４の開口部２４ａに露出した第１配線層２３の上にＧｅの導体層６０を形成する。

続いて、図１１（ｂ）に示す工程では、導体層６０を配線部２５ａと気密封止部２５ｂとにパターニングする。

この後、図１１（ｃ）に示す工程では、図４に示す工程を行って用意したウェハと図１１（ｂ）に示す工程を終えたウェハとを積層し、図６に示す工程と同様に配線層１４と導体層６０とを接触させた状態で加熱する。これにより、配線層１４の一部と導体層６０の一部とを共晶合金化させ、共晶合金部３０を介して配線部２５ａとアンカー部１５等を接合し、共晶合金部３０を介して気密封止部２５ｂと配線層１４とを接合する。こうして、図１０に示される半導体装置が完成する。

以上のように、第２配線層２５としてＡｌ層を形成するのではなく、第２配線層２５そのものを導体層６０とすることもできる。このような構造であっても、センサ部１０の一面１０ａを構成する配線層１４はＡｌ層であるので、該配線層１４にワイヤ５０を接続することが可能である。

（第５実施形態）
本実施形態では、第４実施形態と異なる部分についてのみ説明する。第４実施形態では、第２絶縁膜２４に設けた開口部２４ａによって導体層６０にステップカバレッジによる凹部が形成されていたが、本実施形態では導体層６０に凹部が形成されないようにしたことが特徴となっている。このことについて、図１２を参照して説明する。

まず、図５（ａ）〜図５（ｃ）の工程を行い、第２絶縁膜２４に開口部２４ａを形成したものを用意する。そして、図１２（ａ）に示す工程では、第２絶縁膜２４の上および第２絶縁膜２４の開口部２４ａに露出した第１配線層２３の上に導体層６０であるＧｅ層を形成する。

続いて、図１２（ｂ）に示す工程では、導体層６０をＣＭＰ研磨により平坦化する。これにより、導体層６０におけるステップカバレッジによる凹部が除去され、導体層６０の表面に凹部が形成されていない平坦な面が得られる。

図１２（ｃ）に示す工程では、導体層６０を配線部２５ａと気密封止部２５ｂとにパターニングする。これにより、配線部２５ａおよび気密封止部２５ｂの表面を同一高さかつ平坦に形成することができる。

以上のように、導体層６０における開口部２４ａのステップカバレッジによる凹部を除去し、導体層６０の表面全体を凹凸のない平坦面にすることができる。したがって、導体層６０と配線層１４との安定した接合が達成できる。

（第６実施形態）
本実施形態では、第１実施形態と異なる部分についてのみ説明する。第１実施形態では、第２配線層２５の上に導体層６０を形成していたが、本実施形態では、配線層１４の上に導体層６０を形成することが特徴となっている。

図１３は、本実施形態に係る半導体装置の断面図である。この図に示されるように、図１に示されるセンサ部１０の接続部１８を廃止し、センサ部１０においては周辺部１９で囲まれた部分のみを有する構成とする。一方、キャップ部２０については、第１実施形態と同様の構成となっている。

したがって、図１３に示されるように、センサ部１０については、接続部１８が設けられていない分、図１におけるセンサ部１０よりもサイズが小さくなっている。そして、センサ部１０のセンサ構造体がキャップ部２０の気密封止部２５ｂによって封止されると、キャップ部２０のうち図１に示されるセンサ部１０の接続部１８に接合されていた配線部２５ａがセンサ部１０から露出する。

本実施形態では、センサ部１０から露出した、すなわちセンサ部１０に封止されていない配線部２５ａをパッドとして用いる。図１３に示されるように、センサ部１０から露出した配線部２５ａにワイヤ５０を接続し、半導体装置と外部との電気的接続を図っている。

また、第１実施形態と同様に、第２配線層２５と配線層１４とは共晶合金部３０を介して接合されている。

次に、図１３に示される半導体装置の製造方法について、図１４を参照して説明する。例えば、図５（ａ）〜図５（ｃ）に示す工程を行い、図５（ｄ）に示す工程において第２配線層２５のみ形成し、図５（ｅ）に示す工程で第２配線層２５をパターニングする。このように、キャップ部２０を用意しておく。

また、図１４（ａ）に示す工程では、図４（ａ）および図４（ｂ）に示す工程を行い、この後、配線層１４の上に導体層６０を形成する。そして、図４（ｃ）に示す工程を行い、アンカー部１５等を形成する。これにより、配線層１４の上には導体層６０が形成された状態になっている。

続いて、図１４（ｂ）に示す工程では、図６に示す工程と同様に、センサ部１０が多数形成されたウェハとキャップ部２０が多数形成されたウェハとを真空チャンバ内で共晶接合する。すなわち、導体層６０を配線層１４と第２配線層２５とで挟んだ状態で加熱することにより、導体層６０と配線層１４の一部とを共晶合金化させると共に、導体層６０と第２配線層２５の一部とを共晶合金化させる。これにより、共晶合金部３０を介して第２配線層２５と配線層１４とを接合する。

この後、接合後のウェハをチップ状に分割することにより半導体装置が得られる。ダイシングソー等で分割する場合、ワイヤボンディングする領域上部の第１シリコン層１１を工程内で予め除去して空間部としておき、図１４（ｂ）において、まず第２シリコン層１２のみをダイシングし、次に接合したウェハ全体を上から下まで完全にダイシングすることにより分割できる。そして、図１３に示されるように、センサ部１０から露出した配線部２５ａにワイヤ５０を接続することにより、半導体装置と外部との電気的接続が可能となる。

以上説明したように、キャップ部２０側に導体層６０を設けておき、該導体層６０に第２配線層２５を接触させて加熱することにより、共晶接合を行うこともできる。

なお、本実施形態の記載と特許請求の範囲の記載との対応関係については、第２配線層２５が特許請求の範囲の金属層に対応する。

（第７実施形態）
本実施形態では、第１実施形態と異なる部分についてのみ説明する。本実施形態では、半導体装置、特にキャップ部２０にＩＣ回路部を設けたことが特徴となっている。

図１５は、本実施形態に係る半導体装置の断面図である。この図に示されるように、キャップ部２０を構成するシリコン基板２１において、第１絶縁膜２２が設けられた一面２１ａとは反対側にＩＣ回路部２７（詳細は図示せず）が形成されている。

ＩＣ回路部２７は、例えばセンサ部１０にて検出された物理量に相当する信号を増幅する増幅回路や信号に基づいて演算を行う演算回路等の回路が設けられたものである。このＩＣ回路部２７は、キャップ部２０を製造する際、特に第１配線層２３等の積層配線を形成する前に形成される。

また、ＩＣ回路部２７にはワイヤ５１が接続されており、当該ワイヤ５１が例えばセンサ部１０の接続部１８に接続されたり、半導体装置の外部に設けられた回路等に接続される。以上のように、キャップ部２０にＩＣ回路部２７を設けた構成とすることができる。

（第８実施形態）
本実施形態では、第７実施形態と異なる部分についてのみ説明する。図１６は、本実施形態に係る半導体装置の断面図である。この図に示されるように、本実施形態では、キャップ部２０のシリコン基板２１においてセンサ部１０と対向する一面２１ａ側にＩＣ回路部２７が設けられている。

そして、ＩＣ回路部２７を含むシリコン基板２１の一面２１ａを覆うように第１絶縁膜２２が形成され、第１配線層２３、第２絶縁膜２４、および第２配線層２５の順に形成されている。この場合、第１絶縁膜２２に図示しない開口部が設けられており、いわゆるＩＣチップ製造方法を適用できる。さらに、このＩＣチップの配線層はＡｌやＣｕで形成され、多層の配線層を適用することもできる。当該開口部を介してＩＣ回路部２７と第１配線層２３との電気的接続が図られている。

このようなキャップ部２０の構造によると、シリコン基板２１の一面２１ａ側にＩＣ回路部２７を設けた直後に、第１絶縁膜２２を設ける工程を行うことができる。また、ＩＣ回路部２７にワイヤ５１を接続しなくても良い。以上により、第５実施形態に対してキャップ部２０の製造工程を簡略化することができる。

（第９実施形態）
本実施形態では、第６実施形態と異なる部分についてのみ説明する。図１７は、本実施形態に係る半導体装置の断面図である。この図に示されるように、接続部１８が廃止されたセンサ部１０にキャップ部２０が接合されており、該キャップ部２０のシリコン基板２１においてセンサ部１０と対向する一面２１ａ側にＩＣ回路部２７が設けられている。ＩＣ回路部２７は、第１絶縁膜２２に設けられた図示しない開口部を介して第１配線層２３と電気的に接続されている。以上のように、図１３の構造に対してＩＣ回路部２７を設けた構造とすることができる。

（第１０実施形態）
本実施形態では、第１〜第９実施形態と異なる部分についてのみ説明する。上記各実施形態では、Ａｌ−Ｇｅ共晶合金によりセンサ部１０とキャップ部２０とを接合していたが、本実施形態では、Ａｕ−Ｓｉ共晶合金によりによりセンサ部１０とキャップ部２０とを接合することが特徴となっている。

図１８は、本実施形態に係る半導体装置の断面図である。この図に示されるように、センサ部１０は、配線層１４が設けられていない構成になっている。したがって、センサ部１０の一面１０ａは第１シリコン層１１の表面になっており、シリコンが露出している。また、センサ部１０には接続部１８が設けられていない構造になっている。

一方、キャップ部２０は第１実施形態で示されたものと同じ構成である。しかしながら、本実施形態では、第１配線層２３および第２配線層２５の材料として、Ａｕが用いられている。

そして、キャップ部２０の第２配線層２５とセンサ部１０の第１シリコン層１１とは、共晶接合されたことにより共晶接合されている。具体的には、第２配線層２５と第１シリコン層１１とが接触した状態で加熱されたことにより、第２配線層２５の一部と第１シリコン層１１の一部とが共晶合金化して共晶合金部３０が形成されている。つまり、共晶合金部３０は、Ａｕ−Ｓｉ共晶合金である。

また、本実施形態では、センサ部１０から露出したパッドとしての配線部２５ａにＡｕのワイヤ５０が接続されている。

次に、図１８に示される半導体装置の製造方法を、図１９を参照して説明する。まず、図１９（ａ）に示す工程では、図４（ａ）に示す工程によりウェハとしてのＳＯＩ基板を用意し、図４（ｃ）に示す工程により第１シリコン層１１にアンカー部１５等を形成する。

また、図５（ａ）〜図５（ｃ）に示す工程を行い、図５（ｄ）に示す工程において第２配線層２５としてのＡｕ層のみを形成し、図５（ｅ）に示す工程にて第２配線層２５をパターニングする。このように、キャップ部２０が多数形成されたウェハを用意する。

続いて、図１９（ｂ）に示す工程では、図６に示す工程と同様に、図１９（ａ）に示す工程で用意された各ウェハとを真空チャンバ内で共晶接合する。本実施形態では、第２配線層２５の材料としてＡｕを用いており、第１シリコン層１１の材料はＳｉであるので、Ａｕ−Ｓｉ共晶合金を形成することとなる。したがって、第１シリコン層１１と第２配線層２５とを接触させた状態で加熱することにより、第１シリコン層１１の一部と第２配線層２５の一部とを共晶合金化させる。

ここで、ＡｕとＳｉとの共晶点は、Ｓｉが３．２重量％のとき３６３℃である。つまり、Ａｕに対するＳｉの濃度が３．２重量％のときの共晶温度が３６３℃である（Ａｕ−３．２Ｓｉ：３６３℃）。この温度は、Ａｌ−Ｇｅの共晶温度（約４２０℃）よりも低い温度であるので、Ａｌ−Ｇｅの共晶接合よりも低い温度で共晶接合することができる。

上記のように第１シリコン層１１の一部と第２配線層２５の一部とが共晶合金化することにより第２配線層２５と第１シリコン層１１との間に共晶合金部３０を形成する。この後、ウェハをチップ状に分割することにより図１８に示される半導体装置が完成する。また、センサ部１０から露出した配線部２５ａにワイヤ５０を接続すれば、外部との電気的接続が可能となる。

なお、Ａｕ膜を第１絶縁膜２２および第２絶縁膜２４であるＳｉＯ_２膜上に形成する場合、Ａｕ膜とＳｉＯ_２膜との密着力が弱くなる場合がある。そこで、Ａｕ膜とＳｉＯ_２膜の間に密着力を向上させるためのＴｉ膜やＴｉＮ膜を１００〜５００Å（１０〜５０ｎｍ）の厚さで積層しておくと良い。これにより、第１配線層２３と第１絶縁膜２２との密着力を向上することができ、第２配線層２５と第２絶縁膜２４との密着力を向上することができる。

以上のように、共晶接合として、Ａｕ−Ｓｉ共晶合金を形成することにより、センサ部１０とキャップ部２０とを一体化させることもできる。

なお、本実施形態の記載と特許請求の範囲の記載との対応関係については、第１シリコン層１１が特許請求の範囲の導体層に対応し、第２配線層２５が特許請求の範囲の金属層に対応する。

（第１１実施形態）
本実施形態では、第１実施形態と異なる部分についてのみ説明する。図２０は、本実施形態に係る半導体装置の断面図である。この図に示されるように、センサ部１０に複数の接続部１８が設けられている。

本実施形態では、図２に示される一方向の接続部１８に加え、二方向の接続部１８が設けられている。これにより、センサ部１０から多方向にワイヤ５０を接続することができる。この場合、キャップ部２０においては、センサ部１０に接続部１８が設けられる方向に、そしてセンサ部１０の周辺部１９をまたぐように第１配線層２３が形成されている。

また、図２０に示されるように、キャップ部２０においてシリコン基板２１の一面２１ａに凹部２１ｂが設けられている。

凹部２１ｂは気密封止部２５ｂで囲まれた領域内に設けられている。具体的には、該領域内において、シリコン基板２１のうち配線部２５ａとセンサ部１０とが接合される部分を除いた場所、すなわちセンサ部１０の第２シリコン層１２と対向するシリコン基板２１に凹部２１ｂがそれぞれ設けられている。また、シリコン基板２１のうち振動子１６に対向する場所にも凹部２１ｂが形成されている。

この凹部２１ｂは、センサ部１０に設けられたセンサ構造体がキャップ部２０から受ける電気的または機械的な接触等の影響を低減するためのものである。したがって、図２０に示される構造ではシリコン基板２１の３個所に凹部２１ｂが設けられているが、少なくとも物理量を検出する振動子１６に対向した場所に設けられていれば良い。以上のように、キャップ部２０のシリコン基板２１に凹部２１ｂを設け、シリコン基板２１からセンサ構造体への影響を低減することができる。

なお、上記図２０に示される構造に対しては、例えば図１５に示されるようにシリコン基板２１にＩＣ回路部５０を設けた構成とすることもできる。また、センサ部１０の接続部１８を廃止して図１３等に示される構造とすることもできる。

（第１２実施形態）
本実施形態では、第１〜第１１実施形態と異なる部分についてのみ説明する。上記各実施形態では、第１配線層２３、第２絶縁膜２４、および第２配線層２５によって構成された配線パターン部によってアンカー部１５と接続部１８等の接続が行われていたが、本実施形態では貫通電極によりキャップ部２０の一面２１ａとは反対側の面に電位を取り出す構造が特徴となっている。

図２１は、本実施形態に係る半導体装置の概略断面図である。本実施形態では、センサ部１０の接続部１８を構成する第１シリコン層１１と第２シリコン層１２との間の絶縁層１３にコンタクト孔１３ａが設けられている。このコンタクト孔１３ａ内に第１シリコン層１１が設けられており、接続部１８と第２シリコン層１２とが電気的に接続されている。第１シリコン層１１の上にはＡｌの配線層１４が形成されている。

また、図２１に示されるように、シリコン基板２１のうちセンサ部１０に向けられた一面２１ａにＳｉＯ_２等の第３絶縁膜２８ａが形成されている。第３絶縁膜２８ａの上には、上記各実施形態と同様に、配線部２５ａおよび気密封止部２５ｂが形成されている。これらはＡｌで形成されている。また、シリコン基板２１の一面２１ａとは反対側の面にＳｉＯ_２等の第４絶縁膜２８ｂが形成されている。

そして、シリコン基板２１、第３絶縁膜２８ａを貫通する孔部７１ａ〜７４ａの壁面に形成された絶縁膜７１ｂ〜７４ｂの上に第１〜第４貫通電極７１ｃ〜７４ｃがそれぞれ形成されている絶縁膜７１ｂ〜７４ｂは例えばＳｉＯ_２である。各貫通電極７１ｃ〜７４ｃのうち、第１貫通電極７１ｃの一端は、配線部２５ａおよび共晶合金部３０を介して固定電極部１７に電気的に接続されている。第２貫通電極７２ｃの一端は、配線部２５ａおよび共晶合金部３０を介してアンカー部１５に電気的に接続されている。第３貫通電極７３ｃの一端は、気密封止部２５ｂおよび共晶合金部３０を介して周辺部１９に電気的に接続されている。さらに、第４貫通電極７４ｃの一端は、配線部２５ａおよび共晶合金部３０を介して第２シリコン層１２に電気的に接続されている。

本実施形態に係る共晶合金部３０は、第１実施形態と同じＡｌ−Ｇｅ共晶合金である。すなわち、Ｇｅの導体層６０が溶けてＡｌと反応したことにより共晶合金化したものである。

第４絶縁膜２８ｂの上には各貫通電極７１ｃ〜７４ｃに接続されたパッド部７１ｄ〜７４ｄが設けられている。これにより、固定電極部１７、アンカー部１５、気密封止部２５ｂ、および第２シリコン層１２の電位が第４絶縁膜２８ｂ上に取り出される構成になっている。これにより、本実施形態では、気密封止部２５ｂの電位および第２シリコン層１２の電位を与えることができるようになっている。

そして、アンカー部１５等のセンサ構造体がセンサ部１０とキャップ部２０との間に形成された封止空間４０内に配置されている。

このような構成によると、キャップ部２０にはＡｌ層を一層だけ形成すれば良いため、構成を簡単なものにすることができる。また、貫通電極７１ｃ〜７４ｃを用いてセンサ部１０の各部の電位を取り出す構造としているので、半導体装置のサイズを小さくすることができる。

次に、上記の半導体装置の製造方法について、図２２を参照して説明する。センサ部１０については、第１実施形態で示された方法により用意する。なお、接続部１８と第２シリコン層１２との間の絶縁層１３にコンタクト孔１３ａを設け、該コンタクト孔１３ａ内に第１シリコン層１１を埋めることにより、接続部１８が第２シリコン層１２と電気的に接続されるようにしておく。

続いて、図２２（ａ）に示す工程では、キャップ部２０となる部分を形成する。このため、ウェハ状のシリコン基板２１の両面に第３絶縁膜２８ａおよび第４絶縁膜２８ｂを形成する。また、第３絶縁膜２８ａの上にＡｌ層を形成し、このＡｌ層の上にＧｅの導体層６０を形成する。そして、Ａｌ層および導体層６０をパターニングすることにより、所定の位置に配線部２５ａおよび気密封止部２５ｂを形成する。

図２２（ｂ）に示す工程では、センサ部１０が形成されたウェハと図２２（ａ）に示す工程で得られたウェハとを積層する。これにより、配線部２５ａと配線層１４とで導体層６０を挟む。同様に、気密封止部２５ｂと配線層１４とで導体層６０を挟む。そして、図６に示す工程と同様に、約４２０℃で加熱することにより共晶合金部３０を形成する。こうして、各ウェハを接合する。

この後、キャップ部２０のうち配線部２５ａや気密封止部２５ｂに対応した場所の第４絶縁膜２８ｂ、シリコン基板２１、および第３絶縁膜２８ａを貫通する各孔部７１ａ〜７４ａを形成する。そして、ＣＶＤ法やスパッタリング法等により各孔部７１ａ〜７４ａの壁面にＳｉＯ_２膜の絶縁膜７１ｂ〜７４ｂを形成する。さらに、各孔部７１ａ〜７４ａにＡｌ等の金属をＣＶＤ法で埋め込むことで各貫通電極７１ｃ〜７４ｃを形成する。これにより、第４絶縁膜２８ｂの上にＡｌ層が形成されるので各パッド部７１ｄ〜７４ｄにパターニングする。

続いて、接合後のウェハをチップ状に分割することにより、図２１に示された半導体装置が完成する。以上のように、キャップ部２０に貫通電極７１ｃ〜７４ｃを設けた構造とすることもできる。

（第１３実施形態）
本実施形態では、第１２実施形態と異なる部分についてのみ説明する。図２３は、本実施形態に係る半導体装置の断面図である。この図に示されるように、各パッド部７１ｄ〜７４ｄの上にボールボンディング７１ｅ〜７４ｅが設けられている。

また、本実施形態では、第４絶縁膜２８ｂの上には、該第４絶縁膜２８ｂを貫通してシリコン基板２１に接続されたパッド部７５ｄが設けられている。そして、このパッド部７５ｄの上にもボールボンディング７５ｅが設けられている。

以上のように、キャップ部２０にボールボンディング７１ｅ〜７５ｅが設けられているので、半導体装置を他の基板等にフリップチップ実装することができる。また、ボールボンディング７５ｅを介して、キャップ部２０のシリコン基板２１の電位を取り出すこともできる。

（第１４実施形態）
本実施形態では、第１３実施形態と異なる部分についてのみ説明する。図２４は、本実施形態に係る半導体装置の断面図である。この図に示されるように、センサ部１０の第２シリコン層１２のうち絶縁層１３が設けられた面とは反対側の面に絶縁膜１３ｂが設けられている。

そして、絶縁膜１３ｂ、第２シリコン層１２、および絶縁層１３を貫通する孔部７１ａ〜７４ａが設けられ、各孔部７１ａ〜７４ａに絶縁膜７１ｂ〜７４ｂおよび貫通電極７１ｃ〜７４ｃが設けられている。各貫通電極７１ｃ〜７４ｃに接続された各パッド部７１ｄ〜７４ｄにはボールボンディング７１ｅ〜７４ｅが設けられている。

また、絶縁膜９の上には、該第９絶縁膜１３ｂを貫通して第２シリコン層１２に接続されたパッド部７５ｄも設けられている。このパッド部７５ｄの上にはボールボンディング７５ｅが設けられている。

以上のように、センサ部１０に各貫通電極７１ｃ〜７４ｃを設けて各部の電位を外部に取り出すこともできる。また、第２シリコン層１２の電位を取り出すこともできる。

（第１５実施形態）
本実施形態では、第１〜第１４実施形態と異なる部分についてのみ説明する。上記各実施形態では、センサ部１０の一面１０ａに平行な方向の物理量を検出するものであったが、本実施形態ではセンサ部１０の一面１０ａに垂直な方向（Ｚ軸）の物理量を検出できるものである。

図２５は、本実施形態に係る半導体装置を示した図であり、（ａ）は平面図、（ｂ）は（ａ）のＢ−Ｂ断面図である。

図２５（ｂ）に示されるように、センサ部１０を構成する第１シリコン層１１には、アンカー部１５、梁部１６ｂ、振動子１６、および周辺部１９を備えている。振動子１６には、エッチングホール１６ｄが多数形成されている。

そして、キャップ部２０において、振動子１６に対向する位置に第１配線層２３がパターニングされている。これにより、振動子１６と第１配線層２３との間の容量の変化が検出されるようになっている。

また、図２５（ｂ）に示されるように、第１配線層２３の上に形成された配線部２５ａは共晶合金部３０を介してアンカー部１５に接合されている。また、第２絶縁膜２４の上に形成された気密封止部２５ｂは共晶合金部３０を介して周辺部１９に接合されている。本実施形態では、共晶合金部３０は、例えばＡｕ−Ｓｉにより共晶合金化したものである。

このように、Ｚ軸方向の物理量を検出するように構成された半導体装置においても、センサ部１０の一部とキャップ部２０の一部とを共晶合金化することにより共晶接合することができる。

（第１６実施形態）
本実施形態では、第１５実施形態と異なる部分についてのみ説明する。図２６は、本実施形態に係る半導体装置を示した図であり、（ａ）は平面図、（ｂ）は（ａ）のＣ−Ｃ断面図である。

本実施形態では、図２６（ａ）に示されるように、図２５（ａ）に示される構造をさらに周辺部１９で囲んでいる。また、図２６（ｂ）に示されるように、センサ部１０に貫通電極７６ｃ、７７ｃを設けている。これにより、第１４実施形態と同様に、各接続部１８の電位を半導体装置の外部に取り出すことができる構成となっている。

このように、ワイヤ５０を介して外部と電気的に接続するのではなく、貫通電極７６ｃ、７７ｃによって外部と電気的に接続することも可能である。

（第１７実施形態）
本実施形態では、上記各実施形態と異なる部分についてのみ説明する。例えば、第１実施形態に示されるように、上記各実施形態では第１シリコン層１１の表面全体にＡｌの配線層１４が形成されていたが、本実施形態では第１シリコン層１１の表面全体ではなく第１シリコン層１１の表面の一部に配線層１４が形成されていることが特徴となっている。

図２７は、本実施形態に係る半導体装置の断面図である。この図に示されるように、第１シリコン層１１に形成されたアンカー部１５、固定電極部１７、接続部１８、および周辺部１９は、これらアンカー部１５、固定電極部１７、接続部１８、および周辺部１９の表面側のうち少なくとも配線部２５ａや気密封止部２５ｂに対向する部分に配線層１４を有している。また、接続部１８の表面側には、配線部２５ａが対向する部分の他、ワイヤ５０が接合される部分にも配線層１４が形成されている。このように、第１シリコン層１１の上には、最低限必要な部分のみにＡｌの配線層１４が形成されている。

本実施形態では、配線部２５ａや気密封止部２５ｂよりも配線層１４の面積が広くなっているが、逆に配線層１４よりも配線部２５ａや気密封止部２５ｂの面積が広くなっていても良い。

一方、直線部１６ａ、梁部１６ｂ、および可動電極１６ｃを構成する振動子１６の上には配線層１４は形成されていない。このため、振動子１６はＡｌの配線層１４の応力を受けない。

そして、上記のようにアンカー部１５等のうち少なくとも配線部２５ａ・気密封止部２５ｂに対向する部分に形成された配線層１４と配線部２５ａ・気密封止部２５ｂとのうち少なくとも一方を共晶合金化させることにより、配線層１４と配線部２５ａ・気密封止部２５ｂとが共晶接合されている。

このような構成によると、応力バランスのため、Ｓｉ（第１シリコン層１１）／Ａｌ（配線層１４）／Ｇｅ（共晶合金部３０）／Ａｌ（第１配線層２３、第２配線層２５）／Ｓｉ（シリコン基板２１）という積層構造となるので、ＡｌとＡｌの間にＧｅが存在した安定した共晶合金ができる。

次に、図２７に示される半導体装置の製造方法について説明する。まず、センサ部１０が多数形成されたウェハを用意する。このため、図４（ａ）に示す工程によりウェハ状のＳＯＩ基板を用意する。そして、図４（ｂ）に示す工程では、配線層１４を形成すべき部分が開口したマスクを用いて配線層１４を形成する。これにより、第１シリコン層１１の上のうち少なくとも配線部２５ａ・気密封止部２５ｂに対向する部分やワイヤ５０が接合される部分に配線層１４を形成する。したがって、第１シリコン層１１の上のうち振動子１６となる部分の上には配線層１４を形成しない。

続いて、図４（ｃ）に示す工程でフォトリソグラフィ・エッチング工程を行うことにより、第１シリコン層１１にトレンチを形成することで、アンカー部１５、振動子１６、固定電極部１７、接続部１８、および周辺部１９を形成する。また、第１シリコン層１１のうち振動子１６となる部分と第２シリコン層１２との間の絶縁層１３を除去することで振動子１６を形成する。こうして、配線層１４を第１シリコン層１１の上の表面のうち少なくとも配線部２５ａ・気密封止部２５ｂに対向する部分に設けたものを得る。

キャップ部２０については、例えば図５に示す工程を行うことによりキャップ部２０が多数形成されたウェハを得ることができる。

そして、図２８に示されるように、センサ部１０が多数形成されたウェハとキャップ部２０が多数形成されたウェハとを真空チャンバ内で対向させ、両者を近づけていき、配線層１４と導体層６０とを接触させる。続いて、センサ部１０とキャップ部２０とが積層されたものを加熱することにより、共晶合金部３０を形成する。この後、ウェハをチップ単位にカットすれば、図２７に示される半導体装置が完成する。また、半導体装置に対してワイヤ５０を接合すれば、半導体装置と外部とを電気的に接続することができる。

以上説明したように、本実施形態では、第１シリコン層１１の上のうち少なくとも配線部２５ａ・気密封止部２５ｂに対向する部分に配線層１４を設けたことが特徴となっている。これによると、第１シリコン層１１のうち配線層１４が配置される面積が必要最小限となるので、第１シリコン層１１に形成されたアンカー部１５等と配線層１４との熱膨張差によりセンサ構造体が変形しないようにすることができる。特に、梁部１６ｂの撓みによって可動する振動子１６の上に配線層１４が形成されていないので、振動子１６が配線層１４との熱膨張差による影響を受けず、加速度の検出の精度が低下することもない。

なお、本実施形態では第１実施形態に示された半導体装置の構造を例に説明したが、第２実施形態等の他の実施形態についても本実施形態の配線層１４のパターンを適用することができる。

（第１８実施形態）
本実施形態では、第１７実施形態と異なる部分についてのみ説明する。本実施形態では、第１シリコン層１１のうちの周辺部１９と第２シリコン層１２とのコンタクトを取り、さらに周辺部１９とキャップ部２０のシリコン基板２１とのコンタクトを取る構造としたことが特徴となっている。

図２９は、本実施形態に係る半導体装置の断面図である。この図に示されるように、絶縁層１３は、周辺部１９と第２シリコン層１２との間に、周辺部１９と第２シリコン層１２とを電気的に接続するコンタクト部１３ｃを有している。このコンタクト部１３ｃは、絶縁層１３の一部に第２シリコン層１２が露出する開口部が設けられ、この開口部に例えば第１シリコン層１１、第２シリコン層１２と同じ導電型の（高濃度）不純物を含んだ多結晶（ポリ）シリコン等が埋め込まれたものである。

なお、コンタクト部１３ｃは、第１シリコン層１１に設けられた周辺部１９すべてに沿って形成されていても良いし、周辺部１９の一部に沿って設けられていても良い。また、コンタクト部１３ｃは、断続的に設けられていても良い。さらに、第１２実施形態で示されたように、コンタクト部１３ｃは、絶縁層１３に設けられたコンタクト孔１３ａに第２シリコン層１２と同じ導電型の第１シリコン層１１が埋め込まれたものでも良い。

一方、キャップ部２０は、シリコン基板２１と気密封止部２５ｂとが電気的に接続された構造になっている。このため、第１絶縁膜２２は、シリコン基板２１と第１配線層２３との間に、シリコン基板２１と第１配線層２３とを電気的に接続するコンタクト部２２ａを有している。このコンタクト部２２ａは、シリコン基板２１の上に形成された第１絶縁膜２２のうちの一部にシリコン基板２１が露出する開口部が設けられ、この開口部にＡｌ等が埋め込まれたものである。

具体的に、コンタクト部２２ａは、第１配線層２３のうちセンサ構造体に電気的に接続されるようにパターニングされた部分とシリコン基板２１との間には形成されておらず、シリコン基板２１の外縁部にパターニングされた第１配線層２３とシリコン基板２１との間に形成されている。言い換えると、コンタクト部２２ａは、第１絶縁膜２２のうち周辺部１９に対応した場所に設けられていると言える。

なお、コンタクト部２２ａは、シリコン基板２１の外縁部にパターニングされた第１配線層２３に沿って形成されていても良いし、当該第１配線層２３の一部に沿って設けられていても良い。また、コンタクト部２２ａは、断続的に設けられていても良い。さらに、コンタクト部２２ａは、第１絶縁膜２２に設けられたコンタクト孔に第１配線層２３が埋め込まれたものでも良い。

第２絶縁膜２４は、第１シリコン層１１の外縁部に設けられた周辺部１９と対向する部分にも開口部２４ａを有している。したがって、第２絶縁膜２４の上に第２配線層２５が形成されると、第２配線層２５のうちの気密封止部２５ｂが第１配線層２３の上に形成されるので、気密封止部２５ｂは第１配線層２３およびコンタクト部２２ａを介してシリコン基板２１に電気的に接続される。もちろん、気密封止部２５ｂは配線部２５ａと同じ階層に配置されると共に、該配線部２５ａとは電気的に絶縁され、周辺部１９に対応するように一端が他端に繋がった輪状に形成される。

そして、配線層１４と配線部２５ａ・気密封止部２５ｂとが共晶合金部３０により共晶接合されている。これにより、第２シリコン層１２、コンタクト部１３ｃ、周辺部１９、配線層１４、共晶合金部３０、気密封止部２５ｂ、第１配線層２３の一部、コンタクト部２２ａ、およびシリコン基板２１が電気的に接続されると共に同電位とされている。また、図２９に示されるように、センサ部１０の周辺部１９にワイヤ５０が接合され、外部から周辺部１９等に所定の電圧が印加されるようになっている。これにより、シリコン基板２１、周辺部１９、および第２シリコン層１２が同電位とされるので、センサ構造体を電気的にシールドすることができる。

次に、図２９に示される半導体装置の製造方法について説明する。まず、図４（ａ）に示す工程によりウェハ状のＳＯＩ基板を用意する。この場合、第２シリコン層１２の上に絶縁層１３を形成し、この絶縁層１３のうち周辺部１９に対応する部分から第２シリコン層１２が露出するように絶縁層１３の一部を開口する。この開口部に第２シリコン層１２と同じ導電型の不純物を含むポリシリコン等を埋め込むことでコンタクト部１３ｃを形成する。この後、絶縁層１３の上に第２シリコン層１２と同じ導電型の第１シリコン層１１を形成する。こうしてＳＯＩ基板が完成する。なお、上述のように、コンタクト部１３ｃは絶縁層１３に設けられたコンタクト孔１３ａに第２シリコン層１２と同じ導電型の第１シリコン層１１が埋め込まれたものでも良い。

この後、図４（ｂ）に示す工程にて配線層１４を形成する。本工程では、第１７実施形態と同様に、第１シリコン層１１の上のうち少なくとも配線部２５ａ・気密封止部２５ｂに対向する部分やワイヤ５０が接合される部分に配線層１４を形成する。続いて、図４（ｃ）に示す工程にてフォトリソグラフィ・エッチング工程を行うことにより、第１シリコン層１１にアンカー部１５等のセンサ構造体や周辺部１９を形成する。こうして、センサ部１０が多数形成されたウェハが得られる。

キャップ部２０については、まず、図５（ａ）に示す工程では、シリコン基板２１を用意し、このシリコン基板２１の一面２１ａの上に第１絶縁膜２２を形成する。そして、第１絶縁膜２２のうち、シリコン基板２１の外縁部にパターニングされる第１配線層２３に対応した場所（周辺部１９に対応した場所）にシリコン基板２１が露出する開口部を形成する。この開口部にＡｌ等の金属を埋め込むことによりコンタクト部２２ａを形成する。そして、第１絶縁膜２２およびコンタクト部２２ａの上に第１配線層２３を形成する。

なお、第１絶縁膜２２に開口部を設け、この開口部を埋めるようにＡｌ等の金属膜を形成することにより、当該開口部にコンタクト部２２ａを形成すると共に第１絶縁膜２２上に第１配線層２３を形成しても良い。

そして、図５（ｂ）に示す工程では、第１配線層２３をパターニングする。続いて、図５（ｃ）に示す工程では、第１配線層２３の上に第２絶縁膜２４を形成する。また、第２絶縁膜２４のうちセンサ部１０のアンカー部１５、固定電極部１７、接続部１８、および周辺部１９に対応した位置に開口部２４ａをそれぞれ形成する。

この後、図５（ｄ）に示す工程では、第２絶縁膜２４の上および第２絶縁膜２４の開口部２４ａに露出した第１配線層２３の上に第２配線層２５を形成し、この第２配線層２５の上に導体層６０を形成する。

図５（ｅ）に示す工程では、第２配線層２５から配線部２５ａおよび気密封止部２５ｂをパターニングにより形成する。これにより、シリコン基板２１のうち周辺部１９に対応した場所に形成されたコンタクト部２２ａにより、シリコン基板２１、コンタクト部２２ａ、第１配線層２３、および気密封止部２５ｂが電気的に接続された状態となる。こうして、キャップ部２０が多数形成されたウェハが得られる。

そして、図３０に示されるように、センサ部１０が多数形成されたウェハとキャップ部２０が多数形成されたウェハとを真空チャンバ内で対向させ、両者を近づけていき、配線層１４と導体層６０とを接触させる。続いて、センサ部１０とキャップ部２０とが積層されたものを加熱することにより、共晶合金部３０を形成する。これにより、シリコン基板２１、コンタクト部２２ａ、第１配線層２３の一部、気密封止部２５ｂ、共晶合金部３０、周辺部１９（配線層１４も含む）、コンタクト部１３ｃ、および第２シリコン層１２を電気的に接続すると共に同電位とする。この後、ウェハをチップ単位にカットすれば、図２７に示される半導体装置が完成する。

また、周辺部１９の上に形成された配線層１４にワイヤ５０を接合し、外部から所定の電圧を印加することにより、センサ構造体を電磁シールドすることが可能となる。

以上説明したように、本実施形態では、センサ部１０の絶縁層１３にコンタクト部１３ｃを設け、キャップ部２０の第１絶縁膜２２にコンタクト部２２ａを設けて、シリコン基板２１、コンタクト部２２ａ、第１配線層２３の一部、気密封止部２５ｂ、共晶合金部３０、周辺部１９（配線層１４も含む）、コンタクト部１３ｃ、および第２シリコン層１２を電気的に接続したことが特徴となっている。

これによると、シリコン基板２１、周辺部１９、および第２シリコン層１２がセンサ構造体を囲むと共にこれらが同電位とされるので、センサ構造体を電気的にシールドすることができる。これにより、センサ構造体が外部からの電磁ノイズの影響を受けないので、加速度の検出の精度が低下しないようにすることができる。

なお、本実施形態では第１７実施形態と同様に第１実施形態に示された半導体装置の構造を例に説明したが、第２実施形態等の他の実施形態についても本実施形態に係るコンタクト部１３ｃ、２２ａを適用することができる。

また、本実施形態の記載と特許請求の範囲の記載との対応関係については、シリコン基板２１が特許請求の範囲の導電性基板に対応する。さらに、第１シリコン層１１が特許請求の範囲の第１導電層に対応し、第２シリコン層１２が特許請求の範囲の第２導電層に対応する。

（他の実施形態）
上記各実施形態では、気密封止部２５ｂが設けられた半導体装置が示されているが、気密封止部２５ｂはセンサ構造体を密封する役割を果たすものあり、半導体装置に必ず設ける必要はない。すなわち、気密封止部２５ｂが設けられていない構成の半導体装置であっても構わない。

上記各実施形態では、封止空間４０内が真空にされたものについて示されているが、封止空間４０内は真空ではなく、封止媒体が封止されていても良い。封止媒体としては空気やＮ_２の他、ＨｅやＡｒ等の不活性ガス等が用いられる。また、封止空間４０の気圧を調節することもできる。例えば１気圧に設定することができるし、１気圧よりも高い気圧にすることもできる。高い気圧の場合、高いダンピング効果を得ることができる。

上記各実施形態では、キャップ部２０にシリコン基板２１を用いていたが、シリコン基板２１の他にガラス基板、金属、セラミックス、他の半導体材料等を使用することができる。例えばガラス等の絶縁材料を用いることにより、第１絶縁膜２２が不要となり、絶縁材料の上に第１配線層２３を直接形成することもできる。

上記各実施形態では、Ａｌ−Ｇｅの共晶合金とＡｕ−Ｓｉの共晶合金との例について示したが、他の共晶合金を用いても良い。例えば、Ａｕ−ＳｎやＡｕ−Ｇｅの共晶合金を形成することもできる。Ａｕ−Ｓｎの共晶合金の場合、Ａｕに対するＳｎの濃度が２０重量％のときの共晶温度は２８０℃である（Ａｕ−２０Ｓｎ：２８０℃）。一方、Ａｕ−Ｇｅの共晶合金の場合、Ａｕに対するＧｅの濃度が１２重量％のときの共晶合金は３５６℃である（Ａｕ−１２Ｇｅ：３５６℃）。いずれの組み合わせも、接合温度を低くすることができる。この他、半導体プロセスにおいて用いることが容易な材料であれば、上記に限らず、他の組み合わせでも良い。

上記各実施形態では、センサ部１０の一部とキャップ部２０の一部との両方を共晶合金化することにより接合していたが、センサ部１０のうちキャップ部２０に接合される部位とキャップ部２０のうちセンサ部１０に接合される部位との少なくとも一方を共晶合金化させることにより共晶接合することもできる。「少なくとも一方」とは、第２配線層２５や導体層６０として予めＡｌ−Ｇｅ等の共晶合金層を用いる場合である。この場合、一方はすでに共晶合金であるので、接合される相手の一部が共晶合金化することとなる。

例えば、キャップ部２０として、第２配線層２５の上に共晶合金層が形成されたものを用意し、該共晶合金層を配線層１４と第２配線層２５とで挟んだ状態で加熱することにより、共晶合金層の一部と配線層１４の一部とを共晶合金化させると共に、共晶合金層の一部と第２配線層２５の一部とを共晶合金化させることができる。

また、センサ部１０として、配線層１４の上に共晶合金層が形成されたものを用意し、該共晶合金層を配線層１４と第２配線層２５とで挟んだ状態で加熱することにより、共晶合金層の一部と配線層１４の一部とを共晶合金化させると共に、共晶合金層の一部と第２配線層２５の一部とを共晶合金化させることもできる。

さらに、第２配線層２５としての共晶合金層が形成されたキャップ部２０を用意し、配線層１４と共晶合金層とを接触させた状態で加熱することにより、配線層１４の一部と共晶合金層とを共晶合金化させることもできる。

さらに、センサ部１０として、一面１０ａに第１シリコン層１１が露出したものを用意し、第２配線層２５としての共晶合金層が形成されたキャップ部２０を用意し、第１シリコン層１１と共晶合金層とを接触させた状態で加熱することにより、第１シリコン層１１の一部と共晶合金層の一部とを共晶合金化させることもできる。

これらにおいて例えばＡｌとＧｅで共晶合金化させる場合、Ｇｅ層を蒸着やスパッタリング法で形成するのにかえてあらかじめ所定のＡｌ−Ｇｅの割合になるように蒸着やスパッタリング法でこの層を形成することができる。

上記各実施形態では、センサ部１０の基板、キャップ部２０の基板をＳｉで説明してきたが、これらの基板として、化合物半導体例えばＧａＡｓ、ＧａＮ、ＳｉＧｅの混晶結晶、ＳｉＣ、金属例えばＣｕ、Ｎｉ、コバール等を適用してもよい。

第１０実施形態では、第１配線層２３および第２配線層２５の材料として、Ａｕが用いられているものが示されているが、第１配線層２３の材料をポリシリコン（高濃度ポリシリコン）としても良い。これによると、Ａｕで形成された第２配線層２５は第１シリコン層１１とポリシリコンである第１配線層２３とで挟まれる構造となるので、半導体装置の応力バランスを良くすることができる。

１０ センサ部
１０ａ センサ部の一面
１３ 絶縁層
１３ｃ コンタクト部
１５ アンカー部
１６ 振動子
１７ 固定電極部
１９ 周辺部
２０ キャップ部
２５ａ 配線部
２５ｂ 気密封止部
４０ 封止空間
６０ 導体層

Claims (18)

1. 一面（１０ａ）を有し、前記一面（１０ａ）側にセンサ構造体（１５〜１７）が形成されたセンサ部（１０）と、
   前記センサ構造体（１５〜１７）を覆うように前記一面（１０ａ）に接合されたキャップ部（２０）とを備え、
   前記センサ部（１０）のうち前記キャップ部（２０）と接合される部位をセンサ部側接合部（１５、１７〜１９）とし、前記キャップ部（２０）のうち前記センサ部（１０）と接合される部位をキャップ部側接合部（２５ａ、２５ｂ）としたとき、
   前記センサ部側接合部（１５、１７〜１９）と前記キャップ部側接合部（２５ａ、２５ｂ）とは、前記センサ部側接合部（１５、１７〜１９）と前記キャップ部側接合部（２５ａ、２５ｂ）とのうち少なくとも一方を共晶合金化させることにより共晶接合されていることを特徴とする半導体装置。
2. 前記センサ部側接合部（１５、１７〜１９）は、
   前記センサ構造体（１５〜１７）の一部と、
   前記センサ構造体（１５〜１７）を一周して囲む周辺部（１９）とを有し、
   前記キャップ部側接合部（２５ａ、２５ｂ）は、
   前記センサ構造体（１５〜１７）の一部に共晶接合された配線部（２５ａ）と、
   前記配線部（２５ａ）と同じ階層に配置されると共に、該配線部（２５ａ）とは電気的に絶縁され、前記周辺部（１９）に対応するように一端が他端に繋がった輪状に形成された気密封止部（２５ｂ）とを有しており、
   前記気密封止部（２５ｂ）と前記周辺部（１９）とが共晶接合されたことで、前記キャップ部（２０）と前記センサ部（１０）とによって構成された封止空間（４０）に前記センサ構造体（１５〜１７）が封止されるようになっていることを特徴とする請求項１に記載の半導体装置。
3. 前記センサ部側接合部（１５、１７〜１９）は、前記配線部（２５ａ）の表面のうちの平坦部に共晶接合されていることを特徴とする請求項２に記載の半導体装置。
4. 前記センサ部側接合部（１５、１７〜１９）は、該センサ部側接合部（１５、１７〜１９）の表面側のうち少なくとも前記キャップ部側接合部（２５ａ、２５ｂ）に対向する部分に金属の配線層（１４）を有し、
   前記配線層（１４）と前記キャップ部側接合部（２５ａ、２５ｂ）とは、前記配線層（１４）と前記キャップ部側接合部（２５ａ、２５ｂ）とのうち少なくとも一方を共晶合金化させることにより共晶接合されていることを特徴とする請求項１ないし３のいずれか１つに記載の半導体装置。
5. 前記センサ部（１０）は、前記センサ構造体（１５〜１７）とこのセンサ構造体（１５〜１７）を一周して囲む周辺部（１９）とが形成された第１導電層（１１）と、第２導電層（１２）とが、絶縁層（１３）を挟み込んでなるＳＯＩ基板を有し、
   前記絶縁層（１３）は、前記周辺部（１９）と前記第２導電層（１２）との間に、前記周辺部（１９）と前記第２導電層（１２）とを電気的に接続するコンタクト部（１３ｃ）を有しており、
   前記キャップ部（２０）は、導電性基板（２１）と、この導電性基板（２１）の上に形成された前記キャップ部側接合部（２５ａ、２５ｂ）とを有し、
   前記キャップ部側接合部（２５ａ、２５ｂ）は、前記センサ構造体（１５〜１７）の一部に共晶接合された配線部（２５ａ）と、前記配線部（２５ａ）と同じ階層に配置されると共に、該配線部（２５ａ）とは電気的に絶縁され、前記周辺部（１９）に対応するように一端が他端に繋がった輪状に形成され、さらに前記導電性基板（２１）に電気的に接続された気密封止部（２５ｂ）とを有しており、
   前記センサ部側接合部（１５、１７〜１９）とキャップ部側接合部（２５ａ、２５ｂ）とが共晶接合されたことにより、前記周辺部（１９）、前記コンタクト部（１３ｃ）、前記第２導電層（１２）、前記気密封止部（２５ｂ）、および前記導電性基板（２１）が電気的に接続されると共に同電位とされていることを特徴とする請求項１ないし４のいずれか１つに記載の半導体装置。
6. 一面（１０ａ）を有し、前記一面（１０ａ）側にセンサ構造体（１５〜１７）が形成されたセンサ部（１０）と、
   前記センサ構造体（１５〜１７）を覆うように前記一面（１０ａ）に接合されたキャップ部（２０）とを備えた半導体装置の製造方法であって、
   前記センサ構造体（１５〜１７）が形成された前記センサ部（１０）を用意する工程と、
   前記キャップ部（２０）を用意する工程と、
   前記センサ部（１０）のうち前記キャップ部（２０）と接合される部位をセンサ部側接合部（１５、１７〜１９）とし、前記キャップ部（２０）のうち前記センサ部（１０）と接合される部位をキャップ部側接合部（２５ａ、２５ｂ）としたとき、前記センサ部側接合部（１５、１７〜１９）と前記キャップ部側接合部（２５ａ、２５ｂ）とのうち少なくとも一方を共晶合金化させることにより前記センサ部側接合部（１５、１７〜１９）と前記キャップ部側接合部（２５ａ、２５ｂ）とを共晶接合する工程とを含んでいることを特徴とする半導体装置の製造方法。
7. 前記センサ部（１０）を用意する工程では、前記センサ部（１０）として、前記センサ部側接合部（１５、１７〜１９）が金属の配線層（１４）を有するものを用意し、
   前記キャップ部（２０）を用意する工程では、前記キャップ部（２０）として、前記キャップ部側接合部（２５ａ、２５ｂ）が金属層（２５）とこの金属層（２５）の上に形成された導体層（６０）とを有するものを用意し、
   前記共晶接合する工程では、前記導体層（６０）を前記配線層（１４）と前記金属層（２５）とで挟んだ状態で加熱することにより、前記導体層（６０）と前記配線層（１４）の一部とを共晶合金化させると共に、前記導体層（６０）と前記金属層（２５）の一部とを共晶合金化させて共晶接合することを特徴とする請求項６に記載の半導体装置の製造方法。
8. 前記センサ部（１０）を用意する工程では、前記センサ部（１０）として、前記センサ部側接合部（１５、１７〜１９）の表面側に金属の配線層（１４）が形成され、この配線層（１４）の上に導体層（６０）が形成されたものを用意し、
   前記キャップ部（２０）を用意する工程では、前記キャップ部（２０）として、前記キャップ部側接合部（２５ａ、２５ｂ）が金属層（２５）を有するものを用意し、
   前記共晶接合する工程では、前記導体層（６０）を前記配線層（１４）と前記金属層（２５）とで挟んだ状態で加熱することにより、前記導体層（６０）と前記配線層（１４）の一部とを共晶合金化させると共に、前記導体層（６０）と前記金属層（２５）の一部とを共晶合金化させて共晶接合することを特徴とする請求項６に記載の半導体装置の製造方法。
9. 前記センサ部（１０）を用意する工程では、前記センサ部（１０）として、前記センサ部側接合部（１５、１７〜１９）の表面側に金属の配線層（１４）が形成されたものを用意し、
   前記キャップ部（２０）を用意する工程では、前記キャップ部（２０）として、前記キャップ部側接合部（２５ａ、２５ｂ）が金属層（２５）とこの金属層（２５）の上に形成された共晶合金層とを有するものを用意し、
   前記共晶接合する工程では、前記配線層（１４）と前記金属層（２５）とで前記共晶合金層を挟んだ状態で加熱することにより、前記共晶合金層の一部と前記配線層（１４）の一部とを共晶合金化させると共に、前記共晶合金層の一部と前記金属層（２５）の一部とを共晶合金化させて共晶接合することを特徴とする請求項６に記載の半導体装置の製造方法。
10. 前記センサ部（１０）を用意する工程では、前記センサ部（１０）として、前記センサ部側接合部（１５、１７〜１９）が金属の配線層（１４）とこの配線層（１４）の上に形成された共晶合金層とを有するものを用意し、
    前記キャップ部（２０）を用意する工程では、前記キャップ部（２０）として、前記キャップ部側接合部（２５ａ、２５ｂ）が金属層（２５）を有するものを用意し、
    前記共晶接合する工程では、前記配線層（１４）と前記金属層（２５）とで前記共晶合金層を挟んだ状態で加熱することにより、前記共晶合金層の一部と前記配線層（１４）の一部とを共晶合金化させると共に、前記共晶合金層の一部と前記金属層（２５）の一部とを共晶合金化させて共晶接合することを特徴とする請求項６に記載の半導体装置の製造方法。
11. 前記センサ部（１０）を用意する工程では、前記センサ部（１０）として、前記センサ部側接合部（１５、１７〜１９）が金属の配線層（１４）を有するものを用意し、
    前記キャップ部（２０）を用意する工程では、前記キャップ部（２０）として、前記キャップ部側接合部（２５ａ、２５ｂ）が導体層（６０）を有するものを用意し、
    前記共晶接合する工程では、前記配線層（１４）と前記導体層（６０）とを接触させた状態で加熱することにより、前記配線層（１４）の一部と前記導体層（６０）の一部とを共晶合金化させて共晶接合することを特徴とする請求項６に記載の半導体装置の製造方法。
12. 前記センサ部（１０）を用意する工程では、前記センサ部（１０）として、前記センサ部側接合部（１５、１７〜１９）が金属の配線層（１４）を有するものを用意し、
    前記キャップ部（２０）を用意する工程では、前記キャップ部（２０）として、前記キャップ部側接合部（２５ａ、２５ｂ）が共晶合金層を有するものを用意し、
    前記共晶接合する工程では、前記配線層（１４）と前記共晶合金層とを接触させた状態で加熱することにより、前記配線層（１４）の一部と前記共晶合金層の一部とを共晶合金化させて共晶接合することを特徴とする請求項６に記載の半導体装置の製造方法。
13. 前記センサ部（１０）を用意する工程では、前記配線層（１４）を前記センサ部側接合部（１５、１７〜１９）の表面側のうち少なくとも前記キャップ部側接合部（２５ａ、２５ｂ）に対向する部分に設けたものを用意することを特徴とする請求項７ないし１２のいずれか１つに記載の半導体装置の製造方法。
14. 前記センサ部（１０）を用意する工程では、前記センサ部（１０）として、前記センサ部側接合部（１５、１７〜１９）が導体層（１１）を有するものを用意し、
    前記キャップ部（２０）を用意する工程では、前記キャップ部（２０）として、前記キャップ部側接合部（２５ａ、２５ｂ）が金属層（２５）を有するものを用意し、
    前記共晶接合する工程では、前記導体層（１１）と前記金属層（２５）とを接触させた状態で加熱することにより、前記導体層（１１）の一部と前記金属層（２５）の一部とを共晶合金化させて共晶接合することを特徴とする請求項６に記載の半導体装置の製造方法。
15. 前記センサ部（１０）を用意する工程では、前記センサ部（１０）として、前記センサ部側接合部（１５、１７〜１９）が導体層（１１）を有するものを用意し、
    前記キャップ部（２０）を用意する工程では、前記キャップ部（２０）として、前記キャップ部側接合部（２５ａ、２５ｂ）が共晶合金層を有するものを用意し、
    前記共晶接合する工程では、前記導体層（１１）と前記共晶合金層とを接触させた状態で加熱することにより、前記導体層（１１）の一部と前記共晶合金層の一部とを共晶合金化させて共晶接合することを特徴とする請求項６に記載の半導体装置の製造方法。
16. 前記センサ部（１０）を用意する工程では、前記センサ部（１０）として、前記センサ部側接合部（１５、１７〜１９）は、前記センサ構造体（１５〜１７）の一部と、前記センサ構造体（１５〜１７）を一周して囲む周辺部（１９）とを有するものを用意し、
    前記キャップ部（２０）を用意する工程では、前記キャップ部（２０）として、前記キャップ部側接合部（２５ａ、２５ｂ）は、配線部（２５ａ）と、前記配線部（２５ａ）と同じ階層に配置されると共に、該配線部（２５ａ）とは電気的に絶縁され、前記周辺部（１９）に対応するように一端が他端に繋がった輪状に形成された気密封止部（２５ｂ）とを有するものを用意し、
    前記共晶接合する工程では、前記配線部（２５ａ）と前記センサ構造体（１５〜１７）の一部とを共晶接合すると共に、前記気密封止部（２５ｂ）と前記周辺部（１９）とを共晶接合することにより、前記キャップ部（２０）と前記センサ部（１０）とによって構成された封止空間（４０）に前記センサ構造体（１５〜１７）を封止することを特徴とする請求項６ないし１５のいずれか１つに記載の半導体装置の方法。
17. 前記共晶接合する工程では、前記センサ部側接合部（１５、１７〜１９）を、前記配線部（２５ａ）の表面のうちの平坦部に共晶接合することを特徴とする請求項１６に記載の半導体装置の製造方法。
18. 前記センサ部（１０）を用意する工程では、前記センサ部（１０）として、前記センサ構造体（１５〜１７）とこのセンサ構造体（１５〜１７）を一周して囲む周辺部（１９）とが形成された第１導電層（１１）と、第２導電層（１２）とが、絶縁層（１３）を挟み込んでなるＳＯＩ基板を用意し、さらに、前記絶縁層（１３）として、前記周辺部（１９）と前記第２導電層（１２）との間に、前記周辺部（１９）と前記第２導電層（１２）とを電気的に接続するコンタクト部（１３ｃ）を有するものを用意し、
    前記キャップ部（２０）を用意する工程では、前記キャップ部（２０）として、導電性基板（２１）と、この導電性基板（２１）の上に形成された前記キャップ部側接合部（２５ａ、２５ｂ）とを有するものを用意し、さらに、前記キャップ部側接合部（２５ａ、２５ｂ）のうちの前記気密封止部（２５ｂ）として、前記導電性基板（２１）に電気的に接続されたものを用意し、
    前記共晶接合する工程では、前記センサ部側接合部（１５、１７〜１９）とキャップ部側接合部（２５ａ、２５ｂ）とを共晶接合することにより、前記周辺部（１９）、前記コンタクト部（１３ｃ）、前記第２導電層（１２）、前記気密封止部（２５ｂ）、および前記導電性基板（２１）を電気的に接続すると共に同電位とすることを特徴とする請求項１６または１７に記載の半導体装置の製造方法。

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