JP2010165762A - 半導体装置及びその製造方法 - Google Patents
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Abstract
【課題】インダクター直下のシリコン基板を除去することにより、高いQ値のインダクターを形成することができる半導体装置及びその製造方法を提供する。
【解決手段】本発明に係る半導体装置の製造方法は、半導体基板に素子分離膜4を形成する工程と、半導体基板の表面にゲート絶縁膜を形成する工程と、ゲート絶縁膜上にゲート電極7を形成する工程と、ゲート電極7、素子分離膜4及び半導体基板の上に絶縁膜8を形成する工程と、絶縁膜8上にインダクター13aを形成する工程と、インダクターの直下に位置する半導体基板を除去する工程とを具備することを特徴とする。
【選択図】図1
【解決手段】本発明に係る半導体装置の製造方法は、半導体基板に素子分離膜4を形成する工程と、半導体基板の表面にゲート絶縁膜を形成する工程と、ゲート絶縁膜上にゲート電極7を形成する工程と、ゲート電極7、素子分離膜4及び半導体基板の上に絶縁膜8を形成する工程と、絶縁膜8上にインダクター13aを形成する工程と、インダクターの直下に位置する半導体基板を除去する工程とを具備することを特徴とする。
【選択図】図1
Description
本発明は、半導体装置及びその製造方法等に関し、特にインダクター直下のシリコン基板を除去することにより、高いQ値のインダクターを形成することができる半導体装置及びその製造方法等に関する。
半導体装置にキャパシターやインダクター等の受動素子が必要な場合、受動素子を半導体装置に外付けによって実装されることがある。しかし、受動素子を外付け部品とすると、受動素子と半導体装置の間の接続距離が長くなり、受動素子の効果が不十分となってしまう。その為、キャパシターやインダクター等の受動素子は、できるだけ集積回路素子に近いことが求められており、半導体装置に直接形成されている(例えば特許文献1参照)。
図5は、従来の半導体装置の製造方法を説明する為の断面図である。図5に示す半導体装置は、インダクター形成領域71とMOSトランジスタ形成領域72にそれぞれ、受動素子及び能動素子を同時に形成している。
まず、インダクター形成領域71及びMOSトランジスタ形成領域72において、シリコン基板51の表面上に誘電体分離技術によって素子分離膜54を形成する。次いで、MOSトランジスタ形成領域72において、シリコン基板51にN型イオンをイオン注入することにより、シリコン基板51にNウェル領域53を形成する。また、シリコン基板51にP型イオンをイオン注入することによりシリコン基板51にPウェル領域52を形成する。次いで、シリコン基板51上にゲート絶縁膜(図示せぬ)を形成し、このゲート絶縁膜上にゲート電極57を形成する。次いで、シリコン基板51にN型イオンをイオン注入することにより、シリコン基板51のPウェル領域52にN型ソース・ドレイン拡散層55を形成する。また、シリコン基板51にP型イオンをイオン注入することにより、シリコン基板51のNウェル領域53にP型ソース・ドレイン拡散層56を形成する。これにより。シリコン基板51上にMOSトランジスタによる能動素子やインダクター以外の受動素子が形成される。上述した素子分離膜54の膜厚は、一般的に0.1μm〜2μmである。
次いで、シリコン基板51及びゲート電極57を含む基板の全面上に、CVD(Chemical Vapor Deposition)法にて第1の層間絶縁膜58を形成する。第1の層間絶縁膜58にはソース・ドレイン拡散層55、56に電気的に接続された第1のプラグ59が埋め込まれる。次いで、第1の層間絶縁膜58及び第1のプラグ59上に第1の配線60が形成される。また、一般的に、第1の層間絶縁膜58には、SiO2膜が用いられ、第1のプラグ59には、タングステン等の金属で充填する方法が用いられ、第1の配線60には、Al合金あるいは、Cuが用いられる。
次いで、第1の層間絶縁膜58及び第1の配線60上に第2の層間絶縁膜61を形成する。その後、第2の層間絶縁膜61に、第2のプラグ62及び第2の配線63が形成されることにより、第1の配線60と電気的に接続されている。次いで、第2の層間絶縁膜61及び第2の配線63上にはパッシベーション膜64が形成される。このパッシベーション膜64は、一般的にシリコンナイトライド膜が用いられることが多い。第1の配線60及び第2の配線63の膜厚は、期待する半導体装置及びインダクターの特性により、種々の膜厚のものが使用される。典型的には、0.5μm〜10μm程度の膜厚が使用される。
また、上述した第1の配線60及び第2の配線63は、能動素子同士、受動素子同士及び能動素子と受動素子の間を接続する配線として利用できるとともに、インダクターを形成している。上述したインダクターは、配線層が2層構造としているが、配線層が3層以上の多層構造を有するソレノイドインダクターもしくは、ミアンダ構造形状のインダクターを形成する場合もある。
一般的に、インダクターには、エネルギー損失の少ないことが求められている。この性能を示す指標としてQ値が用いられ、Q値の高いインダクター程エネルギー損失の少ない、優れた性能のインダクターとなっている。また、インダクターのエネルギー損失の原因は、寄生容量による損失、つまり、寄生容量を充放電するためのエネルギー損失と寄生抵抗による熱損失に大別されている。さらに、寄生抵抗損失は、インダクター本体を形成する金属導電体の抵抗による損失と、電磁誘導現象により生じる渦電流による損失に分類できる。従来技術に示すように、シリコン基板上にインダクターを形成する場合、シリコン基板内に渦電流が発生し、渦電流損失によりQ値が低下する問題がある。
上述した問題の対策として、例えば、インダクター直下のシリコン基板51に穴を掘り、絶縁物を充填することによって、渦電流損失による低Q値を改善する方法が提案されている。これにより、インダクターとシリコン基板51との実質的な距離を大きくすることができ、高いQ値を得ることが可能となる。しかし、この方法は、シリコン基板51に深く、大きな穴を形成した後にシリコンと熱膨張係数の大きく異なる絶縁物で充填している。これにより、後に続くトランジスタ形成工程における高温の熱処理による熱応力が発生する。この熱応力の発生により、シリコン基板での結晶欠陥の発生及びシリコン基板のクラック等の発生が起こり、歩留まりの低下や信頼性の低下を招く危険性がある。
本発明は上述したことを考慮してなされたものであり、本発明に係る態様は、インダクター直下のシリコン基板を除去することにより、高いQ値のインダクターを形成することができる半導体装置及びその製造方法等である。
上記課題を解決するため、本発明の一態様に係る半導体装置の製造方法は、半導体基板に素子分離膜を形成する工程と、
前記半導体基板の表面にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上にゲート電極を形成する工程と、
前記ゲート電極、前記素子分離膜及び前記半導体基板の上に絶縁膜を形成する工程と、
前記絶縁膜上にインダクターを形成する工程と、
前記インダクターの直下に位置する前記半導体基板を除去する工程と、
を具備することを特徴とする。
前記半導体基板の表面にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上にゲート電極を形成する工程と、
前記ゲート電極、前記素子分離膜及び前記半導体基板の上に絶縁膜を形成する工程と、
前記絶縁膜上にインダクターを形成する工程と、
前記インダクターの直下に位置する前記半導体基板を除去する工程と、
を具備することを特徴とする。
上記半導体装置の製造方法によれば、前記インダクターの直下に位置する前記半導体基板を除去している。これにより、インダクターの磁界によって前記半導体基板における渦電流損失をゼロとし、シリコン基板を用いた半導体装置のチップ内に高いQ値のインダクターを形成することが可能となる。
また、本発明に係る半導体装置の製造方法において、前記インダクターを形成する工程と前記半導体基板を除去する工程との間に、
前記絶縁膜及び前記インダクターの上にパッシベーション膜を形成する工程と、
前記パッシベーション膜上に保護膜を形成する工程と、
を具備してもよい。
前記絶縁膜及び前記インダクターの上にパッシベーション膜を形成する工程と、
前記パッシベーション膜上に保護膜を形成する工程と、
を具備してもよい。
また、本発明に係る半導体装置の製造方法において、前記半導体基板を除去する工程は、前記インダクターの直下に位置し且つ前記素子分離膜の直下に位置する前記半導体基板を除去する工程であることが好ましい。
本発明に係る半導体装置の製造方法は、半導体基板の上に絶縁膜を形成する工程と、
前記絶縁膜上にインダクターを形成する工程と、
前記インダクターの直下に位置する前記半導体基板を除去する工程と、
を具備することを特徴とする。
前記絶縁膜上にインダクターを形成する工程と、
前記インダクターの直下に位置する前記半導体基板を除去する工程と、
を具備することを特徴とする。
本発明に係る半導体装置の製造方法は、半導体基板に素子分離膜を形成する工程と、
前記素子分離膜上に絶縁膜を形成する工程と、
前記絶縁膜上にインダクターを形成する工程と、
前記インダクターの直下に位置する前記半導体基板を除去する工程と、
を具備することを特徴とする。
前記素子分離膜上に絶縁膜を形成する工程と、
前記絶縁膜上にインダクターを形成する工程と、
前記インダクターの直下に位置する前記半導体基板を除去する工程と、
を具備することを特徴とする。
また、本発明に係る半導体装置の製造方法において、前記絶縁膜は複数の層間絶縁膜が積層して形成されていてもよい。
本発明に係る半導体装置は、半導体基板に形成された素子分離膜と、
前記半導体基板の表面に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、
前記ゲート電極、前記素子分離膜及び前記半導体基板の上に形成された絶縁膜と、
前記絶縁膜上に形成されたインダクターと、
を具備し、
前記インダクターの直下に位置する前記半導体基板が除去されていることを特徴とする。
前記半導体基板の表面に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、
前記ゲート電極、前記素子分離膜及び前記半導体基板の上に形成された絶縁膜と、
前記絶縁膜上に形成されたインダクターと、
を具備し、
前記インダクターの直下に位置する前記半導体基板が除去されていることを特徴とする。
本発明に係る半導体装置は、半導体基板の上に形成された絶縁膜と、
前記絶縁膜上に形成されたインダクターと、
を具備し、
前記インダクターの直下に位置する前記半導体基板が除去されていることを特徴とする。
前記絶縁膜上に形成されたインダクターと、
を具備し、
前記インダクターの直下に位置する前記半導体基板が除去されていることを特徴とする。
以下、図を参照して本発明の実施形態について説明する。
図1は、本発明の第1の実施形態に係る半導体装置を説明する為の平面図である。図2(a)〜(d)は、本発明の第1の実施形態に係る半導体装置の製造方法を説明する為の断面図であり、図1に示すA−A'部に相当する断面図である。図3は、図2(b)に示す工程の変形例を示す断面図である。また、図1に示す半導体装置は、インダクター形成領域21とMOSトランジスタ形成領域22にそれぞれ、受動素子及び能動素子を同時に形成している。
図1は、本発明の第1の実施形態に係る半導体装置を説明する為の平面図である。図2(a)〜(d)は、本発明の第1の実施形態に係る半導体装置の製造方法を説明する為の断面図であり、図1に示すA−A'部に相当する断面図である。図3は、図2(b)に示す工程の変形例を示す断面図である。また、図1に示す半導体装置は、インダクター形成領域21とMOSトランジスタ形成領域22にそれぞれ、受動素子及び能動素子を同時に形成している。
まず、図2(a)に示すように、インダクター形成領域21及びMOSトランジスタ形成領域22において、シリコン基板1の表面上に誘電体分離技術によって素子分離膜4を形成する。
次いで、シリコン基板1上にレジストパターン(図示せぬ)を形成し、このレジストパターン及び素子分離膜4をマスクにして、シリコン基板1にN型イオンをイオン注入することにより、MOSトランジスタ形成領域22において、シリコン基板1にNウェル領域3を形成する。その後、レジストパターンを剥離する。次いで、シリコン基板1上にレジストパターン(図示せぬ)を形成し、このレジストパターン及び素子分離膜4をマスクにして、シリコン基板1にP型イオンをイオン注入することにより、MOSトランジスタ形成領域22において、シリコン基板51にPウェル領域2を形成する。その後、レジストパターンを剥離する。
次いで、シリコン基板1上にゲート絶縁膜(図示せぬ)を形成し、このゲート絶縁膜上にCVD法にてポリシリコン膜を形成する。このポリシリコン膜をフォトリソグラフィー法及びエッチング法にて加工することにより、MOSトランジスタ形成領域22において、ゲート電極7を形成する。
次いで、シリコン基板1上にレジストパターン(図示せぬ)を形成し、このレジストパターン及びゲート電極7をマスクにして、シリコン基板1にN型イオンをイオン注入することにより、MOSトランジスタ形成領域22において、シリコン基板51のPウェル領域2にN型ソース・ドレイン拡散層5を形成する。その後、レジストパターンを剥離する。次いで、シリコン基板1上にレジストパターン(図示せぬ)を形成し、このレジストパターン及びゲート電極7をマスクにして、シリコン基板1にP型イオンをイオン注入することにより、MOSトランジスタ形成領域22において、シリコン基板51のNウェル領域3にP型ソース・ドレイン拡散層6を形成する。その後、レジストパターンを剥離する。これにより。シリコン基板1上にMOSトランジスタによる能動素子及びインダクター以外の受動素子が形成される。上述した素子分離膜54の膜厚は、一般的に0.1μm〜2μmである。
次いで、ゲート電極7を含む基板の全面上に、CVD法にて第1の層間絶縁膜8を形成する。次いで、第1の層間絶縁膜8に、例えば、タングステン等の金属膜を埋め込むことにより、ソース・ドレイン拡散層5、6に電気的に接続された第1のプラグ9を形成する。次いで、第1の層間絶縁膜8及び第1のプラグ9上に第1の配線10を形成する。
次いで、第1の層間絶縁膜8及び第1の配線10上に、CVD法にて第2の層間絶縁膜11を形成する。この第2の層間絶縁膜11において、第1の配線10と電気的に接続された第2のプラグ12及び第2の配線13を形成する。これにより、図1に示すような第2の配線13を含むインダクター13aを形成している。その後、第2の層間絶縁膜11及び第2の配線13上に、CVD法にてパッシベーション膜14を形成する。このパッシベーション膜64は、例えば、シリコンナイトライド膜が用いられる。
次いで、シリコン基板1の裏面より研削を行い、シリコン基板1の全面の薄膜化を行う。この際に、半導体装置の製造に用いられる8インチ直径のシリコン基板としては、約800μmの厚さのシリコン基板が一般的に使用されている。その為、この工程では、約800μmのシリコン基板1を100〜300μm程度の膜厚となるように研削を行う。
次いで、図2(b)に示すように、シリコン基板1の裏面において、フォトリソグラフィー法にて、インダクター形成領域21直下のシリコン基板1が露出するようにレジストパターン15を形成する。
また、図2(b)に示すレジストパターン15を形成する工程を図3に示す工程に変更して実施しても良い。詳細には、図3に示すように、シリコン基板1の表面に保護膜としてのレジスト膜15bを形成し、その後、シリコン基板1の裏面において、フォトリソグラフィー法にて、インダクター形成領域21直下のシリコン基板1が露出するようにレジストパターン15aを形成する。このようにレジスト膜15bを形成することで、シリコン基板1の表面を保護することも可能である。
次いで、図2(c)に示すように、レジストパターン15をマスクにして、ドライエッチング法により、インダクター形成領域21におけるシリコン基板1除去し、溝16を形成する。
この際に、ドライエッチング法による加工条件において、SiO2膜に対して高選択比条件を用いている為、素子分離膜4を構成しているSiO2膜を削り取ることはない。また、上記では、レジストパターン15をマスクにしているが、被エッチング膜であるシリコン基板1とエッチング速度が異なる材料、例えば、SiO2膜、シリコンナイトライド膜等をマスクとして使用することも可能である。さらに、シリコンの残留なく、100μm以上の厚いシリコン基板1をエッチングする必要がある為、高速度でシリコンエッチングを行っている。これらのエッチング特性を実現するために、一般的に、ICP(inductively coupled plasma)やTCP(transfer coupled plasma)といった高密度のプラズマ源を有したエッチング装置を用いることが好ましく、さらに、Cl2やHBrを添加したフッ素系のガスを用いることが好ましい。
次いで、図2(d)に示すように、レジストパターン15を剥離する。
また、図3に示す工程に変更して実施した場合は、シリコン基板1の裏面のレジストパターン15a及び表面のレジストパターン15bを同時に剥離することが好ましい。
また、図3に示す工程に変更して実施した場合は、シリコン基板1の裏面のレジストパターン15a及び表面のレジストパターン15bを同時に剥離することが好ましい。
以上、本発明の第1の実施形態によれば、シリコン基板を用いた半導体装置のチップ内にMOSトランジスタとともにインダクターを形成した後、インダクター形成領域21におけるシリコン基板1を除去することによって、溝16を形成している。これにより、インダクターの磁界によってシリコン基板1における渦電流損失をゼロとし、シリコン基板を用いた半導体装置のチップ内に高いQ値のインダクターを形成することが可能となる。
さらに、MOSトランジスタの製造に必要な高い温度の熱処理前において、シリコン基板1にSiO2膜等を埋め込む為の深い穴を形成することなく高いQ値のインダクターを実現できる。その為、シリコン基板1に欠陥やクラックを発生させる危険性を低減することができる。これにより、高い信頼性を有し、高歩留まりの製品を製造することが可能となる。
次に、本発明の第2の実施形態に係る半導体装置の製造について図を参照しつつ説明する。図4(a)〜(d)は、本発明の第2の実施形態に係る半導体装置の製造方法を説明する為の断面図である。
まず、図4(a)に示すように、MOSトランジスタ形成領域22において、シリコン基板1の表面上に誘電体分離技術によって素子分離膜4を形成する。この際に、インダクター形成領域21には、素子分離膜4が形成されない。
その後、Nウェル領域3、Pウェル領域2、ゲート電極7、N型ソース・ドレイン拡散層5、P型ソース・ドレイン拡散層6、第1の層間絶縁膜8、第1のプラグ9、第1の配線10、第2の層間絶縁膜11、第2のプラグ12、第2の配線13及びパッシベーション膜14を形成する工程においては第1の実施形態と同様の製造方法が用いられる。
次いで、シリコン基板1の裏面より研削を行い、シリコン基板1の全面の薄膜化を行う。この際に、半導体装置の製造に用いられる8インチ直径のシリコン基板としては、約800μmの厚さのシリコン基板が一般的に使用されている。その為、この工程では、約800μmのシリコン基板1を100〜300μm程度の膜厚となるように研削を行う。
次いで、図4(b)に示すように、シリコン基板1の裏面において、フォトリソグラフィー法にて、インダクター形成領域21直下のシリコン基板1が露出するようにレジストパターン15を形成する。
また、図4(b)に示すレジストパターン15を形成する工程を第1の実施形態と同様に図3に示す工程に変更して実施しても良い。詳細には、図3に示すように、シリコン基板1の表面にレジスト膜を形成し、その後、シリコン基板1の裏面において、フォトリソグラフィー法にて、インダクター形成領域21直下のシリコン基板1が露出するようにレジストパターン15を形成する。このようにシリコン基板1の表面にレジスト膜を形成することで、シリコン基板1の表面を保護することも可能である。
次いで、図4(c)に示すように、レジストパターン15をマスクにして、ドライエッチング法により、インダクター形成領域21におけるシリコン基板1を除去し、溝16を形成する。
この際に、ドライエッチング法による加工条件において、SiO2膜に対して高選択比条件を用いている為、第1の層間絶縁膜8を構成しているSiO2膜を削り取ることはない。また、上記では、レジストパターン15をマスクにしているが、被エッチング膜であるシリコン基板1とエッチング速度が異なる材料、例えば、SiO2膜、シリコンナイトライド膜等をマスクとして使用することも可能である。さらに、シリコンの残留なく、100μm以上の厚いシリコン基板1をエッチングする必要がある為、高速度でシリコンエッチングを行っている。これらのエッチング特性を実現するために、一般的に、ICPやTCPといった高密度のプラズマ源を有したエッチング装置を用いることが好ましく、さらに、Cl2やHBrを添加したフッ素系のガスを用いることが好ましい。
その後、図4(d)に示すように、レジストパターン15を剥離する。このレジストパターン15の剥離工程は、第1の実施形態と同様の製造方法が用いられる。
以上、本発明の第2の実施形態によれば、第1の実施形態と同様の効果を得ることができる。
尚、本発明は上述した実施形態に限定されるものではなく、本発明の主旨を逸脱しない範囲内で種々変更して実施することが可能である。
1,51・・・シリコン基板、2,52・・・Pウェル領域、3,53・・・Nウェル領域、4,54・・・素子分離膜、5,55・・・N型P型ソース・ドレイン拡散層、6,56・・・P型ソース・ドレイン拡散層、7,57・・・ゲート電極、8,58・・・第1の層間絶縁膜、9.59・・・第1のプラグ、10,60・・・第1の配線、11,61・・・第2の層間絶縁膜、12,62・・・第2のプラグ、13,63・・・第2の配線、14,64・・・パッシベーション膜、15,15a・・・レジストパターン、15b・・・レジスト膜、21,71・・・インダクター形成領域、22,72・・・MOSトランジスタ形成領域、13a・・・インダクター
Claims (8)
- 半導体基板に素子分離膜を形成する工程と、
前記半導体基板の表面にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上にゲート電極を形成する工程と、
前記ゲート電極、前記素子分離膜及び前記半導体基板の上に絶縁膜を形成する工程と、
前記絶縁膜上にインダクターを形成する工程と、
前記インダクターの直下に位置する前記半導体基板を除去する工程と、
を具備することを特徴とする半導体装置の製造方法。 - 請求項1において、前記インダクターを形成する工程と前記半導体基板を除去する工程との間に、
前記絶縁膜及び前記インダクターの上にパッシベーション膜を形成する工程と、
前記パッシベーション膜上に保護膜を形成する工程と、
を具備することを特徴とする半導体装置の製造方法。 - 請求項1又は2において、前記半導体基板を除去する工程は、前記インダクターの直下に位置し且つ前記素子分離膜の直下に位置する前記半導体基板を除去する工程であることを特徴とする半導体装置の製造方法。
- 半導体基板の上に絶縁膜を形成する工程と、
前記絶縁膜上にインダクターを形成する工程と、
前記インダクターの直下に位置する前記半導体基板を除去する工程と、
を具備することを特徴とする半導体装置の製造方法。 - 半導体基板に素子分離膜を形成する工程と、
前記素子分離膜上に絶縁膜を形成する工程と、
前記絶縁膜上にインダクターを形成する工程と、
前記インダクターの直下に位置する前記半導体基板を除去する工程と、
を具備することを特徴とする半導体装置の製造方法。 - 請求項1乃至5のいずれか一項において、前記絶縁膜は複数の層間絶縁膜が積層して形成されていることを特徴とする半導体装置の製造方法。
- 半導体基板に形成された素子分離膜と、
前記半導体基板の表面に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、
前記ゲート電極、前記素子分離膜及び前記半導体基板の上に形成された絶縁膜と、
前記絶縁膜上に形成されたインダクターと、
を具備し、
前記インダクターの直下に位置する前記半導体基板が除去されていることを特徴とする半導体装置。 - 半導体基板の上に形成された絶縁膜と、
前記絶縁膜上に形成されたインダクターと、
を具備し、
前記インダクターの直下に位置する前記半導体基板が除去されていることを特徴とする半導体装置。
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