JP2010142060A - 電源回路及びその動作制御方法 - Google Patents
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Abstract
【解決手段】補正回路7によって、抵抗Raにバイアス電流ΔIが流れるように抵抗Ra及びRbからなる分圧回路にバイアス電流ΔIを供給することにより、該分圧回路の分圧比を誤差増幅回路3からの誤差電圧Veに応じて補正して、誤差増幅回路3の入力オフセット電圧ΔVfbによって変動した出力電圧Voutを補正するようにした。
【選択図】図1
Description
小型電子機器に使用する電源回路の場合は、位相補償用コンデンサを、半導体装置に外付けにすると機器の小型化の妨げになることから、半導体装置内に内蔵することが望ましいが、大容量のコンデンサを半導体チップ内に形成するには大きな面積を必要とするため半導体チップのコストが増加する。このため、位相補償に使用するコンデンサの容量を小さくすることが求められていた。
第1の方法では、位相補償にMOSキャパシタを使用して、常に高いバイアスを加えることにより該MOSキャパシタのチップ面積を小さくしていた(例えば、特許文献1参照。)。
第2の方法では、位相補償回路のコンデンサ容量を、コンダクタンスアンプを使用して増幅することにより該コンデンサ容量を小さくしていた(例えば、特許文献2参照。)。
第3の方法では、容量増加回路を追加し、位相補償回路のコンデンサ容量を増幅して、コンデンサの容量を小さくしていた(例えば、特許文献3参照。)。
制御電極に入力された制御信号に応じた動作を行って、前記出力電圧の制御を行う出力トランジスタと、
所定の基準電圧と、複数の抵抗からなる分圧回路で前記出力電圧を分圧して生成した帰還電圧との電圧差を増幅して出力する誤差増幅回路を有し、該誤差増幅回路から出力される誤差電圧を基にして、前記出力電圧が前記所定の電圧で一定になるように前記出力トランジスタの動作制御を行う制御回路部と、
を備え、
前記制御回路部は、前記誤差増幅回路からの誤差電圧に応じて前記分圧回路の分圧比を変えて前記帰還電圧の補正を行う補正回路を備えるものである。
所定の基準電圧と前記出力電圧を分圧した帰還電圧との電圧差を増幅して出力する誤差増幅回路から出力された誤差電圧を基にして、前記出力電圧が前記所定の電圧で一定になるように前記出力トランジスタの動作制御を行い、
前記誤差増幅回路からの誤差電圧に応じて前記出力電圧を分圧する分圧比を変えて前記帰還電圧の補正を行うようにした。
第1の実施の形態.
図1は、本発明の第1の実施の形態における電源回路の回路例を示した図である。
図1において、電源回路1は、入力端子INに入力された入力電圧Vinを所定の定電圧に昇圧し、出力電圧Voutとして出力端子OUTから出力する非同期整流型の昇圧型スイッチングレギュレータをなしている。
電源回路1は、NMOSトランジスタからなるスイッチングトランジスタM1と、整流用のダイオードD1とを備えている。
図2において、補正回路7は、差動増幅回路11、NMOSトランジスタM11,M14,M15、PMOSトランジスタM12,M13、及び抵抗R11で構成されている。なお、抵抗R11は第1抵抗をなす。
NMOSトランジスタM11のソースと基準電圧Vrefとの間に抵抗R11が接続され、NMOSトランジスタM11と抵抗R11との接続部は差動増幅回路11の反転入力端に接続されている。差動増幅回路11の非反転入力端には誤差電圧Veが入力され、差動増幅回路11の出力端はNMOSトランジスタM11のゲートに接続されている。
この場合、抵抗Raと抵抗Rbとの接続部からは出力電圧Voutを分圧した帰還電圧Vfbが出力されている。誤差増幅回路3は、帰還電圧Vfbと基準電圧Vrefとの電圧差を増幅して誤差電圧Veを生成して出力し、PWMコンパレータ5は、三角波信号TWの電圧と誤差電圧Veとの電圧比較を行い、三角波信号TWの電圧が誤差電圧Ve未満である場合はハイレベルの信号Spwを出力し、三角波信号TWの電圧が誤差電圧Veを超えるとローレベルの信号Spwを出力する。出力制御回路6は、PWMコンパレータ5の出力信号Spwがハイレベルであるときはハイレベルの信号を、ローレベルであるときはローレベルの信号をそれぞれスイッチングトランジスタM1のゲートに出力する。
次に、図2を使用して補正回路7の動作についてもう少し詳細に説明する。
誤差増幅回路3からの誤差電圧Veは、負荷電流が0のときはほぼ基準電圧Vrefと同電圧になっており、負荷電流が増加して出力電圧Voutが低下すると、誤差電圧Veが上昇する。補正回路7の差動増幅回路11の非反転入力端には誤差電圧Veが入力されているため、差動増幅回路11はNMOSトランジスタM11のソース電圧が誤差電圧Veと等しくなるようにNMOSトランジスタM11のゲート電圧を制御する。また、抵抗R11の一端は基準電圧Vrefに接続されているため、抵抗R11の両端の電圧は誤差電圧Veから基準電圧Vrefを引いた電圧になる。
ΔVe=Ve−Vref………………(1)
抵抗R11に流れる電流は、電圧ΔVeに比例した電流であり、該電流をバイアス電流ΔIとし、抵抗R11の抵抗値をr11とすると、バイアス電流ΔIは、下記(2)式のようになる。
ΔI=ΔVe/r11=(Ve−Vref)/r11………………(2)
Vo0=Vref×(ra+rb)/rb………………(3)
これに対して、誤差増幅回路3にオフセット電圧が発生した場合の出力電圧Voutの電圧値Vo1は、下記(4)式のようになる。
Vo1=Vfb×(ra+rb)/rb………………(4)
Vfb=Vref−ΔVe/A………………(5)
前記(5)式のΔVe/Aが誤差増幅回路3の入力オフセット電圧ΔVfbであることから、前記(5)式は下記(6)式のようになる。
Vfb=Vref−ΔVfb………………(6)
前記(6)式を前記(4)式に代入すると、電圧値Vo1は、下記(7)式のようになる。
Vo1=(Vref−ΔVfb)(ra+rb)/rb………………(7)
ΔI×ra=Vref×(ra+rb)/rb−(Vref−ΔVfb)×(ra+rb)/rb………………(8)
ΔI×ra=ΔVfb×(ra+rb)/rb………………(9)
前記(9)式からバイアス電流ΔIを求めると、下記(10)式のようになる。
ΔI=ΔVfb×(ra+rb)/(ra×rb)………………(10)
入力オフセット電圧ΔVfbは前記のようにΔVe/Aであることから、前記(10)式は下記(11)式のようになる。
ΔI=ΔVe×(ra+rb)/(ra×rb×A)………………(11)
ΔVe/r11=ΔVe×(ra+rb)/(A×ra×rb)……(12)
前記(12)式から抵抗値r11を求めると、下記(13)式のようになる。
r11=A×ra×rb/(ra+rb)………………(13)
前記第1の実施の形態において、抵抗Rbと接地電圧GNDとの間に抵抗Rcを追加し、補正回路7からのバイアス電流ΔIが抵抗Rcに流れるようにしてもよく、このようにしたものを本発明の第2の実施の形態とする。
図3は、本発明の第2の実施の形態における電源回路の回路例を示した図であり、図3では、図1と同じもの又は同様のものは同じ符号で示し、ここではその説明を省略すると共に図1との相違点のみ説明する。
図3における図1との相違点は、抵抗Rcを追加すると共にバイアス電流ΔIが抵抗Rcに流れるように補正回路7の回路構成を変えたことにあり、これに伴って、図1の補正回路7を補正回路7aにし、図1の電源回路1を電源回路1aにした。
電源回路1aは、スイッチングトランジスタM1と、整流用のダイオードD1と、ダイオードD2と、基準電圧発生回路2と、出力電圧検出用の抵抗Ra〜Rcと、インダクタL1と、出力コンデンサCoと、位相補償用の抵抗R1及びコンデンサC1と、誤差増幅回路3と、発振回路4と、PWMコンパレータ5と、出力制御回路6と、補正回路7aとを備えている。
出力電圧Voutと接地電圧GNDとの間には、抵抗Ra〜Rcが直列に接続され、抵抗Raと抵抗Rbとの接続部から誤差増幅回路3の反転入力端に帰還電圧Vfbが出力される。補正回路7aには、誤差電圧Veと基準電圧Vrefがそれぞれ入力されており、補正回路7aの出力端は抵抗Rbと抵抗Rcとの接続部に接続されている。なお、抵抗Ra〜Rcの直列回路には、半導体チップ10の入力端子を介して出力電圧Voutが入力されている。
図4における図2との相違点は、図2のNMOSトランジスタM14及びM15を削除して、PMOSトランジスタM13のドレイン電流をバイアス電流ΔIとして抵抗Rcに供給するようにしたことにある。
図4において、補正回路7aは、差動増幅回路11、NMOSトランジスタM11、PMOSトランジスタM12,M13、及び抵抗R11で構成されている。なお、この場合も抵抗R11は第2抵抗をなす。
ΔVc=ΔI×(ra+rb)×rc/(ra+rb+rc)………(14)
ΔI×(ra+rb)×rc/(ra+rb+rc)=ΔVfb=ΔVe/A=(Ve−Vref)/A………………(15)
バイアス電流ΔIは、前記(2)式から求めることができるため、前記(2)式を前記(15)式に代入して抵抗R11の抵抗値r11を求めると、下記(16)式のようになる。
r11=A×(ra+rb)×rc/(ra+rb+rc)…………(16)
r11≒A×rc………………(17)
すなわち抵抗R11の抵抗値r11は、抵抗Rcの抵抗値rcを誤差増幅回路3のDC利得A倍した値にすればよいことが分かる。
図5における図4との相違点は、図4の差動増幅回路11を削除し、NMOSトランジスタM11のゲートに誤差電圧Veを直接入力するようにしたことと、基準電圧VrefをNMOSトランジスタM16と抵抗R12で構成したソースフォロア回路で受け、抵抗R11の他端を該ソースフォロア回路の出力端に接続したことにある。なお、NMOSトランジスタM11もソースフォロア回路として動作している。
入力電圧Vinと接地電圧GNDとの間にNMOSトランジスタM16と抵抗R12が直列に接続されている。NMOSトランジスタM11のソースと、NMOSトランジスタM16及び抵抗R12の接続部との間に抵抗R11が接続され、NMOSトランジスタM11のゲートに誤差電圧Veが、NMOSトランジスタM16のゲートに基準電圧Vrefがそれぞれ入力されている。
NMOSトランジスタM11のソースと抵抗R11との接続部の電圧Ve1は、下記(18)式に示すように、誤差電圧VeからNMOSトランジスタM11のゲート−ソース間電圧Vgs11を引いた電圧になる。
Ve1=Ve−Vgs11………………(18)
Vref1=Vref−Vgs16………………(19)
前記(18)式と前記(19)式との電圧差が抵抗R11に印加されている電圧である。
ここで、NMOSトランジスタM11とM16の各ゲート−ソース間電圧が等しいとすると、抵抗R11の両端の電圧は(Ve−Vref)になる。すなわち、バイアス電流ΔIは、ΔI=(Ve−Vref)/r11になり、前記(2)式と同じになるため、抵抗R11の抵抗値を図4の場合と同じ(A×rc)にすることにより出力電圧Voutを補正することができる。
図6における図5との相違点は、図5のNMOSトランジスタM16と抵抗R12を削除して、抵抗R11の他端を接地電圧GNDに接続したことにある。基準電圧発生回路2に例えば図7のような回路構成のものを使用した場合、基準電圧VrefはNMOSトランジスタM11のゲート−ソース間電圧Vgs11にほぼ等しくなる。
図7において、基準電圧発生回路2は、ディプレッション型NMOSトランジスタM21とNMOSトランジスタM22で構成されている。ディプレッション型NMOSトランジスタM21において、ドレインは入力電圧Vinに接続され、ゲートとソースは接続されて該接続部から基準電圧Vrefが出力される。NMOSトランジスタM22において、ソースは接地電圧GNDに接続され、ゲートとドレインは接続されて該接続部は、基準電圧Vrefを出力する出力端に接続されている。
このようなことから、Vgs11=Vrefとして、この関係を前記(18)式に代入すると、下記(20)式のようになる。
Ve1=Ve−Vref………………(20)
このように、本第2の実施の形態における電源回路においても、前記第1の実施の形態と同様の効果を得ることができ、高精度な出力電圧Voutを得ることができ、しかも位相補償用のコンデンサ容量が小さくすることができ、半導体チップを小さくすることができる。
このように、本発明は、出力電圧Voutを分圧して帰還電圧Vfbを生成し、帰還電圧Vfbを基に誤差増幅回路を使用して出力電圧Voutが所定の電圧で一定になるように出力トランジスタの動作制御を行う構成の電源回路に対して適用することができる。
更に、本発明は、インダクタL1に流れたインダクタ電流を検出し、該検出したインダクタ電流を基に誤差増幅回路を使用して出力電圧Voutが所定の電圧で一定になるように出力トランジスタの動作制御を行う構成の電流モード制御型スイッチングレギュレータにも適用することができる。
2 基準電圧発生回路
3 誤差増幅回路
4 発振回路
5 PWMコンパレータ
6 出力制御回路
7,7a 補正回路
10 半導体チップ
11 差動増幅回路
20 負荷
M1 出力トランジスタ
M11,M14〜M16,M22 NMOSトランジスタ
M12,M13 PMOSトランジスタ
M21 ディプレッション型NMOSトランジスタ
D1,D2 ダイオード
L1 インダクタ
Co 出力コンデンサ
C1 コンデンサ
Ra〜Rc,R1,R11,R12 抵抗
Claims (10)
- 入力端子から入力された入力電圧を所定の電圧に変換して出力端子から出力電圧として出力する電源回路において、
制御電極に入力された制御信号に応じた動作を行って、前記出力電圧の制御を行う出力トランジスタと、
所定の基準電圧と、複数の抵抗からなる分圧回路で前記出力電圧を分圧して生成した帰還電圧との電圧差を増幅して出力する誤差増幅回路を有し、該誤差増幅回路から出力される誤差電圧を基にして、前記出力電圧が前記所定の電圧で一定になるように前記出力トランジスタの動作制御を行う制御回路部と、
を備え、
前記制御回路部は、前記誤差増幅回路からの誤差電圧に応じて前記分圧回路の分圧比を変えて前記帰還電圧の補正を行う補正回路を備えることを特徴とする電源回路。 - 前記補正回路は、前記分圧回路を構成する所定の抵抗に、前記誤差電圧に応じて生成したバイアス電流を供給して前記分圧回路の分圧比を変えることを特徴とする請求項1記載の電源回路。
- 前記補正回路は、前記分圧回路と前記誤差増幅回路の入力端との接続部に、シンク電流をなす前記バイアス電流を供給することを特徴とする請求項2記載の電源回路。
- 前記補正回路は、前記誤差電圧と前記基準電圧との電圧差に応じた前記バイアス電流を生成することを特徴とする請求項3記載の電源回路。
- 前記補正回路は、前記誤差電圧と前記基準電圧との電圧差を電流に変換する第1抵抗を備え、該第1抵抗は、前記出力電圧と前記誤差増幅回路の前記入力端との間に接続された抵抗の合成抵抗である前記分圧回路の第1合成抵抗と、前記誤差増幅回路の前記入力端と負側電源電圧との間に接続された抵抗の合成抵抗である前記分圧回路の第2合成抵抗とが並列に接続されたときの合成抵抗値に、前記誤差増幅回路のDC利得を乗算して得られる抵抗値をなすことを特徴とする請求項4記載の電源回路。
- 前記分圧回路は、前記誤差増幅回路の所定の入力端と負側電源電圧との間に、複数の抵抗が直列に接続されてなる直列回路を備え、前記補正回路は、該直列回路を構成する、一端が前記負側電源電圧に接続された第2抵抗に対して、前記バイアス電流を供給することを特徴とする請求項2記載の電源回路。
- 前記補正回路は、前記誤差電圧と前記基準電圧との電圧差に応じた前記バイアス電流を生成することを特徴とする請求項6記載の電源回路。
- 前記補正回路は、前記誤差電圧と前記基準電圧との電圧差を電流に変換する第1抵抗を備え、該第1抵抗は、前記出力電圧と前記第2抵抗の他端との間に接続された抵抗の合成抵抗と前記第2抵抗とが並列に接続されたときの合成抵抗値に、前記誤差増幅回路のDC利得を乗算して得られる抵抗値をなすことを特徴とする請求項7記載の電源回路。
- 制御電極に入力された制御信号に応じた動作を行って、出力端子から出力する出力電圧の制御を行う出力トランジスタを備え、入力端子から入力された入力電圧を所定の電圧に変換して前記出力端子から出力する電源回路の動作制御方法において、
所定の基準電圧と前記出力電圧を分圧した帰還電圧との電圧差を増幅して出力する誤差増幅回路から出力された誤差電圧を基にして、前記出力電圧が前記所定の電圧で一定になるように前記出力トランジスタの動作制御を行い、
前記誤差増幅回路からの誤差電圧に応じて前記出力電圧を分圧する分圧比を変えて前記帰還電圧の補正を行うことを特徴とする電源回路の動作制御方法。 - 前記誤差電圧と前記基準電圧との電圧差に応じて前記分圧比を変え前記帰還電圧の補正を行うことを特徴とすることを特徴とする請求項9記載の電源回路の動作制御方法。
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