JP2022141252A

JP2022141252A - 昇圧回路

Info

Publication number: JP2022141252A
Application number: JP2021041472A
Authority: JP
Inventors: 太亮阿部; Hiroaki Abe; 武輝佐藤; Taketeru Sato; 匠櫻井; Takumi Sakurai
Original assignee: Yokogawa Electric Corp
Current assignee: Yokogawa Electric Corp
Priority date: 2021-03-15
Filing date: 2021-03-15
Publication date: 2022-09-29
Also published as: US11876448B2; US20220294341A1; EP4060885A1; CN115085542A

Abstract

【課題】高い精度で出力電圧を設定値に一致させることができる昇圧回路を提供する。【解決手段】昇圧回路は、入力電圧を昇圧し、フィードバック端子に印加される電圧と内部のフィードバック基準電圧とに基づいて出力電圧が設定値になるようにフィードバック制御する昇圧コンバータと、フィードバック基準電圧よりも誤差が小さな基準電圧を生成する電源部と、昇圧コンバータの出力電圧に応じた電圧と基準電圧とを比較し、比較結果を示す制御信号を昇圧コンバータのフィードバック端子に出力する制御部と、を備える。【選択図】図１

Description

本発明は、昇圧回路に関する。

昇圧回路は、入力電圧を所望の出力電圧に昇圧する回路である。例えば、プラントにおいては、５［Ｖ］の電源電圧を、フィールド機器を動作させるために必要な電圧である２５［Ｖ］に昇圧するために昇圧回路が用いられる。以下の特許文献１には、電源電圧を昇圧し、昇圧した出力電圧をフィードバック制御によって設定値に制御する昇圧コンバータが開示されている。

特開２０１０－０５７２２２号公報

ところで、昇圧コンバータは、上述したフィードバック制御を行う制御ＩＣを有するものが多い。このような昇圧コンバータでは、制御ＩＣのフィードバック端子（ＦＢ端子）に入力される電圧と、制御ＩＣの内部の基準電圧であるフィードバック基準電圧とに基づいて、出力電圧が設定値になるようにフィードバック制御が行われる。しかしながら、このような昇圧コンバータにおいて、フィードバック基準電圧の誤差が大きい場合には、出力電圧が設定値から大きくずれてしまうという問題がある。

本発明は上記事情に鑑みてなされたものであり、高い精度で出力電圧を設定値に一致させることができる昇圧回路を提供することを目的とする。

上記課題を解決するために、本発明の一態様による昇圧回路は、入力電圧を昇圧し、フィードバック端子に印加される電圧と内部のフィードバック基準電圧とに基づいて出力電圧が設定値になるようにフィードバック制御する昇圧コンバータと、前記フィードバック基準電圧よりも誤差が小さな基準電圧を生成する電源部と、前記昇圧コンバータの前記出力電圧に応じた電圧と前記基準電圧とを比較し、比較結果を示す制御信号を前記昇圧コンバータの前記フィードバック端子に出力する制御部と、を備える。

また、本発明の一態様による昇圧回路は、前記出力電圧を抵抗分圧し、抵抗分圧した電圧を前記フィードバック端子に出力する第１分圧部を備える。

また、本発明の一態様による昇圧回路は、前記制御部が、前記出力電圧を抵抗分圧することで前記出力電圧に応じた電圧を生成する第２分圧部と、前記第２分圧部によって生成された電圧と前記基準電圧とを比較するコンパレータと、を備える。

また、本発明の一態様による昇圧回路は、前記コンパレータの出力端子が、前記フィードバック端子に電気的に接続される。

また、本発明の一態様による昇圧回路は、前記制御部が、前記コンパレータの出力端子に接続された制御端子と、前記出力電圧が印加される入力端子と、前記フィードバック端子に接続される出力端子とを有し、前記制御端子に印加される電圧によって前記入力端子と前記出力端子との間が開状態又は閉状態になるスイッチング素子をさらに備える。

以上説明したように、本発明によれば、高い精度で出力電圧を設定値に一致させることができるという効果がある。

第１の実施形態による昇圧回路の要部構成を示すブロック図である。第１の実施形態による電源投入後の出力電圧Ｖｏｕｔ、第２電圧Ｖｂ、電圧Ｖｃ及び電圧Ｖｄの各電圧波形を示す図である。第１の実施形態による昇圧回路の動作を示す図である。第２の実施形態による昇圧回路の要部構成を示すブロック図である。

以下、図面を参照して本発明の実施形態による記憶装置について詳細に説明する。以下では、まず本発明の実施形態の概要について説明し、続いて本発明の各実施形態の詳細について説明する。

〔概要〕
本発明の実施形態は、出力電圧Ｖｏｕｔを高い精度で設定値Ｖｓに一致させることができる昇圧回路を提供するものである。具体的には、昇圧回路に設けられた昇圧コンバータ内にあるフィードバック基準電圧の誤差があっても、出力電圧Ｖｏｕｔを高い精度で設定値Ｖｓに一致させるものである。

昇圧コンバータには、出力電圧Ｖｏｕｔを設定値Ｖｓとするためにフィードバック制御を行う制御ＩＣを有するものがある。この制御ＩＣは、フィードバック端子を有しており、フィードバック端子に入力される出力電圧Ｖｏｕｔに応じた電圧と、制御ＩＣの内部にある基準電圧であるフィードバック基準電圧Ｖｒｅｆと、に基づいて、出力電圧Ｖｏｕｔが設定値Ｖｓになるようにフィードバック制御を行う。

一例として、フィードバック端子に入力される電圧は、出力電圧Ｖｏｕｔが２つの抵抗器Ｒ１，Ｒ２で抵抗分圧されることで生成される。この場合には、制御ＩＣによって制御される出力電圧Ｖｏｕｔは、以下に示す式（１）で表される。

出力電圧Ｖｏｕｔを設定値Ｖｓに維持するために、抵抗器Ｒ１及び抵抗器Ｒ２には高精度の抵抗器が用いられる。しかしながら、抵抗分圧の抵抗器Ｒ１，Ｒ２に高精度の抵抗器が用いられたとしても、フィードバック基準電圧Ｖｒｅｆの誤差が大きい場合には、出力電圧Ｖｏｕｔが大きく変動してしまう。その結果、出力電圧Ｖｏｕｔが設定値Ｖｓからずれてしまい、出力電圧Ｖｏｕｔを設定値Ｖｓに維持することができない場合がある。

また、制御ＩＣには、コントロール端子（ＣＴＲＬ端子）を有するものがある。例えば、コントロール端子にＰＷＭ（pulse width modulation）信号が入力され、制御ＩＣは、このＰＷＭ信号のＤｕｔｙ比に基づいて、出力電圧Ｖｏｕｔの制御を行う。一例として、出力電圧Ｖｏｕｔは、フィードバック基準電圧Ｖｒｅｆに対してＰＷＭ信号のＤｕｔｙ比を乗算した電圧（以下、「フィードバック電圧Ｖｆｂ」という。）を用いて、以下に示す式（２）で表される。

しかしながら、この場合には、出力電圧ＶｏｕｔをＡＤＣ等で測定し、測定した出力電圧を設定値Ｖｓに維持するためのＰＷＭ信号のＤｕｔｙ比を計算しなければならず、制御処理が複雑化する。ここで、ＰＷＭ信号のＤｕｔｙ比に基づく出力電圧Ｖｏｕｔの制御が行われれば、フィードバック基準電圧Ｖｒｅｆの誤差が補正されるため、出力電圧Ｖｏｕｔを設定値Ｖｓに維持することができる。しかしながら、フィードバック基準電圧Ｖｒｅｆの誤差が温度によって変化する場合（温度ドリフトがある場合）には、出力電圧Ｖｏｕｔを随時ＡＤＣ等で測定してＰＷＭ信号のＤｕｔｙ比を計算しなければならず、制御処理がさらに複雑化してしまう。

本発明の実施形態では、フィードバック基準電圧Ｖｒｅｆよりも誤差が低い基準電圧を生成する電源部を有し、昇圧コンバータの出力電圧または出力電圧に基づく電圧と、基準電圧と、を比較し、比較結果を示す制御信号をフィードバック端子に出力する制御部と、を備える。これにより、本発明の実施形態の昇圧回路は、フィードバック基準電圧Ｖｒｅｆの誤差に関わらず、出力電圧Ｖｏｕｔが設定値Ｖｓになるように高精度に制御することができる。

〔第１の実施形態〕
図１は、第１の実施形態の昇圧回路１の要部構成を示すブロック図である。図１に示すように、昇圧回路１は、例えば、昇圧コンバータ１０及び制御回路２０を備える。尚、以下に説明する「接続」とは、電気的な接続である。電気的な接続とは、電力や電気信号が直接的又は間接的に伝達可能であることをいう。電気的な接続は、ケーブル、抵抗、コンデンサ、ダイオード、スイッチなどの部品を介した接続であってもよい。

昇圧コンバータ１０は、コイル（インダクタ）１１、ダイオード１２、第１分圧部１３、制御ＩＣ１４、を備える。

コイル１１は、一端が電源電圧Ｖｉｎを出力する外部電源に接続され、他端がダイオード１２のアノードに接続される。ダイオード１２のカソードは、第１分圧部１３に接続される。

第１分圧部１３は、ダイオード１２のカソードと、グランド（ＧＮＤ）との間に接続される。第１分圧部１３は、昇圧コンバータ１０の出力電圧Ｖｏｕｔを抵抗分圧し、抵抗分圧した電圧（以下、「第１電圧」という。）を制御端子ＩＣのフィードバック端子Ｐ３に出力する。例えば、第１分圧部１３は、互いに直列接続された抵抗器Ｒ１と抵抗器Ｒ２とを有する。

制御ＩＣ１４は、制御用電源端子Ｐ１（Ｖｉｎ）、スイッチング端子Ｐ２（ＳＷ）、フィードバック端子Ｐ３（ＦＢ）、グランド端子Ｐ４（ＧＮＤ）、電圧誤差検出補償用端子Ｐ５（ＣＯＭＰ）、コントロール端子Ｐ６（ＣＴＲＬ）を備える。

制御用電源端子Ｐ１には、電源電圧Ｖｉｎが入力される端子である。制御ＩＣ１４は、制御用電源端子Ｐ１に入力された電源電圧Ｖｉｎによって動作する。スイッチング端子Ｐ２には、コイル１１の他端に接続される。フィードバック端子Ｐ３には、抵抗器Ｒ１及び抵抗器Ｒ２との接続点Ｎ１が接続され、第１分圧部１３の抵抗分圧によって生成された第１電圧が入力される。

グランド端子Ｐ４は、グランドに接続される。電圧誤差検出補償用端子Ｐ５には、コンデンサ１５を介してグランドが接続される。コントロール端子Ｐ６は、制御用電源端子Ｐ１に接続される。

本実施形態の制御ＩＣ１４は、スイッチング端子Ｐ２とグランドとの間をオンオフするスイッチング端子を備える。制御ＩＣ１４は、出力電圧Ｖｏｕｔを設定値Ｖｓに近づけるためのフィードバック制御を行う。設定値Ｖｓは、例えば、負荷１００に印加すべき電圧である。負荷１００は、例えば、フィールド機器などの電子機器である。フィールド機器は、例えば、渦流量計、温度センサ、流量制御弁や開閉弁等のバルブ機器、ファンやモータ等のアクチュエータ機器、その他のプラントの現場に設置される機器であって良い。

制御ＩＣ１４は、フィードバック端子Ｐ３に入力される電圧と、制御ＩＣ１４の内部にあるフィードバック基準電圧Ｖｒｅｆと、に基づいて、制御ＩＣ１４内のスイッチング素子をオンオフすることで出力電圧Ｖｏｕｔが設定値Ｖｓになるようにフィードバック制御を行う。昇圧コンバータ１０は、制御ＩＣ１４内のスイッチング素子がオンすることでコイル１１に電気エネルギーを蓄積し、そのスイッチング素子をオフすることでコイル１１に蓄積した電気エネルギーを放電する。これにより、昇圧コンバータ１０は、電源電圧Ｖｉｎを昇圧して出力電圧Ｖｏｕｔを生成することができる。

制御回路２０は、例えば、電源部２１及び制御部２２を備える。

電源部２１は、基準電圧Ｖｘを生成する。この基準電圧Ｖｘの誤差は、フィードバック基準電圧Ｖｒｅｆの誤差より小さい。例えば、電源部２１は、電源電圧Ｖｉｎに基づいて基準電圧Ｖｘを生成してもよい。

制御部２２は、昇圧コンバータ１０の出力電圧Ｖｏｕｔまたは出力電圧Ｖｏｕｔに基づく電圧と、基準電圧Ｖｘとを比較し、比較結果を示す制御信号を昇圧コンバータ１０のフィードバック端子Ｐ３に出力する。

制御部２２は、第２分圧部３０、コンパレータ３１、及び抵抗器Ｒ３を備える。

第２分圧部３０は、出力電圧Ｖｏｕｔを抵抗分圧することで出力電圧Ｖｏｕｔに基づく電圧（以下、「第２電圧」という。）Ｖｄを生成する。例えば、第２分圧部３０は、互いに直列接続された抵抗器Ｒ３と抵抗器Ｒ４とを有する。

コンパレータ３１は、第２分圧部３０によって生成された第２電圧Ｖｂと、電源部２１によって生成された基準電圧Ｖｘとを比較する。そして、コンパレータ３１は、第２電圧Ｖｂと基準電圧Ｖｘとの比較結果を出力端子から出力する。例えば、コンパレータ３１の正極入力端子には、抵抗器Ｒ３と抵抗器Ｒ４との接続点Ｎ２に接続され、第２電圧Ｖｂが入力される。コンパレータ３１の負極入力端子には、電源部２１が接続され、基準電圧Ｖｘが入力される。コンパレータ３１の出力端子は、抵抗器Ｒ３を介してフィードバック端子Ｐ３に接続される。図１に示す例では、コンパレータ３１の正電源の端子がダイオード１２のカソードに接続され、コンパレータ３１の負電源の端子がグランドに接続される。

例えば、コンパレータ３１は、基準電圧Ｖｘが第２電圧Ｖｂを超えた場合には、Ｈレベル（例えば、正電源の電圧）の信号をフィードバック端子Ｐ３に出力する。例えば、コンパレータ３１は、基準電圧Ｖｘが第２電圧Ｖｂ以下である場合には、Ｌレベル（例えば、負電源の電圧）の制御信号をフィードバック端子Ｐ３に出力する。なお、コンパレータ３１の出力電圧を電圧Ｖｃと称し、フィードバック端子Ｐ３に入力される電圧を電圧Ｖｄと称する。

以下、電源投入後の昇圧回路１の動作について、図２及び図３を用いて説明する。図２は、第１の実施形態に係る電源投入後の出力電圧Ｖｏｕｔ、第２電圧Ｖｂ、電圧Ｖｃ及び電圧Ｖｄの各電圧波形を示す。図３は、第１の実施形態による昇圧回路の動作を示す。昇圧回路１に電源電圧Ｖｉｎが投入されると、昇圧コンバータ１０は、出力電圧Ｖｏｕｔが以下の式（３）で表される設定値になるように動作する。なお、(Ｒ２／／Ｒ３)は、抵抗器Ｒ２と抵抗値Ｒ３とが並列接続された際の合成抵抗を示す。

また、昇圧回路１に電源電圧Ｖｉｎが投入されると、制御回路２０は、出力電圧Ｖｏｕｔが以下の式（４）で表される設定値Ｖｓになるような制御信号をフィードバック端子Ｐ３に出力する。

ここで、昇圧回路１の動作には、大別して第１の動作、第２の動作、及び第３の動作の３つの動作がある。まず、第１の動作について説明する。

（第１の動作）
第１の動作は、出力電圧Ｖｏｕｔが設定値Ｖｓよりも低い期間（期間Ｔ１）での動作である（Ｖｏｕｔ＜Ｖｓ）。出力電圧Ｖｏｕｔが設定値Ｖｓよりも低い場合においては、第２電圧Ｖｂが基準電圧Ｖｘよりも小さくなる。そのため、コンパレータ３１は、負電源の電圧レベルの電圧Ｖｃを出力する。その結果、フィードバック端子Ｐ３には、以下の式（５）に示す制御信号の電圧Ｖｄがフィードバック端子Ｐ３に印加される。

式（５）に示す電圧Ｖｄは、フィードバック基準電圧Ｖｒｅｆよりも低い値である。そのため、制御ＩＣ１４は、電圧Ｖｄとフィードバック基準電圧Ｖｒｅｆとの誤差が無くなるように、出力電圧Ｖｏｕｔを上昇させる動作を行う。

（第２の動作）
第２の動作は、出力電圧Ｖｏｕｔが設定値Ｖｓと同一の電圧値である期間（期間Ｔ２）での動作である（Ｖｏｕｔ＝Ｖｓ）。出力電圧Ｖｏｕｔが設定値Ｖｓと同一の電圧値である場合においては、第２電圧Ｖｂは基準電圧Ｖｘと同一の電圧値となる。この場合には、フィードバック端子Ｐ３に印加される電圧Ｖｄは、フィードバック基準電圧Ｖｒｅｆと同一となるため、制御ＩＣ１４は、現状の出力電圧Ｖｏｕｔを維持する動作を行う。

（第３の動作）
第３の動作は、出力電圧Ｖｏｕｔが設定値Ｖｓよりも高い期間（期間Ｔ３）での動作である（Ｖｏｕｔ＞Ｖｓ）。出力電圧Ｖｏｕｔが設定値Ｖｓよりも高い場合においては、第２電圧Ｖｂが基準電圧Ｖｘよりも高くなる。そのため、コンパレータ３１は、正電源の電圧レベルの電圧Ｖｃを出力する。その結果、フィードバック端子Ｐ３には、以下の式（６）に示す制御信号の電圧Ｖｄがフィードバック端子Ｐ３に印加される。

式（６）に示す電圧Ｖｄは、フィードバック基準電圧Ｖｒｅｆよりも高い値である。そのため、制御ＩＣ１４は、電圧Ｖｄとフィードバック基準電圧Ｖｒｅｆとの誤差が無くなるように、出力電圧Ｖｏｕｔを下げる動作を行う。

以上の通り、本実施形態の昇圧回路１は、電源電圧Ｖｉｎを昇圧し、昇圧した出力電圧Ｖｏｕｔをフィードバック制御により設定値Ｖｓに制御する昇圧コンバータ１０と、基準電圧Ｖｘを生成する電源部２１と、昇圧コンバータ１０の出力電圧Ｖｏｕｔまたは出力電圧Ｖｏｕｔに基づく電圧（例えば、第２電圧Ｖｂ）と、基準電圧Ｖｘと、を比較し、比較結果を示す制御信号を昇圧コンバータ１０のフィードバック端子Ｖｂに出力する制御部２２と、を備える。これにより、フィードバック基準電圧Ｖｒｅｆの誤差が大きい場合において、出力電圧Ｖｏｕｔが設定値Ｖｓから大きくずれてしまうことを抑制することができる。

〔第２の実施形態〕
図４は、本発明の第２の実施形態による昇圧回路の要部構成を示すブロック図である。尚、図４においては、図１に示す構成と同様の構成については同じ符号を付してある。尚、図４に示す通り、本実施形態の昇圧回路２は、図１に示す昇圧回路１と比較して、コンパレータ３１の出力にスイッチング素子３２が追加された構成である。

ここで、前述した第１の実施形態の昇圧回路１では、コンパレータ３１の負電源にマイナス電源を使用する場合、起動時にフィードバック端子Ｐ３にマイナス電圧が印加されてしまう場合がある。本実施形態の昇圧回路１は、スイッチング素子３２をコンパレータ３１の出力に追加して電圧Ｖｄを常にプラスの電圧レベルに維持することでコンパレータ３１の負電源にマイナス電源が使用される場合であっても、フィードバック端子Ｐ３にマイナス電圧が印加されてしまうことを防止する。

昇圧回路２は、昇圧コンバータ１０及び制御回路２０Ａを備える。制御回路２０Ａは、例えば、電源部２１及び制御部２２Ａを備える。制御部２２Ａは、例えば、第２分圧部３０、コンパレータ３１、スイッチング素子３２、抵抗器Ｒ３及び抵抗器Ｒ４を備える。

スイッチング素子３２は、コンパレータ３１の出力端子に接続された制御端子と、出力電圧Ｖｏｕｔが印加される入力端子と、フィードバック端子Ｐ３に接続される出力端子とを有する。スイッチング素子３２は、制御端子に印加される電圧によって入力端子と出力端子との間が開状態（オフ）又は閉状態（オン）になる。例えば、スイッチング素子は、ＰｃｈのＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field Effect Transistor）である。この場合には、制御端子がゲート端子であり、入力端子がソース端子であり、出力端子がドレイン端子である。出力端子は、抵抗器Ｒ４を介してグランドに接続される。

なお、昇圧回路２の動作は、第１の実施形態と比較して、式（５）及び式（６）に抵抗器Ｒ４の抵抗値の成分が含まれる点で相違し、その他の部分においては同様である。

以上の通り、本実施形態の昇圧回路２は、第１の実施形態の昇圧回路１にスイッチング素子３２及び抵抗器Ｒ４を設けた点が異なるだけで、基本的な構成は、第１の実施形態の昇圧回路１と同様である。このため、本実施形態においても、フィードバック基準電圧Ｖｒｅｆの誤差が大きい場合において、出力電圧Ｖｏｕｔが設定値Ｖｓから大きくずれてしまうことを抑制することができる。また、コンパレータ３１の負電源にマイナス電源が使用される場合であっても、第１の動作時などにおいて、フィードバック端子Ｐ３にマイナス電圧が印加されることを防止することができる。

以上、本発明の実施形態による昇圧回路について説明したが、本発明は上記実施形態に制限されることなく本発明の範囲内で自由に変更が可能である。例えば、第１の実施形態の昇圧回路１及び第２の実施形態の昇圧回路２では、コンパレータ３１の正電源に、電源電圧Ｖｉｎを用いてもよい。

また、第２の実施形態では、コンパレータ３１の負電源にマイナス電源を用いたが、第１の実施形態と同様に負電源の端子がグランドに接続されてもよい。

また、第１の実施形態の昇圧回路１及び第２の実施形態の昇圧回路２において、コンパレータ３１は、ヒステリシスコンパレータであってもよいし、オペアンプであってもよい。

また、第１の実施形態の昇圧回路１及び第２の実施形態の昇圧回路２では、第２分圧部３０を備えなくてもよい。この場合には、コンパレータ３１は、出力電圧Ｖｏｕｔと、電源部２１によって生成された基準電圧Ｖｘとを比較することになる。

１，２昇圧回路
１０昇圧コンバータ
１３第１分圧部
１４制御ＩＣ
２０制御回路
２１電源部
２２，２２Ａ制御部
３０第２分圧部
３１コンパレータ
３２スイッチング素子

Claims

入力電圧を昇圧し、フィードバック端子に印加される電圧と内部のフィードバック基準電圧とに基づいて出力電圧が設定値になるようにフィードバック制御する昇圧コンバータと、
前記フィードバック基準電圧よりも誤差が小さな基準電圧を生成する電源部と、
前記昇圧コンバータの前記出力電圧に応じた電圧と前記基準電圧とを比較し、比較結果を示す制御信号を前記昇圧コンバータの前記フィードバック端子に出力する制御部と、
を備える昇圧回路。
前記出力電圧を抵抗分圧し、抵抗分圧した電圧を前記フィードバック端子に出力する第１分圧部を備える請求項１記載の昇圧回路。
前記制御部は、前記出力電圧を抵抗分圧することで前記出力電圧に応じた電圧を生成する第２分圧部と、
前記第２分圧部によって生成された電圧と前記基準電圧とを比較するコンパレータと、
を備える請求項１又は請求項２に記載の昇圧回路。
前記コンパレータの出力端子は、前記フィードバック端子に電気的に接続される、請求項３記載の昇圧回路。
前記制御部は、前記コンパレータの出力端子に接続された制御端子と、前記出力電圧が印加される入力端子と、前記フィードバック端子に接続される出力端子とを有し、前記制御端子に印加される電圧によって前記入力端子と前記出力端子との間が開状態又は閉状態になるスイッチング素子をさらに備える、
請求項３記載の昇圧回路。