JP2010103344A - 配線基板及びその製造方法 - Google Patents

配線基板及びその製造方法 Download PDF

Info

Publication number
JP2010103344A
JP2010103344A JP2008274179A JP2008274179A JP2010103344A JP 2010103344 A JP2010103344 A JP 2010103344A JP 2008274179 A JP2008274179 A JP 2008274179A JP 2008274179 A JP2008274179 A JP 2008274179A JP 2010103344 A JP2010103344 A JP 2010103344A
Authority
JP
Japan
Prior art keywords
wiring board
metal
bump
plating layer
electronic component
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2008274179A
Other languages
English (en)
Inventor
Shigekazu Ihayazaka
茂和 伊早坂
Masaaki Kurosu
正章 黒須
Masaru Ogasawara
勝 小笠原
Katsumi Miyama
克己 見山
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
HAKODATE ELECTRONICS CO Ltd
Clover Electronics Co Ltd
Original Assignee
HAKODATE ELECTRONICS CO Ltd
Clover Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by HAKODATE ELECTRONICS CO Ltd, Clover Electronics Co Ltd filed Critical HAKODATE ELECTRONICS CO Ltd
Priority to JP2008274179A priority Critical patent/JP2010103344A/ja
Publication of JP2010103344A publication Critical patent/JP2010103344A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10Bump connectors ; Manufacturing methods related thereto
    • H01L24/15Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/15Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/15Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161Disposition
    • H01L2224/16151Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/15Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161Disposition
    • H01L2224/16151Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16237Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bonding area disposed in a recess of the surface of the item
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/11Device type
    • H01L2924/14Integrated circuits

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)
  • Electric Connection Of Electric Components To Printed Circuits (AREA)
  • Structures For Mounting Electric Components On Printed Circuit Boards (AREA)
  • Wire Bonding (AREA)

Abstract

【課題】 電子部品を配線基板に実装する際に、位置合わせが容易で、接続不良の発生を確実に防止できる配線基板及びその製造方法を提供する。
【解決手段】配線基板1は、電子部品3に形成された金属バンプ4と、配線パターンを備える配線基板2に形成され金属バンプ4が嵌合された凹部5と、凹部5の内側面を被覆して形成されると共に金属バンプ4と配線パターンとを接続する金属メッキ層6とを備える。配線基板1を製造するには、電子部品3に金属バンプ4を形成し、配線パターンを備える配線基板2に凹部5を形成する。次に、凹部5の内側面を被覆する金属メッキ層6を形成し、金属メッキ層6と配線パターンとを接続する。そして、電子部品3を配線基板2に重ね合わせ押圧して、金属バンプ4を凹部5に嵌合させ、電子部品3を配線パターンに接続する。
【選択図】 図1

Description

本発明は、半導体素子等の電子部品が実装された配線基板及びその製造方法に関するものである。
近年、電子機器は市場からの要求により著しく小型化、高性能化を遂げており、これに伴って、半導体素子(ICチップ)等の電子部品が実装された配線基板も高密度化が図られている。
配線基板自体に関しては、例えば、ICチップとの接続を必要とする位置に電極部が形成された配線基板上に所定量の熱硬化型接着剤を供給し、ICチップの電極部に形成された金属バンプを配線基板上の電極部に位置合わせして押圧、保持して、熱硬化型接着剤を加熱硬化させるというフリップチップ実装方法がある(例えば、特許文献1参照)。
しかしながら、上記フリップチップ実装による場合、接続される側である配線基板の電極部がさらにファインピッチ化、または多ピン化すると、前記金属バンプと電極部との位置合わせが困難になるばかりか、金属バンプを電極部に押圧する際に接続強度のばらつきが大きくなり、接続不良が発生することがあるという不都合がある。
そこで、多層基板の内層に金属バンプを接合する電極を形成し、多層基板の表面から電極に達する凹部を形成し、金属バンプを凹部と嵌合させて、金属バンプと凹部の底面の電極を接続するフリップチップ実装方法がある(例えば、特許文献2参照)。
特開2004−356662号公報 特開平9−115954号公報
本発明は、上記フリップチップ実装方法に比べ、電子部品を配線基板に実装する際に、電子部品と配線基板との位置合わせがより容易で、かつ、接続不良の発生をより確実に防止することができる配線基板及びその製造方法を提供することを目的とする。
本発明は、少なくとも1つの配線パターンと、配線パターンに接続された電子部品とを備える配線基板において、該電子部品の該配線基板に対向する面に形成された少なくとも1つの金属バンプと、配線基板の電子部品との接続を必要とする位置に形成され金属バンプが嵌合された凹部と、凹部の内面を被覆して形成されると共に金属バンプと配線パターンとを電気的に接続する金属メッキ層とを備えることを特徴とする。
本発明の配線基板において、電子部品は配線基板に対向する面に形成された少なくとも1つの金属バンプを備えており、その金属バンプは、配線基板の電子部品との接続を必要とする位置に形成された凹部に嵌合される。このとき、凹部の内側面は金属メッキ層により被覆されており、その金属メッキ層は、配線パターンと接続している。従って、金属メッキ層を介して、電子部品と配線パターンとが電気的に接続される。
特に、従来技術は、上記のように凹部の底面のみが通電部となるのに対し、本発明は、凹部の内側面が金属メッキ層により被覆されていることから、凹部の底面のみならず凹部の内側面全体が通電部となる。従って、本発明は、従来技術に比べて、通電部の面積がはるかに広くなり、金属バンプと配線パターンとの電気的接続が確実に達成され接続不良の発生を確実に防止することができる。
本発明の配線基板において、金属バンプは金バンプまたは銅バンプであってもよく、金属メッキ層は金メッキまたは銅メッキであってもよい。
本発明の配線基板によれば、金属バンプを凹部に嵌合することにより電子部品と配線パターンとを接続することができる。このとき、金属バンプが金バンプである場合には、金バンプは金自体の良好な展延性により凹部の位置及び形状に合わせて変形することができ、凹部の内側面を被覆している金属メッキ層と確実に密着することができる。従って、電子部品と配線基板との位置合わせをする際には、凹部と金バンプの中心軸が一致するような精密なものを行う必要がなく、容易に行うことができる。
あるいは、接続をより確実にするために、凹部の内部にはんだを塗布し、金バンプを凹部に嵌合させた後、リフローにより融解させ固化したはんだで金バンプと金属メッキを接続することもできる。
また、金属バンプが銅バンプである場合も、上記リフローによるはんだ接続が可能である。特に、銅バンプは金バンプほど容易に凹部に合わせて変形することができないことから、上記リフローによるはんだ接続が望ましい。
本発明の配線基板において、凹部は、金属バンプに対向する側に、外側ほど大径となっている開口部を備えていることが好ましい。上記開口部を備えていれば、配線基板は、開口部により金属バンプを凹部に案内することができるので、電子部品と配線基板との位置合わせをさらに容易に行うことができる。
本発明の配線基板において、電子部品は能動素子または受動素子であってもよく、配線パターンを備える配線基板であってもよい。
本発明の配線基板は、電子部品の配線基板に対向する面に少なくとも1つの金属バンプを形成する工程と、少なくとも1つの配線パターンを備える配線基板の電子部品との接続を必要とする位置に凹部を形成する工程と、凹部の内側面を被覆する金属メッキ層を形成し、金属メッキ層と配線パターンとを接続する工程と、電子部品を配線基板に重ね合わせて押圧することにより、金属バンプを凹部に嵌合させ、電子部品を配線パターンに接続する工程とを備える製造方法により、有利に製造することができる。
図1は、実施形態の配線基板の一構成例を示す説明的断面図であり、図2乃至図3は本実施形態の配線基板の製造方法を示す断面図である。
図1に示すように、本実施形態の配線基板1は、ガラスエポキシ、BTレジン等、それ自体公知の樹脂からなり、1層もしくは複数層の銅箔内層による配線パターン10を内蔵した多層プリント配線基板であるインターポーザ基板2と、シリコン、GaAs等からなる半導体素子3とを備えている。半導体素子3は、インターポーザ基板2に対向する面に形成された複数の金属バンプ4を備えており、金属バンプ4は、インターポーザ基板2に形成された凹部5に嵌合されている。凹部5は、その内側面を被覆して形成された金属メッキ層6を備え、金属メッキ層6は、金属バンプ4と凹部5の底面に露出した配線パターン10とを接続している。この結果、配線基板1では、半導体素子3は、金属バンプ4と金属メッキ層6とを介して、インターポーザ基板2内の配線パターン10に接続されている。
次に、本実施形態の配線基板1の製造方法について説明する。
まず、図2(A)に示すように、半導体素子3に少なくとも1以上の金属バンプ4を形成する。金属バンプ4は、上記インターポーザ基板2に対向する面に、半導体素子3とインターポーザ基板2の接続に必要とされる数に対応する数が形成される。
金属バンプ4は、例えば金バンプで作る場合には、キャピラリーの先端部で溶融した金に熱と超音波を加えて半導体素子3の電極部と合金を形成するワイヤ接続の技術を用いて、形成することができる。
また、金属バンプを銅バンプで作る場合も、同様の方法で形成することができるが、酸化防止のため窒素雰囲気で銅ワイヤの溶解を行う。
圧着ボール部4aの大きさは、凹部5の径や、インターポーザ基板2の配線パターンのライン間のピッチとの関係にもよるが、例えば、直径40〜100μm、厚さ8〜20μmの範囲とすることができる。また、ワイヤ部4bの大きさは、例えば、直径15〜50μm、厚さ0〜200μmの範囲とすることができる。
次に、図2(C)に示すように、インターポーザ基板2に凹部5を形成する。凹部5は、インターポーザ基板2と半導体素子3の接続を必要とする位置に、半導体素子3に形成された金属バンプ4の数に対応する数が形成される。
凹部5は、金属バンプ4に対向する側に外側ほど大径となっているテーパ状の開口部7を有する。開口部7は内側ほど小径となり、底部8は、インターポーザ基板2に内蔵された銅箔配線パターン10が露出するように形成される。前記形状を備える凹部5は、例えば、炭酸ガスレーザ、UV−YAGレーザ等のレーザ加工、又は、ザグリ加工により形成することができる。
このとき、開口部7は、金属バンプ4を案内して嵌合を容易とする大きさであることが好ましく、例えばその最大径は圧着ボール部4aの直径以下であることが好ましい。また、底部8の直径はワイヤ径4bの直径以上、開口部7の最大径以下の範囲とすることができる。
なお、凹部5は、インターポーザ基板2における層間接続として機能するものであってもよい。
次に、図2(E)に示すように、凹部5の内側面に金属メッキ層6を形成する。金属メッキ層は、図2(D)に示すように、インターポーザ基板2の凹部5を形成した面の全面に金属メッキ層6を形成した後、凹部5以外の部分になされた金属メッキ層6をエッジングすることにより形成することができる。
また、凹部5の内側面の金属メッキ層6は、上記のように凹部5を作成してから金属メッキをする以外にも、図3に示す工程で製造することもできる。具体的には、まず、図3(i)に示すように、インターポーザ基板2の半導体素子3に対向する面に、金属メッキ層6aを形成する。次に、図3(ii)に示すように、金属メッキ層6aのうちインターポーザ基板2と半導体素子3の接続を必要とする位置をエッジングし、図3(iii)に示すように、凹部5を形成する。さらに、図3(iv)に示すように、インターポーザ基板2の凹部5を形成した面の全面に金属メッキ層6bを形成し、凹部5以外の部分になされた金属メッキ層6a及び6bをエッジングする。
この工程によれば、凹部5に金属メッキ層を形成する前にあらかじめ金属メッキ層6aを形成していることから、凹部5の内側面をメッキする際に、上記金属メッキ層6aを介することで凹部5の内側面に形成された金属メッキ層6bの接着力が強くなるという利点がある。
金属メッキ層6は、例えば、銅メッキや金メッキで形成し、あるいは銅メッキ層の上に金メッキ層を積層して形成し、あるいは銅メッキ層の上にニッケルメッキ層を積層し、その上に金メッキ層を積層して形成することができる。
次に、図2(F)に示すように、金属メッキ層6の内側面にクリームはんだ9を塗布する。クリームはんだは、例えば、フラックス入りとすることにより酸化防止を図ることができる。
次に、図2(G)に示すように、インターポーザ基板2に半導体素子3を金属バンプ4が形成された面で重ね合わせ、金属バンプ4が開口部7の案内によって凹部5の内部に収容されるようにする。このとき、金属バンプ4は凹部5に収容されていればよく、金属バンプ4と凹部5との両者の中心軸を一致させるような精密な位置合わせを行う必要はない。
そして、半導体素子3をインターポーザ基板2側に重ね合わせた状態で溶着する。この結果、金属バンプ4が凹部5に嵌合すると共に、クリームはんだにより金属バンプ4と金属メッキ層6とが接合し、金属バンプ4と配線パターンとが確実に通電し、図1に示す配線基板1が得られる。
上記製造方法では、凹部5の一例として、外側ほど大径となっている開口部7を備えるとしているが、開口部は、金属バンプ4を案内して凹部5と嵌合させることができる形状を備えるものであればどのようなものであってもよい。
また、上記製造方法では、配線基板に内蔵された配線パターンの一例として、一層の配線パターン10を備えたものを説明しているが、2層以上配線パターンを備えたコア基板であってもよい。
本発明の配線基板の一構成例を示す説明的断面図。 本発明の配線基板の製造方法を示す説明的断面図。 凹部5と金属メッキ層6の製造方法を示す説明的断面図。
符号の説明
1…配線基板、 2…配線基板、 3…半導体素子、 4…金属バンプ、 5…凹部、 6…金属メッキ層、 7a…開口部、 8…底部、 9…クリームはんだ、 10…配線パターン。

Claims (10)

  1. 少なくとも1つの配線パターンと、該配線パターンに接続された電子部品とを備える配線基板において、
    該電子部品の該配線基板に対向する面に形成された少なくとも1つの金属バンプと、 該配線基板の該電子部品との接続を必要とする位置に形成され該金属バンプが嵌合された凹部と、該凹部の内面を被覆して形成されると共に該金属バンプと該配線パターンとを電気的に接続する金属メッキ層とを備えることを特徴とする配線基板。
  2. 請求項1記載の配線基板において、前記凹部は、前記金属バンプに対向する側に、外側に拡径する開口部を備えていることを特徴とする配線基板。
  3. 請求項1または請求項2記載の配線基板において、前記電子部品は能動素子または受動素子であることを特徴とする配線基板。
  4. 請求項1または請求項2記載の配線基板において、前記電子部品は配線パターンを備える配線基板であることを特徴とする配線基板。
  5. 請求項1乃至請求項4のいずれか1項記載の配線基板において、前記金属バンプ及び前記金属メッキ層はそれぞれ金又は銅からなり、この金バンプ又は銅バンプと金メッキ層又は銅メッキ層とは接合材によって接続されていることを特徴とする配線基板。
  6. 請求項5記載の配線基板において、前記接合材による接続は、はんだによる溶着であることを特徴とする配線基板。
  7. 請求項1乃至請求項4のいずれか1項記載の配線基板において、前記金属バンプ及び前記金属メッキ層は金からなり、この金バンプと金メッキ層とは圧着によって接続されていることを特徴とする配線基板。
  8. 少なくとも1つの配線パターンと、該配線パターンに接続された電子部品とを備える配線基板の製造方法であって、
    電子部品の配線基板に対向する面に少なくとも1つの金属バンプを形成する工程と、
    少なくとも1つの配線パターンを備える配線基板の該電子部品との接続を必要とする位置に凹部を形成する工程と、
    該凹部の内面を被覆する金属メッキ層を形成することにより該金属メッキ層と該配線パターンとを電気的に接続する工程と、
    該金属バンプと該凹部を位置合わせして該電子部品を該配線基板に押圧する工程と、
    該金属バンプと該配線パターンを接続する工程とを備えることを特徴とする配線基板の製造方法。
  9. 請求項8記載の製造方法において、前記金属バンプ及び前記金属メッキ層はそれぞれ金又は銅からなり、この金バンプ又は銅バンプと前記配線パターンとは該金バンプ又は銅バンプと金メッキ層又は銅メッキ層との接合材の溶着により接続されることを特徴とする配線基板の製造方法。
  10. 請求項8記載の製造方法において、前記金属バンプ及び前記金属メッキ層は金からなり、この金バンプと前記配線パターンとは該金バンプと金メッキ層の圧着により接続されることを特徴とする配線基板の製造方法。
JP2008274179A 2008-10-24 2008-10-24 配線基板及びその製造方法 Pending JP2010103344A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2008274179A JP2010103344A (ja) 2008-10-24 2008-10-24 配線基板及びその製造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2008274179A JP2010103344A (ja) 2008-10-24 2008-10-24 配線基板及びその製造方法

Publications (1)

Publication Number Publication Date
JP2010103344A true JP2010103344A (ja) 2010-05-06

Family

ID=42293727

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2008274179A Pending JP2010103344A (ja) 2008-10-24 2008-10-24 配線基板及びその製造方法

Country Status (1)

Country Link
JP (1) JP2010103344A (ja)

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0198238A (ja) * 1987-10-12 1989-04-17 Matsushita Electric Ind Co Ltd 半導体装置の実装方法
JPH09115954A (ja) * 1995-10-13 1997-05-02 Matsushita Electric Works Ltd フリップチップ実装方法
JPH10163267A (ja) * 1996-12-03 1998-06-19 Matsushita Electric Ind Co Ltd バンプ付きワークの実装方法および実装基板
JP2003273160A (ja) * 2002-03-15 2003-09-26 Matsushita Electric Ind Co Ltd 半導体実装モジュール
JP2004247621A (ja) * 2003-02-17 2004-09-02 Renesas Technology Corp 半導体装置およびその製造方法
JP2007012953A (ja) * 2005-07-01 2007-01-18 Yokogawa Electric Corp フリップチップ接合方法

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0198238A (ja) * 1987-10-12 1989-04-17 Matsushita Electric Ind Co Ltd 半導体装置の実装方法
JPH09115954A (ja) * 1995-10-13 1997-05-02 Matsushita Electric Works Ltd フリップチップ実装方法
JPH10163267A (ja) * 1996-12-03 1998-06-19 Matsushita Electric Ind Co Ltd バンプ付きワークの実装方法および実装基板
JP2003273160A (ja) * 2002-03-15 2003-09-26 Matsushita Electric Ind Co Ltd 半導体実装モジュール
JP2004247621A (ja) * 2003-02-17 2004-09-02 Renesas Technology Corp 半導体装置およびその製造方法
JP2007012953A (ja) * 2005-07-01 2007-01-18 Yokogawa Electric Corp フリップチップ接合方法

Similar Documents

Publication Publication Date Title
JP5018483B2 (ja) 電子デバイスパッケージ、モジュール、および電子機器
KR101376265B1 (ko) 배선 기판 및 그 제조 방법
US8817485B2 (en) Single-layer component package
US9515050B2 (en) Electronic apparatus having a resin filled through electrode configured to go through first and second semiconductor components
JP2005520333A (ja) 多層用基板の積層技術
TW200938020A (en) Part built-in wiring board, and manufacturing method for the part built-in wiring board
JP2008166439A (ja) 半導体装置およびその製造方法
JP4489821B2 (ja) 半導体装置及びその製造方法
JP2011060875A (ja) 電子部品内蔵基板及びその製造方法とこれを用いた半導体装置
JP4268434B2 (ja) 配線基板の製造方法
JP5128180B2 (ja) チップ内蔵基板
US20100193948A1 (en) Semiconductor device, printed wiring board for mounting the semiconductor device and connecting structure for these
KR100752672B1 (ko) 신뢰성 있는 범프 접속 구조를 갖는 인쇄 회로 기판 및 그제조방법, 및 이를 이용한 반도체 패키지
US10770386B2 (en) Wiring board, electronic device, and wiring board manufacturing method
JP2006310649A (ja) 半導体装置パッケージおよびその製造方法、ならびに半導体装置パッケージ用一括回路基板
JP4010311B2 (ja) 半導体装置および半導体装置の製造方法
US20120175158A1 (en) Circuit board
JP4759753B2 (ja) 配線基板及びその製造方法
JP2010103344A (ja) 配線基板及びその製造方法
JP5515210B2 (ja) 部品内蔵配線板、部品内蔵配線板の製造方法
JP2008311508A (ja) 電子部品パッケージおよびその製造方法
JP2008270324A (ja) 電子部品内蔵基板とこれを用いた電子機器、およびその製造方法
US20120118621A1 (en) Printed circuit board and method for manufacturing the same
JP2007115789A (ja) 積層型半導体装置および積層型半導体装置の製造方法
JP2008218942A (ja) 電子回路装置とこれを用いた電子機器、およびその製造方法

Legal Events

Date Code Title Description
A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20110726

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20110728

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20110922

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20111206