JP2010067694A

JP2010067694A - 半導体装置

Info

Publication number: JP2010067694A
Application number: JP2008230964A
Authority: JP
Inventors: Shoshichi Chin; 正七沈
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2008-09-09
Filing date: 2008-09-09
Publication date: 2010-03-25

Abstract

【課題】ゲートリーク電流を抑制することが可能な半導体装置を提供すること。
【解決手段】ＧａＮ系の基板と、この基板上に形成されたＡｌＧａＮ層１３と、このＡｌＧａＮ層１３上に、互いに離間して形成されたドレイン電極１４及びソース電極１５と、これらのドレイン電極１４とソース電極１５との間に形成され、これらの電極１４、１５に対して平行な開口１６を有する表面保護層１７と、ＡｌＧａＮ層１３上に、表面保護層１７の上部表面及び表面保護層１７の開口１６の側壁と離間するように形成されたゲート電極１８と、を具備する。
【選択図】図１Ｂ

Description

本発明は、高周波帯で動作する半導体装置に関する。

ＧａＮなどの化合物半導体を用いた電界効果型トランジスタ（ＦＥＴ：ＦｉｅｌｄＥｆｆｅｃｔＴｒａｎｓｉｓｔｏｒ）や高電子移動度トランジスタ(HEMT：High Electron Mobility Transistor)は、優れた高周波特性を有しており、マイクロ波帯で動作する半導体装置として、広く実用化されている。

ＧａＮを用いたこの種のトランジスタは、例えばＳｉＣ基板上のＧａＮバッファ層上に能動層であるＡｌＧａＮ層が形成されており、この能動層上にドレイン電極、ソース電極、ゲート電極が形成されたものである。

上述のトランジスタでは、ピエゾ圧電効果によってＡｌＧａＮ層の表面に負電荷を発生させることでＡｌＧａＮ層表面を負に帯電させるため、ゲートリーク電流が発生し、ドレイン電圧−ドレイン電流特性（ＶＤ−ＩＤ特性）を劣化させる現象である電流コラプスが生じるという問題があることが知られている。

この問題に対して、従来は、ＳｉＮからなる表面保護膜を能動層の表面に形成することでＡｌＧａＮ層表面の帯電を抑制し、ゲートリーク電流を抑制している（例えば、特許文献１、非特許文献１等参照）。なお、非特許文献１には、ゲートリーク電流は、表面保護層の材料によって変化することが開示されており、ＳｉＮを用いることが、ゲートリーク電流の抑制に最も効果的であることが開示されている。

しかし、ＧａＮ系のトランジスタにおいては、ゲート電極と表面保護層との接触面において、ゲート電極からドレイン電極側に向かって負電荷が放出されるチャージインジェクションと呼ばれる現象が生じ、表面保護層とＡｌＧａＮ層との界面の電気的状態を悪化させるため、ＡｌＧａＮ層と上述の表面保護層との界面の帯電を十分に抑制することはできず、ゲートリーク電流を十分に抑制することは困難であった。
特開２００７−７３５５５号公報 S. Arulkumaran, T. Egawa, H. Ishikawa, and T. Jimbo,"Surface passivation effects on AlGaN/GaN high-electron-mobility transistors with SiO2,Si3N4, and silicon oxynitride"、 Appl. Phys. Lett. 84, 613 (2004)

本発明の課題は、ゲートリーク電流を抑制することが可能な半導体装置を提供することにある。

本発明による半導体装置は、ＧａＮ若しくはＧａＡｓからなる半導体基板と、この半導体基板上に形成された動作層と、この動作層上に、互いに離間して形成されたドレイン電極及びソース電極と、これらのドレイン電極とソース電極との間に形成され、これらの電極に対して平行な開口を有する表面保護層と、動作層上に、表面保護層の開口の側壁と離間するように形成されたゲート電極と、を具備することを特徴とするものである。

本発明によれば、ゲートリーク電流を抑制することが可能な半導体装置を提供することができる。

以下に、本発明の実施形態について図１〜図８を参照して説明する。なお、本実施形態における半導体装置の一例としてFETを説明するが、HEMTでも同様である。

図１Ａは、本実施形態に係るFETを示す上面図であり、図１Ｂは、図１Ａの破線Ａ−Ａ´に沿った構造断面図である。

図１Ｂに示すように、本実施形態に示すFETは、ＳｉＣ基板１１上にＧａＮバッファ層１２が形成された基板であり、ＧａＮバッファ層１２上には動作層であるＡｌＧａＮ層１３が形成されている。このＡｌＧａＮ層１３上には、ドレイン電極１４、ソース電極１５が互いに離間して形成されている。また、ＡｌＧａＮ層１３上において、ドレイン電極１４とソース電極１５との間には、これらドレイン電極１４及びソース電極１５に対して平行な開口１６を有する表面保護層１７が形成されている。この表面保護層１７は、例えばＳｉＮからなる。ここで、ＳｉＮはＳｉとＮとの原子数比が１対１に限定されるものではなく、例えば本実施形態においてはＳｉとＮとの原子数比は３対４、すなわちＳｉ３Ｎ４である。このような表面保護層１７の開口１６には、ＡｌＧａＮ層１３と接するようにゲート電極１８が形成されている。

ここで、本実施形態において、ゲート電極１８は、表面保護層１７の上部表面及び表面保護層１７の開口１６の側壁と離間して形成されている。

次に、上述のFETの製造方法について、図面を参照して説明する。

まず、図２に示すように、ＧａＮバッファ層１２、ＡｌＧａＮ層１３が形成されたＳｉＣ基板１１のＡｌＧａＮ層１３上に、互いに離間してドレイン電極１４及びソース電極１５を形成する。これらの電極１４、１５は、通常と同様に形成するものであり、ＡｌＧａＮ層１３上に、ドレイン電極１４及びソース電極１５が形成される箇所に開口を有するレジスト層を形成し、このレジスト層を介して金属蒸着することで形成される。

次に、図３に示すように、ドレイン電極１４とソース電極１５との間に表面保護層１７としてＳｉＮ膜を形成した後に第１のＳｉＯ_２膜１９を形成し、これらの電極１４、１５に対して平行な開口１６を、表面保護層１７及び第１のＳｉＯ_２膜１９を貫通するように形成する。続いて、開口１６の表面及び第１のＳｉＯ_２膜１９上に、第２のＳｉＯ_２膜２０を形成する。

次に、図４に示すように、開口１６の側壁付近に第２のＳｉO_２膜２０が残留するように第２のＳｉO_２膜２０をエッチングにより除去し、サイドウォール２１を形成する。

次に、図５に示すように、開口１６上にゲート電極１８形成用開口２２が形成されるように、レジスト層２３を形成する。

次に、図６に示すように、レジスト層２３上から例えば金属２４として金を蒸着する。なお、この蒸着する金属２４は、金以外であってもよいし、金属２４以外であっても、ゲート電極１８としての機能を有するものであれば、適用可能である。

次に、図７に示すように、上部に金属２４が蒸着されたレジスト層２３を除去し、ゲート電極１８を形成する。

最後に、図７に示す装置全体を例えばバッファードフッ酸若しくは低濃度フッ酸に入れることで第１のＳｉＯ_２膜１９及びサイドウォール２１を除去し、図１に示すFETを形成することができる。

以上のように、本実施形態において、ゲート電極１８は、表面保護層１７の上部表面及び表面保護層１７の開口１６の側壁と離間して形成されている。従って、表面保護層１７へのチャージインジェクションを抑制することが可能である。このように表面保護層１７へのチャージインジェクションを抑制することができるため、表面保護層１７とＡｌＧａＮ層１３との界面が帯電することを効果的に抑制できるため、ゲートリーク電流を従来のＦＥＴよりも効果的に抑制することが可能となる。

また、上述の実施形態に係るＦＥＴのゲート電極１８は、サイドウォール２１を形成した後に形成されるため、ゲート幅の狭いゲート電極１８を容易に形成することが可能である。

以上に、本実施形態に示すFETを示した。しかし、本発明の実施形態は、これに限るものではなく、様々に変形可能である。

例えば、上述のＦＥＴは、図８に示すように、全体をＳｉO_２膜２５で覆ったものであってもよい。このように全体をＳｉO_２膜２５で覆うことで、この後の配線等の工程を、既存のＦＥＴデバイスに用いられる通常の工程と同様に行うことができる。

また、上述の各ＦＥＴにおいては、ゲート電極１８に対して対称構造であったが、本発明においては、少なくともゲート電極１８のドレイン電極１４側が表面保護層１７と離間した構造であればよい。

また、上述の各ＦＥＴにおいて、表面保護層１７は、従来から表面保護層１７として用いられているＳｉＮ以外に、ＳｉＯ_２またはＧａＮであってもよい。このような表面保護層１７であっても、ゲート電極１８は表面保護層１７と離間して形成されているため、ゲート電極１８から表面保護層１７へのチャージインジェクションを抑制することができる。従って、表面保護層１７とＡｌＧａＮ層１３との界面の帯電を効果的に抑制することができるため、ゲートリーク電流を効果的に抑制することができる。

また、上述の各ＦＥＴにおいて、表面保護層１７がＳｉＮ若しくはＧａＮからなる場合には、表面保護層１７とゲート電極１８との隙間には、ＳｉＯ_２が充填されていてもよい。ＳｉＯ_２にもゲート電極１８から表面保護層１７へのチャージインジェクション抑制できる効果があるため、ゲートリーク電流を抑制できることができる。

また、表面保護層１７がＧａＮからなる場合には、表面保護層１７とゲート電極１８との隙間には、ＳｉＮが充填されていても上述と同様の効果を得ることが可能である。さらに、表面保護層１７とゲート電極１８との隙間においては、表面保護層１７の上部表面とゲート電極１８との隙間にはＳｉＯ_２が充填され、表面保護層１７及びこの保護層１７上に充填されたＳｉＯ_２を貫通する開口１６の側壁とゲート電極１８との隙間にはＳｉＮが充填されてもよいし、これら充填されるＳｉＯ_２とＳｉＮとは逆であってもよい。このように形成されたＦＥＴであっても、上述と同様の効果を得ることが可能である。

なお、上述の実施形態はＧａＮ系のＦＥＴについて説明したが、ＧａＡｓ系のＦＥＴにおいても同様である。

本実施形態の半導体装置の構成を示す断面図である。図１Ａの破線Ａ−Ａ´に沿った構造断面図である。本実施形態の半導体装置の製造工程を説明する断面図である。本実施形態の半導体装置の製造工程を説明する断面図である。本実施形態の半導体装置の製造工程を説明する断面図である。本実施形態の半導体装置の製造工程を説明する断面図である。本実施形態の半導体装置の製造工程を説明する断面図である。本実施形態の半導体装置の製造工程を説明する断面図である。本実施形態の半導体装置の変形例を示す断面図である。

符号の説明

１１・・・ＳｉＣ基板、１２・・・ＧａＮバッファ層、１３・・・ＡｌＧａＮ層、１４・・・ドレイン電極、１５・・・ソース電極、１６・・・開口、１７・・・表面保護層、１８・・・ゲート電極、１９・・・第１のＳｉO_２膜、２０・・・第２のＳｉO_２膜、２１・・・サイドウォール、２２・・・ゲート電極形成用開口、２３・・・レジスト層、２４・・・金属、２５・・・ＳｉO_２膜。

Claims

ＧａＮ若しくはＧａＡｓからなる半導体基板と、
この半導体基板上に形成された動作層と、
この動作層上に、互いに離間して形成されたドレイン電極及びソース電極と、
これらのドレイン電極とソース電極との間に形成され、これらの電極に対して平行な開口を有する表面保護層と、
前記動作層上に、前記表面保護層の上部表面及び前記表面保護層の開口の側壁と離間するように形成されたゲート電極と、
を具備することを特徴とする半導体装置。
前記表面保護層は、ＳｉＮ、ＳｉＯ_２またはＧａＮからなることを特徴とする請求項１に記載の半導体装置。
前記表面保護層はＳｉＮまたはＧａＮからなり、
前記表面保護層と前記ゲート電極との隙間には、ＳｉO_２が充填されていることを特徴とする請求項１に記載の半導体装置。
前記表面保護層はＧａＮからなり、
前記表面保護層と前記ゲート電極との隙間には、ＳｉＮが充填されていることを特徴とする請求項１に記載の半導体装置。
前記表面保護層の上部表面と前記ゲート電極との隙間には、ＳｉＮ若しくはＳｉＯ_２のいずれか一方が充填されており、これと前記表面保護層とを貫通する開口の側壁と前記ゲート電極との隙間には、前記ＳｉＮ若しくは前記ＳｉＯ_２のうち他方が充填されていることを特徴とする請求項４に記載の半導体装置。