JP2010055088A - 表示装置及びその駆動方法 - Google Patents

Abstract

【課題】表示品質を向上させることができる表示装置及びその駆動方法を提供する。
【解決手段】ディザリング映像信号に対応して映像を表示する多数のディザリングブロックを含み、各ディザリングブロックはフレーム毎に極性が反転して駆動される多数の画素を含む表示パネルと、各ディザリングブロック内の多数の画素のうちディザリングの対象になる複数のディザリング画素を決定するディザリングパターンを利用し、ディザリング映像信号を生成する映像信号制御部と、を含み、各ディザリングブロックが含む正極性ディザリング画素の数と負極性ディザリング画素の数とが一致する。
【選択図】図５

Description

本発明は、表示装置及びその駆動方法に関するものであって、より詳細には、表示品質を向上させることができる表示装置及びその駆動方法に関するものである。

表示装置は、一般的に表示パネルとパネル駆動部とを含む。表示パネルは、画素電極が具備されている第１表示板、共通電極が具備されている第２表示板、第１表示板と第２表示板との間に注入された誘電率異方性を有する液晶分子を含んでもよい。パネル駆動部は、多数のゲートラインにゲート信号を印加するゲートドライバ、多数のデータラインに映像データ電圧を出力するデータドライバ、およびゲートドライバ及びデータドライバの動作を制御する信号を出力する信号制御部を含んでもよい。

信号制御部は、表示品質を向上させるために、外部から提供された映像信号にディザリングパターンを適用し、ディザリング映像信号を出力してもよい。ディザリングパターンは、各ディザリングブロック内の画素のうちディザリングの対象になるディザリング画素を決定する。このようなディザリング処理によって、多階調を有する映像を表現することができる。しかし、ディザリング処理の結果、横ラインまたは縦ラインが視認されたり、フリッカが発生したりすることにより、表示装置の表示品質を落とすこともある。

韓国特許公開１０−２００８−００４５８３９号公報

本発明が解決しようとする課題は、表示品質を向上させることができる表示装置を提供するものである。

本発明が解決しようとする別の課題は、以上で言及した課題に制限されず、言及されていない他の課題は、以下の記載から当業者に明確に理解できるであろう。

前記課題を解決するための本発明の表示装置の一実施形態は、ディザリング映像信号に対応して映像を表示する多数のディザリングブロックを含み、各ディザリングブロックはフレーム毎に極性が反転して駆動される多数の画素を含む表示パネルと、各ディザリングブロック内の多数の画素のうちディザリングの対象になる複数のディザリング画素を決定するディザリングパターンを利用し、ディザリング映像信号を生成する映像信号制御部と、を含み、各ディザリングブロックが含む正極性ディザリング画素の数と負極性ディザリング画素の数とが一致する。

本発明のその他の具体的な内容は、詳細な説明および図に含まれている。

本発明の一実施形態による表示装置およびその駆動方法を説明するためのブロック図である。 図１の表示パネルに含まれる一画素（ＰＸ）の等価回路図である。 図１の信号制御部を説明するためのブロック図である。 図３の映像信号制御部が図１のディザリングメモリからディザリングパターンを読み出すことを説明するためのブロック図である。 各ディザリングレベルに対応するディザリングセットを示す表である。 図５の各ディザリングパターンの設定の過程を、第２ディザリングパターンを例に挙げて説明するための表である。 図５の各ディザリングパターンの設定の過程を、第２ディザリングパターンを例に挙げて説明するための表である。 図５の各ディザリングレベルに対する一連のディザリングパターンの設定を説明するための表である。 図５の各ディザリングレベルに対する一連のディザリングパターンの設定を説明するための表である。 本発明の一実施形態による表示装置の駆動方法を説明するためのフローチャートである。

本発明の利点、特徴、およびそれらを達成する方法は、図面と共に詳細に後述される実施形態を参照すると明確になるであろう。しかし、本発明は、以下で開示される実施形態に限定されるものではなく、互いに異なる多様な形態で実現されることが可能である。本実施形態は、単に本発明の開示が完全になるように、本発明が属する技術分野で通常の知識を有する者に対して発明の範疇を完全に知らせるために提供されるものであり、本発明は、請求項の範疇によってのみ定義される。なお、明細書全体にかけて、同一の参照符号は同一の構成要素を指すものとする。「および／または」は、言及されたアイテムのそれぞれおよび一つ以上のすべての組合せを含む。

第１、第２等は、多様な素子、構成要素および／またはセクションを説明するために使用される。しかしながら、これら素子、構成要素および／またはセクションは、これらの用語によって制限されない。これらの用語は単に一つの素子、構成要素、またはセクションを他の素子、構成要素、またはセクションと区別するために使用されるものである。したがって、以下で言及される第１素子、第１構成要素、または第１セクションは、本発明の技術的思想内で第２素子、第２構成要素、または第２セクションであり得る。

本明細書で使用された用語は、実施形態を説明するためのものであり、本発明を制限しようとするものではない。本明細書において単数形は、文言で特別に言及しない限り、複数形をも含む。明細書で使用される「含む（ｃｏｍｐｒｉｓｅｓ）」および／または「含む（ｃｏｍｐｒｉｓｉｎｇ）」は、言及した構成要素、段階、動作、および／または素子は、一つ以上の他の構成要素、段階、動作、および／または素子の存在または追加を排除しない。

図１は、本発明の一実施形態による表示装置およびその駆動方法を説明するためのブロック図である。図２は、図１の表示パネルに含まれる一画素（ＰＸ）の等価回路図である。

図１を参照すると、表示装置１０は、表示パネル３００、信号制御部６００、ディザリングメモリ８００、ゲートドライバ４００、データドライバ５００、および階調電圧発生部７００を含んでもよい。

表示パネル３００は、多数のゲートライン（Ｇ１〜Ｇｎ）、多数のデータライン（Ｄ１〜Ｄｍ）、および多数の画素（ＰＸ）を含む。ゲートライン（Ｇ１〜Ｇｎ）は、略行方向に延長されてお互いに略平行であり、データライン（Ｄ１〜Ｄｍ）は、略列方向に延長されてお互いに略平行である。各ゲートライン（Ｇ１〜Ｇｎ）と各データライン（Ｄ１〜Ｄｍ）とが交差する領域に各画素（ＰＸ）が定義される。ゲートドライバ４００から各ゲートライン（Ｇ１〜Ｇｎ）に各ゲート信号が入力され、データドライバ５００から各データライン（Ｄ１〜Ｄｍ）に各映像データ電圧が入力される。各画素（ＰＸ）は、各映像データ電圧に応答して映像を表示する。

後述するように、信号制御部６００は、ディザリング映像信号（ＩＤＡＴ）をデータドライバ５００に出力してもよく、データドライバは、ディザリング映像信号（ＩＤＡＴ）に対応する映像データ電圧を出力してもよい。各画素（ＰＸ）は、各映像データ電圧に応答して映像を表示するため、表示パネル３００に含まれる含む画素（ＰＸ）は、最終的にディザリング映像信号（ＩＤＡＴ）に対応する映像を表示してもよい。

また、表示パネル３００は、ディザリング映像信号（ＩＤＡＴ）に応答して映像を表示する多数のディザリングブロック（図示せず）を含んでもよい。表示パネル３００に含まれる含む各ディザリングブロックは、ディザリングパターンが適用されてもよい。各ディザリングパターンは、例えば、４×４のマトリックス形状で配列された画素（図５参照）に適用されてもよい。さらに、各ディザリングブロックは、フレーム毎に極性が反転して駆動される多数の画素（ＰＸ）を含んでもよい。これについては、各ディザリングパターンを説明するときに後述する。

図２には、一画素に対する等価回路が図示されている。画素（ＰＸ）、例えば、ｉ番目（ｉ＝１〜ｎ）のゲートライン（Ｇｉ）とｊ番目（ｊ＝１〜ｍ）のデータライン（Ｄｊ）とに接続された画素（ＰＸ）は、ゲートライン（Ｇｉ）およびデータライン（Ｄｊ）に接続されたスイッチング素子（Ｑ）と、これに接続された液晶キャパシタ（ｌｉｑｕｉｄ ｃｒｙｓｔａｌ ｃａｐａｃｉｔｏｒ）（Ｃｌｃ）および蓄積キャパシタ（ｓｔｏｒａｇｅ ｃａｐａｃｉｔｏｒ）（Ｃｓｔ）とを含む。液晶キャパシタ（Ｃｌｃ）は、二つの電極、例えば、図示するように第１表示板１００の画素電極（ＰＥ）及び第２表示板２００の共通電極（ＣＥ）と、前記二つの電極の間に介在する液晶分子１５０とで形成されてもよい。スイッチング素子（Ｑ）がオンされると、ｊ番目のデータライン（Ｄｊ）に印加された映像データ電圧が画素電極（ＰＥ）に印加される。液晶キャパシタ（Ｃｌｃ）には共通電極（ＣＥ）に印加された共通電圧（Ｖｃｏｍ）と画素電極（ＰＥ）に印加された映像データ電圧との電圧差が充電される。共通電極（ＣＥ）の一部には色フィルタ（ＣＦ）が形成されている。

再び図１を参照すると、信号制御部６００は、原映像信号（ＲＧＢ）および原映像信号（ＲＧＢ）の表示を制御する外部制御信号（ＤＥ、Ｈｓｙｎｃ、Ｖｓｙｎｃ、Ｍｃｌｋ）を受信し、ディザリング映像信号（ＩＤＡＴ）、ゲート制御信号（ＣＯＮＴ１）、およびデータ制御信号（ＣＯＮＴ２）を出力する。

具体的に信号制御部６００は、原映像信号（ＲＧＢ）を受信し、ディザリング映像信号（ＩＤＡＴ）を出力してもよい。信号制御部６００は、また、外部から外部制御信号（ＤＥ、Ｈｓｙｎｃ、Ｖｓｙｎｃ、Ｍｃｌｋ）を受信し、ゲート制御信号（ＣＯＮＴ１）およびデータ制御信号（ＣＯＮＴ２）を生成してもよい。外部制御信号の例としては、データイネーブル信号（ＤＥ）、水平同期信号（Ｈｓｙｎｃ）、垂直同期信号（Ｖｓｙｎｃ）、およびメインクロック信号（Ｍｃｌｋ）等がある。ゲート制御信号（ＣＯＮＴ１）は、ゲートドライバ４００の動作を制御するための信号であり、データ制御信号（ＣＯＮＴ２）は、データドライバ５００の動作を制御するための信号である。信号制御部６００については、図３を参照してさらに詳細に説明する。

ディザリングメモリ８００には、ディザリングレベルに対応する一連のディザリングパターンがルックアップテーブルの形態で保存されてもよい。信号制御部６００は、ディザリングメモリ８００からディザリングパターンを読み出し、読み出されたディザリングパターンを原映像信号（ＲＧＢ）に適用してディザリング映像信号（ＩＤＡＴ）を出力してもよい。これについては図４を参照してさらに詳細に説明する。

ゲートドライバ４００は、信号制御部６００からゲート制御信号（ＣＯＮＴ１）を受信して、ゲート信号をゲートライン（Ｇ１〜Ｇｎ）に印加する。ここで、ゲート信号は、ゲートオン／オフ電圧発生部（図示せず）から提供されたゲートオン電圧（Ｖｏｎ）とゲートオフ電圧（Ｖｏｆｆ）とを含んでもよい。

データドライバ５００は、信号制御部６００からデータ制御信号（ＣＯＮＴ２）を受信して、ディザリング映像信号（ＩＤＡＴ）に対応する映像データ電圧をデータライン（Ｄ１〜Ｄｍ）に印加する。ディザリング映像信号（ＩＤＡＴ）が適用されている映像データ電圧は、階調電圧発生部７００から提供された電圧であってもよい。

階調電圧発生部７００は、ディザリング映像信号（ＩＤＡＴ）が有する階調に基づいて駆動電圧（ＡＶＤＤ）を複数の映像データ電圧に分割し、その映像データ電圧をデータドライバ５００に提供してもよい。階調電圧発生部７００は、駆動電圧（ＡＶＤＤ）が印加されるノードとグラウンドとの間に直列で接続された複数の抵抗を含み、駆動電圧（ＡＶＤＤ）の電圧レベルを分割して多数の階調電圧を生成することができる。階調電圧発生部７００の内部回路は、これに限定されず多様に実現することができる。

図３は、図１の信号制御部６００を説明するためのブロック図である。

図３を参照すると、信号制御部６００は、映像信号制御部６１０と制御信号生成部６２０とを含んでもよい。

映像信号制御部６１０は、ディザリングメモリ８００に保存されたディザリングパターンを読み出して、読み出したディザリングパターンを利用してディザリング映像信号（ＩＤＡＴ）を生成し、データドライバ（図１の５００参照）にディザリング映像信号（ＩＤＡＴ）を伝送してもよい。

映像信号制御部６１０に提供される原映像信号（ＲＧＢ）のビット数は第１ビット数であり、ディザリング映像信号（ＩＤＡＴ）のビット数は第１ビット数より小さい第２ビット数であってもよい。階調電圧生成部（図１の７００参照）が出力する映像データ電圧のビット数もディザリング映像信号（ＩＤＡＴ）のビット数である第２ビット数であってもよい。

表示パネル（図１の３００参照）に含まれる各ディザリングブロックは、原映像信号（ＲＧＢ）をディザリング処理したディザリング映像信号（ＩＤＡＴ）に対応する映像を表示する。その結果、ディザリング映像信号（ＩＤＡＴ）のビット数と映像データ電圧のビット数とが原映像信号（ＲＧＢ）のビット数より小さくても、各ディザリングブロックは、原映像信号（ＲＧＢ）に対応する映像とほとんど同一な映像を表現することができる。これについては図５を参照してより詳細に説明する。

制御信号生成部６２０は、外部から外部制御信号（ＤＥ、Ｈｓｙｎｃ、Ｖｓｙｎｃ、Ｍｃｌｋ）を受信して、ゲート制御信号（ＣＯＮＴ１）およびデータ制御信号（ＣＯＮＴ２）を生成し、出力してもよい。ここで、データイネーブル信号（ＤＥ）は、原映像信号（ＲＧＢ）が入力される期間のあいだハイレベルを維持し、外部、例えば、グラフィック制御部（図示せず）から提供される信号が原映像信号（ＲＧＢ）であることを示す信号である。垂直同期信号（Ｖｓｙｎｃ）は、一フレームの開始を知らせる信号であり、水平同期信号（Ｈｓｙｎｃ）は、ゲートラインを区別する信号であり、メインクロック信号（Ｍｃｌｋ）は表示装置１０の動作に必要なすべての信号に同期するクロック信号である。

ゲート制御信号（ＣＯＮＴ１）は、ゲートドライバ４００の動作を制御するための信号である。ゲート制御信号（ＣＯＮＴ１）は、ゲートドライバ４００の動作を開始する垂直開始信号（ＳＴＶ）、ゲートオン電圧の出力時期を決定するゲートクロック信号（ＣＰＶ）、およびゲートオン電圧のパルス幅を決定する出力イネーブル信号（ＯＥ）等を含んでもよい。データ制御信号（ＣＯＮＴ２）は、データドライバ５００の動作を制御する信号である。データ制御信号（ＣＯＮＴ２）は、データドライバ５００の動作を開始する水平開始信号（ＳＴＨ）、および映像データ電圧の出力を指示する出力指示信号（ＴＰ）等を含んでもよい。

図４は、図３の映像信号制御部６１０が図１のディザリングメモリ８００からディザリングパターンを読み出すことを説明するためのブロック図である。

図４を参照すると、映像信号制御部６１０は原映像信号（ＲＧＢ）のＬＳＢ（Ｌｅａｓｔ Ｓｉｇｎｉｆｉｃａｎｔ Ｂｉｔｓ）を参照してディザリングレベルを決定し、決定したディザリングレベルに対応する一連のディザリングパターンをディザリングメモリ８００から読み出してもよい。ここで、原映像信号（ＲＧＢ）のＬＳＢは、原映像信号（ＲＧＢ）の最下位桁数を意味する。

映像信号制御部６１０は、マルチプレクサ６３０とディザリングプロセッサ６４０を含んでもよい。

マルチプレクサ６３０は、原映像信号（ＲＧＢ）のＬＳＢ（Ｌｅａｓｔ Ｓｉｇｎｉｆｉｃａｎｔ Ｂｉｔｓ）を選択信号として使用して、ディザリングメモリ８００に保存された多数のディザリングセットのうち、前記決定したディザリングレベルに対応するあるディザリングセットに含まれる一連のディザリングパターンを読み出してもよい。図４において、第１から第８ディザリングパターン（８１０〜８８０）それぞれは、各ディザリングレベルに対応する一連のディザリングパターン、すなわち、各ディザリングセットを示すものである。図４は、原映像信号（ＲＧＢ）のＬＳＢが下位３ビットである場合を例えて説明している。

例えば、ＬＳＢが０００であれば第１ディザリングパターン８１０が読み出され、ＬＳＢが００１であれば第２ディザリングパターン８２０が読み出される。ＬＳＢが０１０であれば第３ディザリングパターン（図示せず）が読み出され、ＬＳＢが０１１であれば第４ディザリングパターン（図示せず）が読み出される。ＬＳＢが１００であれば第５ディザリングパターン（図示せず）が読み出され、ＬＳＢが１０１であれば第６ディザリングパターン（図示せず）が読み出される。ＬＳＢが１１０であれば第７ディザリングパターン８７０が読み出され、ＬＳＢが１１１であれば第８ディザリングパターン８８０が読み出される。

ディザリングプロセッサ６４０は、ディザリングパターン（ＤＴＰ）を受信して、原映像信号（ＲＧＢ）をディザリングし、ディザリング映像信号（ＩＤＡＴ）を出力する。ディザリング映像信号（ＩＤＡＴ）は原映像信号（ＲＧＢ）より小さいビット数を有するが、ディザリングパターン（ＤＴＰ）が適用されることによってディザリングパターン（ＤＴＰ）が適用されない場合に比べて多階調を表現することができる。すなわち、ディザリング映像信号（ＩＤＡＴ）は、ディザリングを通して原映像信号（ＲＧＢ）のＬＳＢが含む映像情報を含んでもよい。これについては図５を参照してより詳細に説明する。

ディザリングメモリ８００には、原映像信号（ＲＧＢ）の各ディザリングレベルに対応する一連のディザリングパターンがルックアップテーブルの形態で保存されてもよい。

図５は、各ディザリングレベルに対応するディザリングセットを示す表である。

図５を参照して、ディザリング映像信号（ＩＤＡＴ）が原映像信号（ＲＧＢ）のＬＳＢに含まれる映像情報を含む場合をより詳細に説明する。図５に図示するように、原映像信号（ＲＧＢ）のＬＳＢが３桁である場合、２^３個のディザリングレベルを表現することができる。下位３ビット（ＬＳＢ ３ｂｉｔ）‘０００’，‘００１’，‘０１０’，‘０１１’，‘１００’，‘１０１’，‘１１０’および‘１１１’はそれぞれディザリングレベル‘０／８’，‘１／８’，‘２／８’，‘３／８’，‘４／８’，‘５／８’，‘６／８’および‘７／８’に対応してもよい。

ディザリングレベルによって各ディザリングブロック内のディザリング画素の個数が決定されてもよい。ここで、ディザリング画素は、各ディザリングブロックに含まれる多数の画素のうち、ディザリングの対象になる画素を意味する。ディザリングの対象になる画素は、下位３ビットを除く原映像信号（ＲＧＢ）のビットである上位ビットのデータに１を足したデータで駆動されてもよい。すなわち、ディザリングの対象になる画素には、原映像信号（ＲＧＢ）の上位ビットのデータに１を足したデータに対応する電圧値を有する映像データ電圧が印加されてもよい。そして、ディザリングの対象にならない画素に印加される映像データ電圧は、原映像信号（ＲＧＢ）の上位ビットのデータに対応する電圧値を有する映像データ電圧であってもよい。

ディザリングレベル‘０／８’、‘１／８’、‘２／８’、‘３／８’、‘４／８’、‘５／８’、‘６／８’、および‘７／８’に応じて、各ディザリングブロック内のディザリング画素の個数は０個、２個、４個、６個、８個、１０個、１２個、１４個、および１６個にそれぞれ決定されてもよい。図５に図示する各ディザリングパターンは、各ディザリングブロック内の多数の画素のうちディザリングの対象になる複数のディザリング画素を斜線で表示している。

具体的に、原映像信号（ＲＧＢ）の下位３ビットが‘０００’である場合を表示するためには、隣接する１６個の画素を全て原映像信号（ＲＧＢ）の上位ビットのデータに対応する映像データ電圧で駆動すればよい。そして、原映像信号（ＲＧＢ）の下位３ビットのデータが‘００１’である場合を表示するためには、隣接する１６個の画素のうち２つの画素を原映像信号（ＲＧＢ）の上位ビットのデータに１を足したデータに対応する映像データ電圧で駆動すると、１６個の画素が平均的に下位３ビットが‘００１’である映像を表示することができる。

同様に、原映像信号（ＲＧＢ）の下位３ビットが‘０１０’である場合には隣接する１６個の画素のうち４個の画素を、原映像信号（ＲＧＢ）の下位３ビットが‘０１１’である場合には隣接する１６個の画素のうち６個の画素を、原映像信号（ＲＧＢ）の下位３ビットが‘１００’である場合には隣接する１６個の画素のうち８個の画素を、原映像信号（ＲＧＢ）の下位３ビットが‘１０１’である場合には隣接する１６個の画素のうち１０個の画素を、原映像信号（ＲＧＢ）の下位３ビットが‘１１０’である場合には隣接する１６個の画素のうち１２個の画素を、原映像信号（ＲＧＢ）の下位３ビットが‘１１１’である場合には隣接する１６個の画素のうち１４個の画素を上位ビットのデータに１を足したデータに対応する映像データ電圧で駆動すると、１６個の画素が平均的に各ディザリングレベルに対応する映像を表示することができる。

各ディザリングレベルに対応するディザリングセットは、一連のディザリングパターンを含んでいる。各ディザリングセットにおける一連のディザリングパターンは、それぞれ同じ数のディザリング画素を含むが、各ディザリングパターンにおけるそのディザリング画素の位置は互いに異なる。あるディザリングブロックに対するあるディザリングレベルが決定されると、前記決定されたディザリングレベルに対応する一連のディザリングパターンが、前記ディザリングブロックの連続するフレームに順次に適用される。図５では、各ディザリングレベルに対して第（８ｎ）フレームから第（８ｎ＋７）フレームに８個のディザリングパターンまたは４個のディザリングパターンが順次に適用されることを表している。このように、フレームごとにディザリング画素の位置を変更して映像を表示することよって、フリッカのような表示不良が生じることを減らすことができる。

図６Ａおよび図６Ｂを参照して、図５の各ディザリングパターンの設定をより詳細に説明する。図６Ａおよび図６Ｂは、第２ディザリングパターンを例に挙げて図５の各ディザリングパターンの設定を説明するための表である。図６Ａおよび図６Ｂにおいて、各ディザリングブロック（即ち、各第２ディザリングパターン）が４×４のマトリックス形状に配列された画素を含んでいる場合を示している。

図６Ａおよび図６Ｂを参照すると、各ディザリングブロックに含まれる画素は、フレーム毎に極性が反転して駆動されてもよい。図６Ａおよび図６Ｂにおいて、＋／−は各画素が正極性／負極性で駆動されることを意味する。連続するフレームである第（８ｎ）フレームから第（８ｎ＋７）フレームにおいて、各画素はフレームごとに極性が反転して駆動されていることを確認することができる。

各ディザリングパターンは、各ディザリングブロックに含まれる正極性ディザリング画素の数と負極性ディザリング画素の数とが一致するように設定されてもよい。図６Ａおよび図６Ｂの各ディザリングパターンから、正極性で駆動されるディザリング画素、すなわち、正極性ディザリング画素の数と、負極性で駆動されるディザリング画素、すなわち、負極性ディザリング画素の数とが一致することを確認することができる。図６Ａおよび図６Ｂの第（８ｎ）フレームから第（８ｎ＋７）フレームに適用される各ディザリングパターンにおいて、正極性ディザリング画素の数及び負極性ディザリング画素の数は、それぞれ１個である。

各ディザリングパターンは、ディザリング極性行列を構成する要素の和が０になるように設定されてもよい。ディザリング極性行列の各要素は、ディザリングブロック内の各画素に対応する。そして、ディザリング極性行列の各要素は、ディザリングブロック内の各画素がディザリング対象であるかどうかを示し、前記ディザリングの対象になったディザリング画素の極性を示す。図６Ａおよび図６Ｂに図示するディザリング極性行列において、０はディザリングの対象ではない画素を意味し、＋１は正極性ディザリング画素を意味し、−１は負極性ディザリング画素を意味する。図６Ａおよび図６Ｂに図示する各ディザリング極性行列から、各ディザリングパターンはディザリング極性行列を構成する要素の和が０になるように設定されることを確認することができる。

さらに、各ディザリングパターンは、ディザリング極性行列を構成する要素の和が０になるだけではなく、行極性の和の合計値および列極性の和の合計値のうち少なくとも一つが０になるように設定されてもよい。各行極性の和は、ディザリング極性行列の各行を構成する要素の和であり、各列極性の和は、ディザリング極性行列の各列を構成する要素の和である。

図６Ａの第（８ｎ）フレームに適用されるディザリングパターンに対応するディザリング極性行列を例に挙げて説明すると、第１行の行極性の和は＋１であり、第２行の行極性の和は０であり、第３行の行極性の和は−１であり、第４行の行極性の和は０である。したがって、第１〜第４行の行極性の和の合計値（Ｓｕｍ（行極性の和））は０になる。また、第１列の列極性の和は＋１であり、第２列の列極性の和は０であり、第３列の列極性の和は−１であり、第４列の列極性の和は０である。したがって、第１〜第４列の列極性の和の合計値（Ｓｕｍ（列極性の和））は０になる。このように、各ディザリングパターンは、行極性の和の合計値および列極性の和の合計値のうち少なくとも一つが０になるように設定されてもよい。便宜上説明を省略するが、図６Ａおよび図６Ｂの第（８ｎ＋１）フレーム〜第（８ｎ＋７）フレームにも同一の説明が適用される。

さらにディザリングパターンは、ディザリング極性行列を構成する要素の和が０になり、行極性の和の合計値および列極性の和の合計値のうち少なくとも一つが０になるだけではなく、行極性の和と各列極性の和とがそれぞれ０になるように設定されてもよい。例えば、図５の第５ディザリングパターンのうち第（８ｎ＋１）および第（８ｎ＋３）フレームに適用されるディザリングパターンに対応するディザリング極性行列（図示せず）等を見ると、各行極性の和と各列極性の和とがそれぞれ０になるようにディザリングパターンが設定されていることを確認することができる。

図７Ａおよび図７Ｂを参照して、ディザリングセットに含まれる一連のディザリングパターンの設定を説明する。図７Ａおよび図７Ｂは、図５の各ディザリングレベルに対する一連のディザリングパターンの設定を説明するための表である。

ディザリングセットに含まれる一連のディザリングパターンは、一連のディザリングパターンそれぞれのディザリング極性行列を合計した和行列（ｃｏｍｂｉｎｅｄ ｍａｔｒｉｘ）を利用して設定されてもよい。図７Ａおよび図７Ｂには、各ディザリングレベルに対する和行列が図示されている。

一連のディザリングパターンは、和行列の各行を構成する要素の和である行極性の和の合計値および和行列の各列を構成する要素の和である列極性の和の合計値のうち少なくとも一つが０になるように設定されてもよい。

図６Ａおよび図６Ｂを参照して説明した１／８ディザリングレベルに対応する第２ディザリングパターンを例に挙げて説明すると、和行列の第１行の行極性の和は０であり、第２行の行極性の和は０であり、第３行の行極性の和は０であり、第４行の行極性の和は０である。したがって、第１〜第４行の行極性の和の合計値（Ｓｕｍ（行極性の和））は０になる。また、第１列の列極性の和は０であり、第２列の列極性の和は０であり、第３列の列極性の和は０であり、第４列の列極性の和は０である。したがって、第１〜第４列の列極性の和の合計値（Ｓｕｍ（列極性の和））は０になる。このように、一連のディザリングパターンは、和行列の行極性の和の合計値および列極性の和の合計値のうち少なくとも一つが０になるように設定されてもよい。同様の説明が０／８ディザリングレベルに対応する第１ディザリングパターン、２／８ディザリングレベル〜７／８ディザリングレベルにそれぞれ対応する第３ディザリングパターン〜第８ディザリングパターンにも適用される。

さらに一連のディザリングパターンは、和行列の各行極性の和と和行列の各列極性の和とがそれぞれ０になるように設定されてもよい。図７Ａおよび図７Ｂから、０／８ディザリングレベル〜７／８ディザリングレベルに対応するすべての和行列において、和行列の各行極性の和と和行列の各列極性の和とがそれぞれ０になるように一連のディザリングパターンが設定されることを確認することができる。

図８を参照して、本発明の一実施形態による表示装置の駆動方法における各ディザリングパターンの設定過程、及び一連のディザリングパターンの設定過程を説明する。図８は、本発明の一実施形態による表示装置の駆動方法を説明するためのフローチャートである。

先ず、本発明の一実施形態による表示装置の駆動方法における各ディザリングパターンの設定の過程を説明する。

先にテスト用ディザリングパターンに対するディザリング極性行列を求める（Ｓ７１０）。

次いで、テスト用ディザリングパターンのディザリング極性行列を構成する要素の和が０であるのかを判断する（Ｓ７２０）。

次いで、テスト用ディザリングパターンのディザリング極性行列を構成する要素の和が０であれば、前記テスト用ディザリングパターンをディザリングパターンに設定する（Ｓ７３０）。

ここで、テスト用ディザリングパターンのディザリング極性行列を構成する要素の和が０になるだけではなく、テスト用ディザリングパターンのディザリング極性行列において、行極性の和の合計値および列極性の和の合計値のうち少なくとも一つが０になるテスト用ディザリングパターンをディザリングパターンに設定していもよい。

さらに、テスト用ディザリングパターンのディザリング極性行列を構成する要素の和が０になり、行極性の和の合計値および列極性の和の合計値のうち少なくとも一つが０になるだけではなく、テスト用ディザリングパターンのディザリング極性行列において、各行極性の和と各列極性の和とがそれぞれ０になるテスト用ディザリングパターンをディザリングパターンに設定してもよい。

これとは異なり、テスト用ディザリングパターンのディザリング極性行列を構成する要素の和が０でなければ、テスト用ディザリングパターンを調整する（Ｓ７２５）。

次に、本発明の一実施形態による表示装置の駆動方法における一連のディザリングパターンの設定過程を説明する。

一連のディザリングパターンの設定において、各ディザリングブロックに含まれる正極性ディザリング画素の数と負極性ディザリング画素の数とが一致するディザリングパターンを複数個選択し、前記選択された複数個のディザリングパターンを一連のディザリングパターンに設定する。

具体的に、先ず、前記過程（Ｓ７１０〜Ｓ７３０）を多数回繰り返し、各ディザリングレベルに対して多数のディザリングパターンを設定する。

次いで、各ディザリングレベルに対して設定された多数のディザリングパターンのうち、複数個のディザリングパターンを選択する（Ｓ７４０）。

次いで、選択された複数個のディザリングパターンのそれぞれのディザリング極性行列の和である和行列を求める（Ｓ７５０）。

次いで、和行列を構成する要素の和が０であるのかを判断する（Ｓ７６０）。

次いで、和行列を構成する要素の和が０であれば、選択された複数個のディザリングパターンを各ディザリングレベルに対応する一連のディザリングパターンに設定する（Ｓ７６０）。

ここで、和行列を構成する要素の和が０になるだけではなく、和行列の行極性の和の合計値および和行列の列極性の和の合計値のうち少なくとも一つが０になる複数個のディザリングパターンを各ディザリングレベルに対応する一連のディザリングパターンに設定してもよい。

さらに、和行列を構成する要素の和が０になり、和行列の行極性の和の合計値および和行列の列極性の和の合計値のうち少なくとも一つが０になるだけではなく、和行列の各行極性の和と和行列の各列極性の和とがそれぞれ０になる複数個のディザリングパターンを各ディザリングレベルに対応する一連のディザリングパターンに設定してもよい。

このように、一連のディザリングパターンは、選択された複数個のディザリングパターンそれぞれのディザリング極性行列の合計した和行列を利用して設定する。

前述した本発明の一実施形態による表示装置およびその駆動方法によると、ディザリングパターンを設定する過程において、ディザリング画素の極性を考慮してディザリングパターンを設定する。すなわち、各ディザリングパターンに対してディザリング極性行列を利用して各ディザリングレベルに対応する一連のディザリングパターンの和行列を利用し、ディザリングパターン設定時におけるディザリング画素の極性を考慮する。各ディザリングブロックに含まれる正極性ディザリング画素の数と負極性ディザリング画素の数とが一致するように各ディザリングパターンを設定することによって表示装置の表示品質を向上することができる。

以上、図面を参照して本発明の実施形態について説明したが、本発明が属する技術分野で通常の知識を有する者は、本発明が、その技術的思想や必須の特徴を変更しない範囲で他の具体的な形態で実施され得ることを理解することができる。したがって、上記実施形態はすべての面で例示的なものであり、限定的ではないものと理解しなければならない。

Claims (10)

1. ディザリング映像信号に対応する映像を表示する多数のディザリングブロックを含み、前記各ディザリングブロックはフレーム毎に極性が反転して駆動される多数の画素からなる表示パネルと、
   前記各ディザリングブロック内の多数の画素のうち、ディザリングの対象になる複数のディザリング画素を決定するディザリングパターンを利用し、前記ディザリング映像信号を生成する映像信号制御部と、
   を含み、
   前記各ディザリングブロックに含まれる正極性ディザリング画素の数と負極性ディザリング画素の数とが一致することを特徴とする表示装置。
2. ディザリング極性行列の各要素は、前記ディザリングブロック内の各画素に対応し、前記各画素がディザリングの対象であるかどうか及び前記ディザリングの対象であるディザリング画素の極性を示し、
   前記ディザリングパターンは、前記ディザリング極性行列を構成する要素の和が０になるように設定されることを特徴とする請求項１に記載の表示装置。
3. 各行極性の和は、前記ディザリング極性行列の各行を構成する要素の和であり、各列極性の和は、前記ディザリング極性行列の各列を構成する要素の和であり、
   前記ディザリングパターンは、前記行極性の和の合計値および前記列極性の和の合計値のうち少なくとも一つが０になるように設定されることを特徴とする請求項２に記載の表示装置。
4. 前記ディザリングパターンは、前記各行極性の和と前記各列極性の和とがそれぞれ０になるように設定されることを特徴とする請求項３に記載の表示装置。
5. ディザリングレベルによって前記各ディザリングブロック内の前記ディザリング画素の個数が決定され、
   前記ディザリングレベルに対応する一連のディザリングパターンを含むディザリングセットが設定されることを特徴とする請求項１に記載の表示装置。
6. ディザリング極性行列の各要素は、前記ディザリングブロック内の各画素に対応し、前記各画素がディザリングの対象であるかどうか及び前記ディザリングの対象であるディザリング画素の極性を示し、
   前記ディザリングセットが含む一連のディザリングパターンは、前記一連のディザリングパターンそれぞれの前記ディザリング極性行列を合計した和行列を利用して設定されることを特徴とする請求項５に記載の表示装置。
7. 前記一連のディザリングパターンは、前記和行列の各行を構成する元要素の和である行極性の和の合計値、および前記和行列の各列を構成する要素の和である列極性の和の合計値のうち少なくとも一つが０になるように設定されることを特徴とする請求項６に記載の表示装置。
8. 前記一連のディザリングパターンは、前記和行列の前記各行極性の和と前記和行列の前記各列極性の和とがそれぞれ０になるように設定されることを特徴とする請求項７に記載の表示装置。
9. 前記ディザリング映像信号を受信して映像データ電圧を出力するデータドライバをさらに含み、
   前記映像信号制御部はビット数が第１ビット数である原映像信号を受信し、前記映像データ電圧のビット数は前記第１ビット数より小さい第２ビット数であり、前記ディザリングレベルは前記原映像信号のＬＳＢによって決定されることを特徴とする請求項５に記載の表示装置。
10. 前記決定されたディザリングレベルに対して設定された一連のディザリングパターンは、連続するフレームに順次に適用されることを特徴とする請求項９に記載の表示装置。