KR101574525B1 - 표시 장치와 그 구동 방법 - Google Patents

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Abstract

표시 품질을 향상시킬 수 있는 표시 장치와 그 구동 방법이 제공된다. 본 발명의 일 실시예에 따른 표시 장치는 디더링 영상 신호에 응답하여 영상을 표시하는 다수의 디더링 블록들을 포함하는 표시 패널과, 각 디더링 블록 내의 다수의 화소들 중 디더링 대상이 되는 복수의 디더링 화소들을 결정하는 디더링 패턴을 이용하여, 디더링 영상 신호를 생성하는 영상 신호 제어부를 포함한다. 각 디더링 블록은 프레임 단위로 극성이 반전되어 구동되는 다수의 화소들을 포함하며, 각 디더링 블록이 포함하는 정극성 디더링 화소의 수와 부극성 디더링 화소의 수가 일치한다.
표시 장치, 디더링 패턴, 극성, 디더링 극성행렬

Description

표시 장치와 그 구동 방법 {Display device and driving method of the same}
본 발명은 표시 장치와 그 구동 방법에 관한 것으로, 보다 상세하게는 표시 품질을 향상시킬 수 있는 표시 장치와 그 구동 방법에 관한 것이다.
표시 장치는 표시 패널과 패널 구동부를 포함할 수 있다. 표시 패널은 화소 전극이 구비된 제1 표시판, 공통 전극이 구비된 제2 표시판, 제1 표시판과 제2 표시판 사이에 주입된 유전율 이방성(dielectric anisotropy)을 갖는 액정 분자들을 포함할 수 있다. 패널 구동부는 다수의 게이트 라인에 게이트 신호를 인가하는 게이트 드라이버, 다수의 데이터 라인에 영상 데이터 전압을 출력하는 데이터 드라이버, 및 게이트 드라이버와 데이터 드라이버의 동작을 제어하는 신호들을 출력하는 신호 제어부를 포함할 수 있다.
신호 제어부는 표시 품질을 향상시키기 위해 외부로부터 제공받은 영상 신호에 디더링 패턴을 적용하여 디더링 영상 신호를 출력할 수 있다. 디더링 패턴은 각 디더링 블록 내의 화소들 중 디더링 대상이 되는 디더링 화소들을 결정한다. 이와 같은 디더링 처리에 의해서 다계조(多階調)를 가지는 영상을 표현할 수 있다. 그런 데, 디더링 처리의 결과, 가로선 또는 세로선이 시인되거나 플리커링이 발생하여 표시 장치의 표시 품질을 떨어뜨릴 수 있다.
본 발명이 해결하고자 하는 과제는 표시 품질을 향상시킬 수 있는 표시 장치를 제공하는 것이다.
본 발명이 해결하고자 하는 다른 과제는 표시 품질을 향상시킬 수 있는 표시 장치의 구동 방법을 제공하는 것이다.
본 발명이 해결하고자 하는 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 본 발명이 속한 기술 분야의 통상의 기술자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 본 발명의 표시 장치의 일 태양(aspect)은, 디더링 영상 신호에 응답하여 영상을 표시하는 다수의 디더링 블록들을 포함하는 표시 패널과, 각 디더링 블록 내의 다수의 화소들 중 디더링 대상이 되는 복수의 디더링 화소들을 결정하는 디더링 패턴을 이용하여, 디더링 영상 신호를 생성하는 영상 신호 제어부를 포함한다. 각 디더링 블록은 프레임 단위로 극성이 반전되어 구동되는 다수의 화소들을 포함하며, 각 디더링 블록이 포함하는 정극성 디더링 화소의 수와 부극성 디더링 화소의 수가 일치한다.
다른 과제를 해결하기 위한 본 발명의 표시 장치의 구동 방법의 일 태양은, 각 디더링 블록 내의 다수의 화소들 중 디더링 대상이 되는 복수의 디더링 화소들을 결정하는 디더링 패턴을 설정하되, 각 디더링 블록이 포함하는 정극성 디더링 화소의 수와 부극성 디더링 화소의 수가 일치하도록 디더링 패턴을 설정하고, 원시 영상 신호에 디더링 패턴을 적용하여 디더링 영상 신호를 생성하고, 디더링 영상 신호에 대응하는 영상을 표시하는 것을 포함한다.
본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 또한, "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
비록 제1, 제2 등이 다양한 소자, 구성요소 및/또는 섹션들을 서술하기 위해서 사용되나, 이들 소자, 구성요소 및/또는 섹션들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자, 구성요소 또는 섹션들을 다른 소자, 구성요소 또는 섹션들과 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 소자, 제1 구성요소 또는 제1 섹션은 본 발명의 기술적 사상내에서 제2 소자, 제2 구성요소 또는 제2 섹션일 수도 있음은 물론이다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
도 1은 본 발명의 일 실시예에 따른 표시 장치 및 그 구동 방법을 설명하기 위한 블록도이고, 도 2는 도 1의 표시 패널이 포함하는 한 화소(PX)의 등가 회로도이다.
도 1을 참조하면, 표시 장치(10)는 표시 패널(300), 신호 제어부(600), 디더링 메모리(800), 게이트 드라이버(400), 데이터 드라이버(500), 및 계조 전압 발생부(700)를 포함할 수 있다.
표시 패널(300)은 다수의 게이트 라인(G1~Gn)과 다수의 데이터 라인(D1~Dm) 및 다수의 화소(PX)를 포함한다. 게이트 라인(G1~Gn)은 대략 행 방향으로 연장되어 서로가 거의 평행하고, 데이터 라인(D1~Dm)은 대략 열 방향으로 연장되어 서로가 거의 평행하다. 각 게이트 라인(G1~Gn)과 각 데이터 라인(D1~Dm)이 교차하는 영역에 각 화소(PX)가 정의된다. 게이트 드라이버(400)으로부터 각 게이트 라인(G1~Gn) 에 각 게이트 신호가 입력되고, 데이터 드라이버(500)으로부터 각 데이터 라인(D1~Dm)에 각 영상 데이터 전압이 입력된다. 각 화소(PX)는 각 영상 데이터 전압에 응답하여 영상을 표시한다.
후술하는 바와 같이, 신호 제어부(600)는 디더링 영상 신호(IDAT)를 데이터 드라이버(500)에 출력할 수 있고, 데이터 드라이버는 디더링 영상 신호(IDAT)에 대응하는 영상 데이터 전압을 출력할 수 있다. 각 화소(PX)는 각 영상 데이터 전압에 응답하여 영상을 표시하므로, 결국 표시 패널(300)이 포함하는 화소(PX)들은 디더링 영상 신호(IDAT)에 대응하는 영상을 표시할 수 있다.
또한, 표시 패널(300)은 디더링 영상 신호(IDAT)에 응답하여 영상을 표시하는 다수의 디더링 블록들(미도시)을 포함할 수 있다. 표시 패널(300)이 포함하는 각 디더링 블록은 디더링 패턴이 적용되는 단위가 될 수 있다. 각 디더링 패턴은 예를 들어, 4×4의 매트릭스 형태로 배열된 화소들(도 5 참조)에 적용될 수 있다. 그리고, 각 디더링 블록은 프레임 단위로 극성이 반전되어 구동되는 다수의 화소(PX)들을 포함할 수 있다. 이에 대해서는 각 디더링 패턴을 설명하면서 후술한다.
도 2에 한 화소에 대한 등가 회로가 도시되어 있다. 화소(PX), 예를 들면 i번째(i=1~n) 게이트 라인(Gi)과 j번째(j=1~m) 데이터 라인(Dj)에 연결된 화소(PX)는, 게이트 라인(Gi) 및 데이터 라인(Dj)에 연결된 스위칭 소자(Q)와, 이에 연결된 액정 커패시터(liquid crystal capacitor)(Clc) 및 유지 커패시터(storage capacitor)(Cst)를 포함한다. 액정 커패시터(Clc)는 두 전극 예를 들어, 도시한 바 와 같이 제1 표시판(100)의 화소 전극(PE)과, 제2 표시판(200)의 공통 전극(CE) 및 상기 두 전극 사이에 개재된 액정 분자들(150)로 이루어질 수 있다. 스위칭 소자(Q)가 턴-온되면, j번째 데이터 라인(Dj)에 인가된 영상 데이터 전압이 화소 전극(PE)에 인가될 수 있다. 액정 커패시터(Clc)는 공통 전극(CE)에 인가된 공통 전압(Vcom)과 화소 전극(PE)에 인가된 영상 데이터 전압의 전압차를 충전할 수 있다. 공통 전극(CE)의 일부에는 색필터(CF)가 형성되어 있다.
다시 도 1을 참조하면, 신호 제어부(600)는 원시 영상 신호(RGB) 및 이들의 표시를 제어하는 외부 제어 신호들(DE, Hsync, Vsync, Mclk)를 입력받아, 디더링 영상 신호(IDAT), 게이트 제어 신호(CONT1), 및 데이터 제어 신호(CONT2)를 출력한다.
구체적으로 신호 제어부(600)는 원시 영상 신호(RGB)를 입력받아 디더링 영상 신호(IDAT)를 출력할 수 있다. 신호 제어부(600)는 또한, 외부로부터 외부 제어 신호들(DE, Hsync, Vsync, Mclk)을 입력받아 게이트 제어 신호(CONT1) 및 데이터 제어 신호(CONT2)를 생성할 수 있다. 외부 제어 신호의 예로는 데이터 인에이블 신호(DE), 수평 동기 신호(Hsync)와 수직 동기 신호(Vsync), 및 메인 클럭 신호(Mclk) 등이 있다. 게이트 제어 신호(CONT1)는 게이트 드라이버(400)의 동작을 제어하기 위한 신호이고, 데이터 제어 신호(CONT2)는 데이터 드라이버(500)의 동작을 제어하기 위한 신호이다. 신호 제어부(600)에 대해서는 도 3을 참조하여 더 상세히 설명한다.
디더링 메모리(800)에는 디더링 레벨에 대응하는 일련의 디더링 패턴들이 룩 업 테이블의 형태로 저장될 수 있다. 신호 제어부(900)는 디더링 메모리(800)로부터 디더링 패턴을 독출하고, 독출된 디더링 패턴을 원시 영상 신호(RGB)에 적용하여 디더링 영상 신호(IDAT)를 출력할 수 있다. 이에 대해서는 도 4를 참조하여 더 상세히 설명한다.
게이트 드라이버(400)는 신호 제어부(600)로부터 게이트 제어 신호(CONT1)를 제공받아 게이트 신호를 게이트 라인(G1~Gn)에 인가한다. 여기서 게이트 신호는 게이트 온/오프 전압 발생부(미도시)로부터 제공된 게이트 온 전압(Von)과 게이트 오프 전압(Voff)의 조합으로 이루어질 수 있다.
데이터 드라이버(500)는 신호 제어부(600)로부터 데이터 제어 신호(CONT2)를 제공받아 디더링 영상 신호(IDAT)에 대응하는 영상 데이터 전압을 데이터 라인(D1~Dm)에 인가한다. 디더링 영상 신호(IDAT)에 대응하는 영상 데이터 전압은 계조 전압 발생부(700)로부터 제공된 전압일 수 있다.
계조 전압 발생부(700)는 디더링 영상 신호(IDAT)가 가지는 계조에 따라서, 구동 전압(AVDD)을 분배한 영상 데이터 전압을 제공할 수 있다. 계조 전압 발생부(700)는 구동 전압(AVDD)이 인가되는 노드와 그라운드 사이에 직렬로 연결된 복수의 저항을 포함하여, 구동 전압(AVDD)의 전압 레벨을 분배하여 다수의 계조 전압을 생성할 수 있다. 계조 전압 발생부(700)의 내부 회로는 이에 한정되지 않고, 다양하게 구현될 수 있다.
도 3은 도 1의 신호 제어부를 설명하기 위한 블록도이다.
도 3을 참조하면, 신호 제어부(600)는 영상 신호 제어부(610)와 제어 신호 생성부(620)를 포함할 수 있다.
영상 신호 제어부(610)는 디더링 메모리(800)에 저장된 디더링 패턴을 독출하고 독출된 디더링 패턴을 이용하여, 데이터 드라이버(도 1의 500 참조)에 디더링 영상 신호(IDAT)를 전송할 수 있다.
영상 신호 제어부(610)에 제공되는 원시 영상 신호(RGB)는 비트수가 제1 비트이고, 디더링 영상 신호(IDAT)는 비트수가 상기 제1 비트보다 작은 제2 비트일 수 있다. 계조 전압 생성부(도 1의 700 참조)가 출력하는 영상 데이터 전압의 비트수도 디더링 영상 신호(IDAT)의 비트수인 제2 비트일 수 있다.
그런데 표시 패널(도 1의 300 참조)이 포함하는 각 디더링 블록은 원시 영상 신호(RGB)를 디더링 처리한 디더링 영상 신호(IDAT)에 대응하는 영상을 표시한다. 그 결과 디더링 영상 신호(IDAT)의 비트수와 영상 데이터 전압의 비트수가 원시 영상 신호(RGB)의 비트수보다 작더라도, 원시 영상 신호(RGB)에 대응하는 영상을 근사하게 표현할 수 있다. 이에 대해서는 도 5를 참조하여 보다 상세하게 설명한다.
제어 신호 생성부(620)는 외부로부터 외부 제어 신호들(DE, Hsync, Vsync, Mclk)을 입력받아 게이트 제어 신호(CONT1) 및 데이터 제어 신호(CONT2)를 생성할 수 있다. 여기서, 데이터 인에이블 신호(DE)는 원시 영상 신호(RGB)가 입력되는 구간 동안 하이 레벨을 유지하여 외부, 예를 들어 그래픽 제어기(미도시)에서 제공되는 신호가 원시 영상 신호(RGB)임을 알리는 신호이고, 수직 동기 신호(Vsync)는 한 프레임의 시작을 알리는 신호이고, 수평 동기 신호(Hsync)는 게이트 라인을 구별하는 신호이며, 메인 클럭 신호(Mclk)는 표시 장치(10)의 동작에 필요한 모든 신호들 의 동기가 되는 클럭 신호이다.
게이트 제어 신호(CONT1)는 게이트 드라이버(400)의 동작을 제어하기 위한 신호이다. 게이트 제어 신호(CONT1)는 게이트 드라이버(400)의 동작을 개시하는 수직 시작 신호(STV), 게이트 온 전압의 출력 시기를 결정하는 게이트 클럭 신호(CPV) 및 게이트 온 전압의 펄스 폭을 결정하는 출력 인에이블 신호(OE) 등을 포함할 수 있다. 데이터 제어 신호(CONT2)는 데이터 드라이버(500)의 동작을 제어하는 신호이다. 데이터 제어 신호(CONT2)는 데이터 드라이버(500)의 동작을 개시하는 수평 개시 신호(STH) 및 영상 데이터 전압의 출력을 지시하는 출력 지시 신호(TP) 등을 포함할 수 있다.
도 4는 도 3의 영상 신호 제어부가 도 1의 디더링 메모리로부터 디더링 패턴을 독출하는 것을 설명하기 위한 블록도이다.
도 4를 참조하면, 영상 신호 제어부(610)는 원시 영상 신호(RGB)의 LSB(Least Significant Bits)를 참조하여, 디더링 레벨을 결정하고, 결정된 디더링 레벨에 대응하는 일련의 디더링 패턴들을 디더링 메모리(800)로부터 독출할 수 있다. 여기서, 원시 영상 신호(RGB)의 LSB는 원시 영상 신호(RGB)의 최하위 자리수들을 의미한다.
영상 신호 제어부(610)는 멀티플렉서(630)와 디더링 처리기(640)을 포함할 수 있다.
멀티플렉서(630)는 원시 영상 신호(RGB)의 LSB(Least Significant Bits)를 선택 신호로 사용하여 디더링 메모리에 저장된 다수의 디더링 세트 중 상기 결정된 디더링 레벨에 대응하는 디더링 세트가 포함하는 일련의 디더링 패턴들을 독출할 수 있다. 도 4에서 제1 내지 제8 디더링 패턴들(810 내지 880) 각각은 각 디더링 레벨에 대응하는 일련의 디더링 패턴들, 즉 각 디더링 세트를 나타낸 것이다. 도 4는 LSB가 원시 영상 신호(RGB)의 하위 3비트인 경우를 예로 들어 설명하고 있다.
예를 들어, LSB가 000이면 제1 디더링 패턴들(810)을 독출하고, LSB가 001이면 제2 디더링 패턴들(820)을 독출하고, LSB가 010이면 제3 디더링 패턴들(미도시)을 독출하고, LSB가 011이면 제4 디더링 패턴들(미도시)을 독출하며, LSB가 100이면 제5 디더링 패턴들(미도시)을 독출하고, LSB가 101이면 제6 디더링 패턴들(미도시)을 독출하고, LSB가 110이면 제7 디더링 패턴들(870)을 독출하며, LSB가 111이면 제8 디더링 패턴들(880)을 독출할 수 있다.
디더링 처리기(640)는 디더링 패턴(DTP)을 제공받아 원시 영상 신호(RGB)를 디더링하여 디더링 영상 신호(IDAT)를 출력할 수 있다. 디더링 영상 신호(IDAT)는 원시 영상 신호(RGB)보다 작은 비트수를 가지지만, 디더링 패턴(DTP)이 적용됨으로써 디더링 패턴(DTP)이 적용되지 않은 경우에 비하여 다계조를 표현할 수 있다. 즉, 디더링 영상 신호(IDAT)는 디더링을 통해 원시 영상 신호(RGB)의 LSB가 포함하는 영상 정보를 포함할 수 있다. 이에 대해서는 도 5를 참조하여 보다 상세하게 설명한다.
디더링 메모리(800)에는 원시 영상 신호(RGB)의 각 디더링 레벨에 대응하는 일련의 디더링 패턴들이 포함하는 각 디더링 패턴이 룩업 테이블의 형태로 저장될 수 있다.
도 5는 각 디더링 레벨에 대응하는 디더링 세트를 나타내는 표이다.
도 5를 참조하여, 디더링 영상 신호(IDAT)가 원시 영상 신호(RGB)의 LSB가 포함하는 영상 정보를 포함하는 것을 보다 상세하게 설명한다. 도 5에 도시된 바와 같이 LSB가 3자리수인 경우, 2
Figure 112008060790318-pat00001
개의 디더링 레벨을 표현할 수 있다. 하위 3비트(LSB 3bit) '000', '001', '010', '011', '100', '101', '110' 및 '111'은 각각 디더링 레벨 '0/8', '1/8', '2/8', '3/8', '4/8', '5/8', '6/8', 및 '7/8'에 대응될 수 있다.
디더링 레벨에 의해서 각 디더링 블록 내의 디더링 화소들의 개수가 결정될 수 있다. 여기서, 디더링 화소는 각 디더링 블록이 포함하는 다수의 화소들 중 디더링 대상이 되는 화소들을 의미한다. 디더링 대상이 되는 화소들은 원시 영상 신호(RGB)에서 하위 3비트를 제외한 상위 비트들의 데이터에 1을 더한 데이터로 구동될 수 있다. 즉 디더링 대상이 되는 화소들에는 원시 영상 신호(RGB)의 상위 비트들의 데이터에 1을 더한 데이터에 대응하는 전압값을 가지는 영상 데이터 전압이 인가될 수 있다. 그리고, 디더링 대상이 되지 않는 화소들에 인가되는 영상 데이터 전압은 원시 영상 신호(RGB)의 상위 비트들의 데이터에 대응하는 가지는 영상 데이터 전압이 인가될 수 있다.
디더링 레벨 '0/8', '1/8', '2/8', '3/8', '4/8', '5/8', '6/8', 및 '7/8'에 의해서 각 디더링 블록 내의 디더링 화소들의 개수가 0개, 2개, 4개, 6개, 8개, 10개, 12개, 14개, 및 16개로 각각 결정될 수 있다. 도 5에 도시된 각 디더링 패턴은 각 디더링 블록 내의 다수의 화소들 중 디더링 대상이 되는 복수의 디더링 화소들 을 빗금을 사용하여 표시하고 있다.
구체적으로, 하위 3비트가 '000'인 경우를 표시하기 위해서는 인접하는 16개의 화소들을 전부 원시 영상 신호(RGB)의 상위 비트들의 데이터에 대응하는 영상 데이터 전압으로 구동하면 된다. 그리고, 하위 3비트의 데이터가 '001'인 경우를 표시하기 위해서는 인접하는 16개의 화소들 중 두 개의 화소들을 원시 영상 신호(RGB)의 상위 비트들의 데이터에 1을 더한 데이터에 대응하는 영상 데이터 전압으로 구동하면, 16개의 화소들이 평균적으로 하위 3비트가 '001'인 영상을 표시할 수 있다.
마찬가지로, 하위 3비트가 '010'인 경우에는 인접하는 16개의 화소들 중 4개의 화소를, 하위 3비트가 '011'인 경우에는 인접하는 16개의 화소들 중 6개의 화소를, 하위 3비트가 '100'인 경우에는 인접하는 16개의 화소들 중 8개의 화소를, 하위 3비트가 '101'인 경우에는 인접하는 16개의 화소들 중 10개의 화소를, 하위 3비트가 '110'인 경우에는 인접하는 16개의 화소들 중 12개의 화소를, 하위 3비트가 '111'인 경우에는 인접하는 16개의 화소들 중 14개의 화소를 상위 비트들의 데이터에 1을 더한 데이터에 대응하는 영상 데이터 전압으로 구동하면, 16개의 화소들이 평균적으로 각 디더링 레벨에 대응하는 영상을 표시할 수 있다.
각 디더링 레벨에 대응하는 디더링 세트는 일련의 디더링 패턴들을 포함하고 있다. 각 디더링 세트가 포함하는 일련의 디더링 패턴들은 각각 동일한 수의 디더링 화소들을 포함하되, 디더링 화소들의 위치가 서로 다르다. 어떤 디더링 블록에 대하여 어떤 디더링 레벨이 결정되면, 상기 결정된 디더링 레벨에 대응하는 일련의 디더링 패턴들이, 상기 디더링 블록의 연속되는 프레임들에 순차적으로 적용된다. 도 5에서는 각 디더링 레벨에 대하여 제(8n) 프레임 내지 제(8n+7) 프레임에 8개의 디더링 패턴들 또는 4개의 디더링 패턴들이 순차적으로 적용되는 것을 표현하고 있다. 이와 같이, 프레임마다 디더링 화소들의 위치가 변경되어 영상을 표시함으로써, 플리커와 같은 표시 불량이 나타나는 것을 줄일 수 있다.
도 6a 및 도 6b를 참조하여, 도 5의 각 디더링 패턴을 설정하는 것을 보다 상세하게 설명한다. 도 6a 및 도 6b는 제2 디더링 패턴들을 예로 들어, 도 5의 각 디더링 패턴을 설정하는 것을 설명하기 위한 표이다. 도 6a 및 도 6b은 각 디더링 블록(Dither Block)이 4×4의 매트릭스 형태로 배열된 화소들을 포함하고 있는 경우를 예로 들어 도시하고 있다.
도 6a 및 도 6b를 참조하면, 각 디더링 블록(Dither Block)이 포함하는 화소들은 프레임 단위로 극성이 반전되어 구동될 수 있다. 도 6a 및 도 6b에서 +/-는 각 화소가 정극성/부극성으로 구동되는 것을 의미한다. 연속되는 프레임들인 제(n) 프레임 내지 제(8n+7) 프레임에서 각 화소는 프레임마다 극성이 반전되어 구동되고 있음을 확인할 수 있다.
각 디더링 패턴은 각 디더링 블록(Dither Block)이 포함하는 정극성 디더링 화소의 수와 부극성 디더링 화소의 수가 일치하도록 설정될 수 있다. 도 6a 및 도 6b의 각 디더링 패턴으로부터 정극성으로 구동되는 디더링 화소 즉 정극성 디더링 화소의 수와, 부극성으로 구동되는 디더링 화소 즉 부극성 디더링 화소의 수가 일치함을 확인할 수 있다. 도 6a 및 도 6b의 제(n) 프레임 내지 제(8n+7) 프레임에 적용되는 각 디더링 패턴에서 정극성 디더링 화소의 수와, 부극성 디더링 화소의 수는 각각 1개이다.
각 디더링 패턴은 디더링 극성행렬을 구성하는 원소들의 합이 0이 되도록 설정될 수 있다. 디더링 극성행렬의 각 원소는 디더링 블록(Dither Block) 내의 각 화소에 대응된다. 그리고, 디더링 극성행렬의 각 원소는 디더링 블록(Dither Block) 내의 각 화소가 디더링 대상인지 여부와, 상기 디더링 대상이 된 디더링 화소의 극성을 나타낸다. 도 6a 및 도 6b에서 도시된 디더링 극성행렬에서, 0은 디더링 대상인 아닌 화소를 의미하고, +1은 정극성 디더링 화소를 의미하며, -1은 부극성 디더링 화소를 의미한다. 도 6a 및 도 6b에 도시된 각 디더링 극성행렬로부터, 각 디더링 패턴은 디더링 극성행렬을 구성하는 원소들의 합이 0이 되도록 설정될 수 있음을 확인할 수 있다.
나아가, 각 디더링 패턴은 디더링 극성행렬을 구성하는 원소들의 합이 0이 될 뿐만 아니라, 행극성합들을 합한 값 및 열극성합들을 합한 값 중 적어도 하나가 0이 되도록 설정될 수 있다. 각 행극성합은 디더링 극성행렬의 각 행을 구성하는 원소들의 합이고, 각 열극성합은 디더링 극성행렬의 각 열을 구성하는 원소들의 합이다.
도 6a의 제(8n) 프레임에 적용되는 디더링 패턴에 대응하는 디더링 극성행렬을 예로 들어 설명하면, 제1 행의 행극성합은 +1이고, 제2 행의 행극성합은 0이고, 제3 행의 행극성합은 -1이며, 제4 행의 행극성합은 0이다. 따라서, 제1 내지 제4 행의 행극성합들을 합한 값(Sum(행극성합))은 0이 된다. 또한, 제1 열의 열극성합 은 +1이고, 제2 열의 열극성합은 0이고, 제3 열의 열극성합은 -1이며, 제4 열의 열극성합은 0이다. 따라서, 제1 내지 제4 열의 열극성합들을 합한 값(Sum(열극성합))은 0이 된다. 이와 같이, 각 디더링 패턴은 행극성합들을 합한 값 및 열극성합들을 합한 값 중 적어도 하나가 0이 되도록 설정될 수 있다. 편의상 설명을 생략하지만, 도 6a 및 도 6b의 제(8n+1) 프레임 내지 제(8n+7) 프레임에도 동일한 설명이 적용될 수 있다.
나아가 디더링 패턴은 디더링 극성행렬을 구성하는 원소들의 합이 0이 되고, 행극성합들을 합한 값 및 열극성합들을 합한 값 중 적어도 하나가 0이 될 뿐만 아니라, 행극성합과 각 열극성합이 각각 0이 되도록 설정될 수 있다. 예를 들어, 도 5의 제5 디더링 패턴들 중 제(8n+1) 및 제(8n+3) 프레임에 적용되는 디더링 패턴에 대응하는 디더링 극성행렬(미도시)들을 보면, 각 행극성합과 각 열극성합이 각각 0이 되도록 디더링 패턴이 설정되었음을 확인할 수 있다.
도 7a 및 도 7b를 참조하여, 디더링 세트가 포함하는 일련의 디더링 패턴들을 설정하는 것을 설명한다. 도 7a 및 도 7b는 도 5의 각 디더링 레벨에 대한 일련의 디더링 패턴들을 설정하는 것을 설명하기 위한 표이다.
디더링 세트가 포함하는 일련의 디더링 패턴들은, 일련의 디더링 패턴들 각각의 디더링 극성행렬들을 합한 합행렬을 이용하여 설정될 수 있다. 도 7a 및 도 7b에는 각 디더링 레벨에 대한 합행렬들이 도시되어 있다.
일련의 디더링 패턴은 합행렬의 각 행을 구성하는 원소들의 합인 행극성합들을 합한 값 및 행렬의 각 열을 구성하는 원소들의 합인 열극성합들을 합한 값 중 적어도 하나가 0이 되도록 설정될 수 있다.
도 6a 및 도 6b를 참조하여 설명한 1/8 디더링 레벨에 대응하는 제2 디더링 패턴들을 예로 들어 설명하면, 합행렬의 제1 행의 행극성합은 0이고, 제2 행의 행극성합은 0이고, 제3 행의 행극성합은 0이며, 제4 행의 행극성합은 0이다. 따라서, 제1 내지 제4 행의 행극성합들을 합한 값(Sum(행극성합))은 0이 된다. 또한, 제1 열의 열극성합은 0이고, 제2 열의 열극성합은 0이고, 제3 열의 열극성합은 0이며, 제4 열의 열극성합은 0이다. 따라서, 제1 내지 제4 열의 열극성합들을 합한 값(Sum(열극성합))은 0이 된다. 이와 같이, 일련의 디더링 패턴은 합행렬의 행극성합들을 합한 값 및 열극성합들을 합한 값 중 적어도 하나가 0이 되도록 설정될 수 있다. 마찬가지의 설명이 0/8 디더링 레벨에 대응하는 제1 디더링 패턴들, 2/8 디더링 레벨 내지 7/8 디더링 레벨에 대응하는 제3 디더링 패턴들 내지 제8 디더링 패턴들에도 적용될 수 있다.
나아가 일련의 디더링 패턴들은 합행렬의 각 행극성합과 합행렬의 각 열극성합이 각각 0이 되도록 설정될 수 있다. 도 7a 및 도 7b로부터 0/8 디더링 레벨 내지 7/8 디더링 레벨에 대응하는 모든 합행렬에 있어서, 합행렬의 각 행극성합과 합행렬의 각 열극성합이 각각 0이 되도록 일련의 디더링 패턴들이 설정되었음을 확인할 수 있다.
도 8을 참조하여, 본 발명의 일 실시예에 따른 표시 장치의 구동 방법에서 각 디더링 패턴을 설정하는 것과, 일련의 디더링 패턴들을 설정하는 것을 설명한다. 도 8은 본 발명의 일 실시예에 따른 표시 장치의 구동 방법을 설명하기 위한 순서도이다.
우선, 본 발명의 일 실시예에 따른 표시 장치의 구동 방법에서 각 디더링 패턴을 설정하는 것을 설명한다.
먼저, 테스트용 디더링 패턴에 대한 디더링 극성행렬을 구한다(S710).
이어서, 테스트용 디더링 패턴의 디더링 극성행렬을 구성하는 원소들의 합이 0이 되는가를 판단한다(S720).
이어서, 테스트용 디더링 패턴의 디더링 극성행렬을 구성하는 원소들의 합이 0이 되면, 상기 테스트용 디더링 패턴을 디더링 패턴으로 설정한다(S730).
여기서, 테스트용 디더링 패턴의 디더링 극성행렬을 구성하는 원소들의 합이 0이 될 뿐 아니라, 테스트용 디더링 패턴의 디더링 극성행렬에서, 행극성합들을 합한 값 및 열극성합들을 합한 값 중 적어도 하나가 0이 되는 테스트용 디더링 패턴을 디더링 패턴으로 설정할 수도 있다.
나아가, 테스트용 디더링 패턴의 디더링 극성행렬을 구성하는 원소들의 합이 0이 되고, 행극성합들을 합한 값 및 열극성합들을 합한 값 중 적어도 하나가 0이 될 뿐만 아니라, 테스트용 디더링 패턴의 디더링 극성행렬에서, 각 행극성합과 상기 각 열극성합이 각각 0이 되는 테스트용 디더링 패턴을 디더링 패턴으로 설정할 수도 있다.
이와 달리, 테스트용 디더링 패턴의 디더링 극성행렬을 구성하는 원소들의 합이 0이 아니면, 테스트용 디더링 패턴을 조정한다(S725).
다음으로, 본 발명의 일 실시예에 따른 표시 장치의 구동 방법에서, 일련의 디더링 패턴들을 설정하는 것을 설명한다.
일련의 디더링 패턴들을 설정하는 것은 각 디더링 블록이 포함하는 정극성 디더링 화소의 수와 부극성 디더링 화소의 수가 일치하는 디더링 패턴을 복수 개 선택하고, 상기 선택된 복수 개의 디더링 패턴들을 일련의 디더링 패턴으로 설정할 수 있다.
구체적으로 먼저, 상기 과정들(S710 내지 S730)을 다수회 거쳐서 각 디더링 레벨에 대하여 다수의 디더링 패턴을 설정한다.
이어서, 각 디더링 레벨에 대하여 설정된 다수의 디더링 패턴들 중에서, 복수개의 디더링 패턴을 선택한다(S740).
이어서, 선택된 복수개의 디더링 패턴들에 대한 디더링 극성행렬의 합인 합행렬을 구한다(S750).
이어서, 합행렬을 구성하는 원소들의 합이 0이 되는가를 판단한다(S760).
이어서, 합행렬을 구성하는 원소들의 합이 0이 되면, 선택된 복수개의 디더링 패턴들을 각 디더링 레벨에 대응하는 일련의 디더링 패턴들로 설정한다(S760).
여기서, 합행렬을 구성하는 원소들의 합이 0이 될 뿐 아니라, 합행렬의 행극성합들을 합한 값 및 합행렬의 열극성합들을 합한 값 중 적어도 하나가 0이 되는 복수개의 디더링 패턴들을 각 디더링 레벨에 대응하는 일련의 디더링 패턴들로 설정할 수도 있다.
나아가, 합행렬을 구성하는 원소들의 합이 0이 되고, 합행렬의 행극성합들을 합한 값 및 합행렬의 열극성합들을 합한 값 중 적어도 하나가 0이 될 뿐만 아니라, 합행렬의 각 행극성합과 합행렬의 각 열극성합이 각각 0이 되는 복수개의 디더링 패턴들을 각 디더링 레벨에 대응하는 일련의 디더링 패턴들로 설정할 수도 있다.
이와 같이, 일련의 디더링 패턴을 설정하는 것은 선택된 복수 개의 디더링 패턴들 각각의 디더링 극성행렬들을 합한 합행렬을 이용하여 설정할 수 있다.
전술한 본 발명의 일 실시예에 따른 표시 장치 및 그 구동 방법에 의하면, 디더링 패턴을 설정하는 과정에서, 디더링 화소들의 극성을 고려하여 디더링 패턴을 설정한다. 즉, 각 디더링 패턴에 대하여 디더링 극성행렬을 이용하고, 각 디더링 레벨에 대응하는 일련의 디더링 패턴들에 대한 합행렬을 이용하여, 디더링 패턴 설정시 디더링 화소들의 극성을 고려한다. 각 디더링 블록이 포함하는 정극성 디더링 화소의 수와 부극성 디더링 화소의 수가 일치하도록 각 디더링 패턴을 설정함으로써, 표시 장치의 표시 품질이 향상될 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
도 1은 본 발명의 일 실시예에 따른 표시 장치 및 그 구동 방법을 설명하기 위한 블록도이다.
도 2는 도 1의 표시 패널이 포함하는 한 화소(PX)의 등가 회로도이다.
도 3은 도 1의 신호 제어부를 설명하기 위한 블록도이다.
도 4는 도 3의 영상 신호 제어부가 도 1의 디더링 메모리로부터 디더링 패턴을 독출하는 것을 설명하기 위한 블록도이다.
도 5는 각 디더링 레벨에 대응하는 디더링 세트를 나타내는 표이다.
도 6a 및 도 6b는 제2 디더링 패턴들을 예로 들어, 도 5의 각 디더링 패턴을 설정하는 것을 설명하기 위한 표이다.
도 7a 및 도 7b는 도 5의 각 디더링 레벨에 대한 일련의 디더링 패턴들을 설정하는 것을 설명하기 위한 표이다.
도 8은 본 발명의 일 실시예에 따른 표시 장치의 구동 방법을 설명하기 위한 순서도이다.
(도면의 주요부분에 대한 부호의 설명)
10: 표시 장치 100: 제1 표시판
150: 액정 분자층 200: 제2 표시판
300: 표시 패널 400: 게이트 드라이버
500: 데이터 드라이버 600: 신호 제어부
610: 영상 신호 제어부 620: 제어 신호 생성부
630: 멀티플렉서 640: 디더링 처리기
700: 계조전압 발생부 800: 디더링 메모리

Claims (20)

  1. 디더링 영상 신호에 대응하여 영상을 표시하는 다수의 디더링 블록들을 포함하되, 상기 각 디더링 블록은 프레임 단위로 극성이 반전되어 구동되는 다수의 화소들을 포함하는 표시 패널; 및
    상기 각 디더링 블록 내의 다수의 화소들 중 디더링 대상이 되는 복수의 디더링 화소들을 결정하는 디더링 패턴을 이용하여, 상기 디더링 영상 신호를 생성하는 영상 신호 제어부를 포함하되,
    상기 각 디더링 블록이 포함하는 정극성 디더링 화소의 수와 부극성 디더링 화소의 수가 일치하며,
    디더링 레벨에 의해서 상기 각 디더링 블록 내의 상기 디더링 화소들의 개수가 결정되고,
    상기 디더링 레벨에 대응하는 일련의 디더링 패턴들을 포함하는 디더링 세트가 설정되며,
    디더링 극성행렬의 각 원소는 상기 디더링 블록 내의 각 화소에 대응되고,
    상기 디더링 세트가 포함하는 일련의 디더링 패턴들은, 상기 일련의 디더링 패턴들 각각의 상기 디더링 극성행렬들을 합한 합행렬을 이용하여 설정되는 표시 장치 표시 장치.
  2. 제1 항에 있어서,
    디더링 극성행렬의 각 원소는 상기 디더링 블록 내의 각 화소에 대응되고, 상기 디더링 극성행렬의 각 원소는 상기 각 화소가 디더링 대상인지 여부와, 상기 디더링 대상이 된 디더링 화소의 극성을 나타내며,
    상기 디더링 패턴은 상기 디더링 극성행렬을 구성하는 원소들의 합이 0이 되도록 설정된 표시 장치.
  3. 제2 항에 있어서,
    각 행극성합은 상기 디더링 극성행렬의 각 행을 구성하는 원소들의 합이고, 각 열극성합은 상기 디더링 극성행렬의 각 열을 구성하는 원소들의 합이며,
    상기 디더링 패턴은 상기 행극성합들을 합한 값 및 상기 열극성합들을 합한 값 중 적어도 하나가 0이 되도록 설정된 표시 장치.
  4. 제3 항에 있어서,
    상기 디더링 패턴은 상기 각 행극성합과 상기 각 열극성합이 각각 0이 되도록 설정된 표시 장치.
  5. 삭제
  6. 제1 항에 있어서,
    상기 디더링 극성행렬의 각 원소는 상기 각 화소가 디더링 대상인지 여부와, 상기 디더링 대상이 된 디더링 화소의 극성을 나타내는 표시 장치.
  7. 제6 항에 있어서,
    상기 일련의 디더링 패턴은 상기 합행렬의 각 행을 구성하는 원소들의 합인 행극성합들을 합한 값 및 상기 합행렬의 각 열을 구성하는 원소들의 합인 열극성합들을 합한 값 중 적어도 하나가 0이 되도록 설정된 표시 장치.
  8. 제7 항에 있어서,
    상기 일련의 디더링 패턴들은 상기 합행렬의 상기 각 행극성합과 상기 합행렬의 상기 각 열극성합이 각각 0이 되도록 설정된 표시 장치.
  9. 제1 항에 있어서,
    상기 디더링 영상 신호를 제공받아 영상 데이터 전압을 출력하는 데이터 드라이버를 더 포함하고,
    상기 영상 신호 제어부에는 비트수가 제1 비트인 원시 영상 신호가 제공되고, 상기 영상 데이터 전압의 비트수는 상기 제1 비트보다 작은 제2 비트이며, 상기 디더링 레벨은 상기 원시 영상 신호의 LSB에 의해서 결정되는 표시 장치.
  10. 제9 항에 있어서,
    상기 결정된 디더링 레벨에 대하여 설정된 일련의 디더링 패턴들은, 연속되 는 프레임들에 순차적으로 적용되는 표시 장치.
  11. 각 디더링 블록 내의 다수의 화소들 중 디더링 대상이 되는 복수의 디더링 화소들을 결정하는 디더링 패턴을 설정하되,
    상기 각 디더링 블록이 포함하는 정극성 디더링 화소의 수와 부극성 디더링 화소의 수가 일치하도록 상기 디더링 패턴을 설정하고,
    원시 영상 신호에 상기 디더링 패턴을 적용하여 디더링 영상 신호를 생성하고,
    상기 디더링 영상 신호에 대응하는 영상을 표시하는 것을 포함하되,
    디더링 레벨에 의해서 상기 각 디더링 블록 내의 상기 디더링 화소들의 개수가 결정되고,
    상기 디더링 레벨에 대응하는 일련의 디더링 패턴을 포함하는 디더링 세트가 설정되며,
    상기 디더링 세트를 설정하는 것은 상기 각 디더링 블록이 포함하는 정극성 디더링 화소의 수와 부극성 디더링 화소의 수가 일치하는 상기 디더링 패턴을 복수 개 선택하고, 상기 선택된 복수 개의 디더링 패턴들을 상기 일련의 디더링 패턴으로 설정하는 것을 포함하며,
    디더링 극성행렬의 각 원소는 상기 디더링 블록 내의 각 화소에 대응되고,
    상기 선택된 복수 개의 디더링 패턴들을 상기 일련의 디더링 패턴으로 설정하는 것은 상기 선택된 복수 개의 디더링 패턴들 각각의 상기 디더링 극성행렬들을 합한 합행렬을 이용하여 설정하는 것을 포함하는 표시 장치의 구동 방법.
  12. 제11 항에 있어서,
    디더링 극성행렬의 각 원소는 상기 디더링 블록 내의 각 화소에 대응되고, 상기 디더링 극성행렬의 각 원소는 상기 각 화소가 디더링 대상인지 여부와, 상기 디더링 대상이 된 디더링 화소의 극성을 나타내며,
    상기 디더링 패턴을 설정하는 것은,
    테스트용 디더링 패턴에 대한 상기 디더링 극성행렬을 구하고, 상기 디더링 극성행렬을 구성하는 원소들의 합이 0이 되면, 상기 테스트용 디더링 패턴을 상기 디더링 패턴으로 설정하는 것을 포함하는 표시 장치의 구동 방법.
  13. 제12 항에 있어서,
    각 행극성합은 상기 디더링 극성행렬의 각 행을 구성하는 원소들의 합이고, 각 열극성합은 상기 디더링 극성행렬의 각 열을 구성하는 원소들의 합이며,
    상기 디더링 패턴을 설정하는 것은,
    상기 테스트용 디더링 패턴에 대한 상기 디더링 극성행렬을 구하고, 상기 행극성합들을 합한 값 및 상기 열극성합들을 합한 값 중 적어도 하나가 0이 되면, 상기 테스트용 디더링 패턴을 상기 디더링 패턴으로 설정하는 것을 포함하는 표시 장치의 구동 방법.
  14. 제13 항에 있어서,
    상기 디더링 패턴을 설정하는 것은,
    상기 테스트용 디더링 패턴에 대한 상기 디더링 극성행렬을 구하고, 상기 각 행극성합과 상기 각 열극성합이 각각 0이 되면, 상기 테스트용 디더링 패턴을 상기 디더링 패턴으로 설정하는 것을 포함하는 표시 장치의 구동 방법.
  15. 삭제
  16. 제11 항에 있어서,
    상기 디더링 극성행렬의 각 원소는 상기 각 화소가 디더링 대상인지 여부와, 상기 디더링 대상이 된 디더링 화소의 극성을 나타내는 표시 장치의 구동 방법.
  17. 제16 항에 있어서,
    상기 선택된 복수 개의 디더링 패턴들을 상기 일련의 디더링 패턴으로 설정하는 것은,
    상기 합행렬의 각 행을 구성하는 원소들의 합인 행극성합들을 합한 값 및 상기 합행렬의 각 열을 구성하는 원소들의 합인 열극성합들을 합한 값 중 적어도 하나가 0이 되면, 상기 선택된 복수 개의 테스트용 디더링 패턴들을 상기 일련의 디 더링 패턴들로 설정하는 것을 포함하는 표시 장치의 구동 방법.
  18. 제17 항에 있어서,
    상기 선택된 복수 개의 디더링 패턴들을 상기 일련의 디더링 패턴으로 설정하는 것은,
    상기 합행렬의 상기 각 행극성합과 상기 합행렬의 상기 각 열극성합이 각각 0이 되면, 상기 선택된 복수 개의 테스트용 디더링 패턴들을 상기 일련의 디더링 패턴들로 설정하는 것을 포함하는 표시 장치의 구동 방법.
  19. 제11 항에 있어서,
    상기 디더링 영상 신호를 생성하는 것은,
    상기 원시 영상 신호의 LSB를 참조하여 상기 디더링 레벨을 결정하고,
    상기 결정된 디더링 레벨에 대응하는 상기 일련의 디더링 패턴들을 상기 원시 영상 신호에 적용하여 상기 디더링 영상 신호를 생성하는 것을 포함하는 표시 장치의 구동 방법.
  20. 제19 항에 있어서,
    상기 원시 영상 신호는 비트수가 제1 비트이고,
    상기 디더링 영상 신호에 대응하는 영상을 표시하는 것은,
    상기 디더링 영상 신호를 제공받아 상기 제1 비트보다 작은 비트수인 제2 비 트를 가지는 영상 데이터 전압을 출력하여 상기 영상을 표시하는 것을 포함하는 표시 장치의 구동 방법.
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