KR20130109815A - 표시 장치 - Google Patents

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KR20130109815A
KR20130109815A KR1020120031863A KR20120031863A KR20130109815A KR 20130109815 A KR20130109815 A KR 20130109815A KR 1020120031863 A KR1020120031863 A KR 1020120031863A KR 20120031863 A KR20120031863 A KR 20120031863A KR 20130109815 A KR20130109815 A KR 20130109815A
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Abstract

본 발명에 따른 표시장치는 영상 신호 제어부, 디더링 메모리, 및 표시 패널을 포함한다. 상기 표시 패널은 디더링 영상 신호에 대응하여 영상을 표시하는 복수의 화소들을 포함하는 디더링 블록을 포함한다. 상기 디더링 메모리에는 디더링 레벨에 대응하는 디더링 세트가 저장되어 있다. 디더링 세트는 복수의 디더링 패턴들을 포함한다. 각 디더링 패턴에 의해 각 화소가 디더링 대상인지 여부와 디더링 대상이 되는 화소의 극성에 관한 정보를 갖는 디더링 극성행렬이 정의된다. 상기 복수의 디더링 패턴들에 각각 대응되는 디더링 극성행렬들을 합한 합행렬은 0 행렬일 수 있다. 본 발명의 표시 장치에 의하면, 동일한 영상을 장시간 표시하는 경우 극성 누적에 의한 잔상 발생 문제를 해결할 수 있다.

Description

표시 장치{DISPLAY APPARATUS}
본 발명은 표시 장치에 관한 것으로, 더욱 상세하게는 표시 품질을 향상시킬 수 있는 표시 장치에 관한 것이다.
표시 장치는 표시 패널과 패널 구동부를 포함할 수 있다. 표시 패널은 제1 표시판, 상기 제1 표시판과 대향하는 제2 표시판, 상기 제1 표시판과 상기 제2 표시판 사이에 제공된 액정층을 포함할 수 있다. 상기 제1 표시판 및 상기 제2 표시판 중 하나에는 복수의 게이트라인들 및 복수의 데이터라인들이 구비될 수 있다. 상기 패널 구동부는 상기 게이트라인들에 게이트 신호를 제공하는 게이트 드라이버, 상기 데이터라인들에 영상 데이터 전압을 제공하는 데이터 드라이버, 및 상기 게이트 드라이버와 상기 데이터 드라이버를 제어하는 신호 제어부를 포함할 수 있다.
상기 신호 제어부는 표시 품질을 향상시키기 위해 외부로부터 제공받은 영상 신호에 디더링 패턴을 적용하여 디더링 영상 신호를 출력할 수 있다. 상기 디더링 패턴은 각 디더링 블록 내의 화소들 중 디더링 대상이 되는 디더링 화소들을 결정한다. 이와 같은 디더링 처리에 의해 다계조를 가지는 영상을 표현할 수 있다. 하지만, 디더링 처리의 결과, 가로선 또 세로선이 시인되거나, 플리커링이 발생하여 표시 장치의 표시 품질을 떨어뜨릴 수 있다. 또한, 표시 장치가 동일한 영상을 장시간 표시하는 경우, 잔상이 발생하는 문제가 있다.
본 발명의 목적은 표시 품질을 향상시킬 수 있는 표시 장치를 제공하는 것이다.
본 발명의 일 측면에 따른 표시 장치는, 영상 신호 제어부 및 표시 패널을 포함한다. 상기 영상 신호 제어부는 영상 신호를 수신하고, 상기 영상 신호를 근거로 디더링 영상 신호를 생성한다. 상기 표시 패널은 상기 디더링 영상 신호에 대응하여 영상을 표시하는 디더링 블록을 포함한다. 상기 디더링 블록은 프레임 단위로 극성이 반전되어 구동되는 복수의 화소들을 포함한다. 상기 영상 신호를 근거로 디더링 레벨이 결정되고, 상기 디더링 레벨에 대응하는 디더링 세트가 설정된다. 상기 디더링 세트는 복수의 디더링 패턴들을 포함한다. 디더링 극성행렬의 각 원소는 상기 화소들 각각에 대응되고, 상기 디더링 극성행렬의 각 원소는 상기 화소들 각각이 디더링 대상인지 여부와 상기 화소들 중 디더링 대상이 되는 디더링 화소의 극성을 나타낸다. 상기 복수의 디더링 패턴들 각각의 상기 디더링 극성행렬들을 합한 합행렬이 정의된다. 상기 디더링 세트는 제1 프레임 단위로 반복되고, 상기 제1 프레임의 n 배(n은 자연수) 프레임 이후, n 개의 상기 합행렬들을 합한 총합행렬은 0 행렬일 수 있다.
본 발명의 표시 장치에 의하면, 합행렬 또는 총합행렬이 0 행렬이 되므로, 극성 누적에 의한 잔상 발생 문제를 해결할 수 있다.
또한, 디더링 메모리 용량을 줄이면서도 상기한 문제를 해결할 수 있다.
도 1은 본 발명의 제1 실시예에 따른 표시 장치를 설명하기 위한 블록도이다.
도 2는 도 1에 도시된 하나의 화소의 등가 회로도이다.
도 3은 도 1에 도시된 신호 제어부를 설명하기 위한 블록도이다.
도 4는 도 3의 영상 신호 제어부가 도 1의 디더링 메모리로부터 디더링 패턴을 독출하는 것을 설명하기 위한 블록도이다.
도 5a 및 도 5b는 본 발명의 제1 실시예의 각 디더링 레벨에 대응하는 제1 내지 제8 디더링 패턴들, 즉 디더링 세트들을 나타내는 표이다.
도 6a 내지 도 6d는 제2 디더링 패턴들 각각을 설정하는 것을 일 예로 설명하기 위한 표이다.
도 7은 도 5a 및 도 5b의 각 디더링 레벨에 대한 하나의 디더링 세트에 포함된 복수의 디더링 패턴들을 설정하는 것을 설명하기 위한 표이다.
도 8은 본 발명의 제2 실시예의 각 디더링 레벨에 대응하는 디더링 세트들을 나타내는 표이다.
도 9는 본 발명의 제2 실시예에 따른 표시 장치의 영상 신호 제어부를 설명하기 위한 블록도이다.
도 10은 카운트 신호를 도시한 타이밍도이다.
도 11a 및 도 11b는 도 9에 도시된 상기 영상 신호 제어부가 상기 제2 프레임 마다 디더링 패턴들에 각각 포함된 디더링 화소들의 배열 순서를 변경하는 것을 설명하기 위한 표이다.
도 12는 도 8의 각 디더링 레벨에 대한 두 개의 디더링 세트에 각각 포함된 복수의 디더링 패턴들을 설정하는 것을 설명하기 위한 표이다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는바, 특정 실시 예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
도 1은 본 발명의 제1 실시예에 따른 표시 장치를 설명하기 위한 블록도이다.
도 1을 참조하면, 표시 장치(10)는 표시 패널(300), 신호 제어부(600), 디더링 메모리(800), 게이트 드라이버(400), 데이터 드라이버(500), 및 계조 전압 발생부(700)를 포함할 수 있다.
상기 신호 제어부(600)는 원시 영상 신호(RGB)를 입력받아 디더링 영상 신호(IDAT)를 출력할 수 있다. 또한, 상기 신호 제어부(600)는 외부로부터 외부 제어 신호들(DE, Hsync, Vsync, Mclk)을 입력받아 게이트 제어 신호(CONT1) 및 데이터 제어 신호(CONT2)를 생성할 수 있다. 외부 제어 신호의 예로는 데이터 인에이블 신호(DE), 수평 동기 신호(Hsync)와 수직 동기 신호(Vsync), 및 메인 클럭 신호(Mclk) 등이 있다. 상기 게이트 제어 신호(CONT1)는 상기 게이트 드라이버(400)의 동작을 제어하기 위한 신호이고, 상기 데이터 제어 신호(CONT2)는 상기 데이터 드라이버(500)의 동작을 제어하기 위한 신호이다.
상기 표시 패널(300)은 복수의 게이트라인들(G1~Gn), 복수의 데이터라인들(D1~Dm), 및 복수의 화소(PX)들을 포함한다. 상기 게이트라인들(G1~Gn)은 행 방향으로 연장되고, 상기 데이터라인들(D1~Dm)은 열 방향으로 연장된다. 상기 게이트라인들(G1~Gn) 및 상기 데이터라인들(D1~Dm)은 서로 절연되며 교차한다. 상기 화소(PX)들은 매트릭스 형태로 배열된다. 상기 화소(PX)들은 상기 영상 데이터 전압에 응답하여 영상을 표시한다.
또한, 상기 표시 패널(300)은 상기 디더링 영상 신호(IDAT)에 응답하여 영상을 표시하는 복수의 디더링 블록들(미도시)을 포함할 수 있다. 각 디더링 블록은 각 디더링 패턴이 적용되는 단위가 될 수 있다. 상기 각 디더링 패턴은 예를 들어, 4×4의 매트릭스 형태로 배열된 화소들(도 5a 및 도 5b 참조)에 적용될 수 있다. 그리고, 상기 각 디더링 블록은 프레임 단위로 극성이 반전되어 구동되는 복수의 화소(PX)들을 포함할 수 있다.
상기 디더링 메모리(800)에는 디더링 레벨에 대응하는 디더링 세트가 룩업 테이블의 형태로 저장될 수 있다. 상기 디더링 세트는 복수의 디더링 패턴들(DTP)을 포함할 수 있다. 상기 신호 제어부(900)는 상기 디더링 메모리(800)로부터 상기 디더링 패턴들(DTP)을 독출하고, 상기 디더링 패턴들(DTP)을 상기 원시 영상 신호(RGB)에 적용하여 상기 디더링 영상 신호(IDAT)를 출력할 수 있다.
상기 게이트 드라이버(400)는 상기 신호 제어부(600)로부터 상기 게이트 제어 신호(CONT1)를 제공받아 게이트 신호를 상기 게이트라인들(G1~Gn)에 제공한다. 여기서 게이트 신호는 게이트 온/오프 전압 발생부(미도시)로부터 제공된 게이트 온 전압(Von)과 게이트 오프 전압(Voff)의 조합으로 이루어질 수 있다.
상기 데이터 드라이버(500)는 상기 신호 제어부(600)로부터 상기 데이터 제어 신호(CONT2)를 제공받아 상기 디더링 영상 신호(IDAT)에 대응하는 상기 영상 데이터 전압을 상기 데이터라인들(D1~Dm)에 제공한다.
상기 계조 전압 발생부(700)는 상기 디더링 영상 신호(IDAT)가 가지는 계조에 따라서, 구동 전압(AVDD)을 분배한 상기 영상 데이터 전압을 상기 데이터 드라이버(500)에 제공할 수 있다. 상기 계조 전압 발생부(700)는 상기 구동 전압(AVDD)이 인가되는 노드와 그라운드 사이에 직렬로 연결된 복수의 저항을 포함하여, 상기 구동 전압(AVDD)의 전압 레벨을 분배하여 다수의 계조 전압을 생성할 수 있다. 상기 계조 전압 발생부(700)의 내부 회로는 이에 한정되지 않고, 다양하게 구현될 수 있다.
도 2는 도 1에 도시된 하나의 화소(PX)의 등가 회로도이다. i번째(i=1~n) 게이트라인(Gi)과 j번째(j=1~m) 데이터 라인(Dj)에 연결된 화소(PX)는, 상기 i번째 게이트라인(Gi) 및 상기 j번째 데이터 라인(Dj)에 연결된 스위칭 소자(Q), 상기 스위칭 소자(Q)에 연결된 액정 커패시터(liquid crystal capacitor)(Clc), 및 스토리지 커패시터(storage capacitor)(Cst)를 포함한다. 상기 액정 커패시터(Clc)는 두 전극 예를 들어, 도시한 바와 같이 제1 표시판(100)의 화소 전극(PE)과, 제2 표시판(200)의 공통 전극(CE), 및 상기 화소 전극(PE) 및 상기 공통 전극(CE) 사이에 개재된 액정 분자들(150)로 이루어질 수 있다. 상기 스위칭 소자(Q)가 턴-온되면, 상기 j번째 데이터 라인(Dj)에 인가된 영상 데이터 전압이 상기 화소 전극(PE)에 인가될 수 있다. 상기 액정 커패시터(Clc)는 상기 공통 전극(CE)에 인가된 공통 전압(Vcom)과 상기 화소 전극(PE)에 인가된 상기 영상 데이터 전압의 전압차를 충전할 수 있다.
도 3은 도 1에 도시된 신호 제어부를 설명하기 위한 블록도이다.
도 1 및 도 3을 참조하면, 상기 신호 제어부(600)는 영상 신호 제어부(610)와 제어 신호 생성부(620)를 포함할 수 있다.
상기 영상 신호 제어부(610)는 상기 원시 영상 신호(RGB)를 수신한다. 상기 영상 신호 제어부(610)는 상기 디더링 메모리(800)로부터 상기 디더링 패턴들(DTP)을 독출하고, 독출된 상기 디더링 패턴들(DTP) 및 상기 원시 영상 신호(RGB)를 이용하여, 상기 데이터 드라이버(500)에 상기 디더링 영상 신호(IDAT)를 전송할 수 있다.
상기 영상 신호 제어부(610)에 제공되는 상기 원시 영상 신호(RGB)의 비트수는 제1 비트이고, 상기 디더링 영상 신호(IDAT)의 비트수는 상기 제1 비트보다 작은 제2 비트일 수 있다. 상기 계조 전압 발생부(700)가 출력하는 상기 영상 데이터 전압의 비트수도 상기 제2 비트일 수 있다.
상기 제어 신호 생성부(620)는 외부로부터 외부 제어 신호들(DE, Hsync, Vsync, Mclk)을 수신하여, 상기 게이트 제어 신호(CONT1) 및 상기 데이터 제어 신호(CONT2)를 생성할 수 있다. 여기서, 상기 데이터 인에이블 신호(DE)는 원시 영상 신호(RGB)가 입력되는 구간 동안 하이 레벨을 유지하여 외부, 예를 들어 그래픽 제어기(미도시)에서 제공되는 신호가 원시 영상 신호(RGB)임을 알리는 신호이고, 상기 수직 동기 신호(Vsync)는 한 프레임의 시작을 알리는 신호이고, 상기 수평 동기 신호(Hsync)는 게이트 라인을 구별하는 신호이며, 상기 메인 클럭 신호(Mclk)는 상기 표시 장치(10)의 동작에 필요한 모든 신호들의 동기가 되는 클럭 신호이다.
상기 게이트 제어 신호(CONT1)는 상기 게이트 드라이버(400)의 동작을 제어하기 위한 신호이다. 상기 상기 게이트 제어 신호(CONT1)는 상기 게이트 드라이버(400)의 동작을 개시하는 수직 시작 신호(STV), 게이트 온 전압의 출력 시기를 결정하는 게이트 클럭 신호(CPV), 및 게이트 온 전압의 펄스 폭을 결정하는 출력 인에이블 신호(OE) 등을 포함할 수 있다.
상기 데이터 제어 신호(CONT2)는 상기 데이터 드라이버(500)의 동작을 제어하는 신호이다. 상기 데이터 제어 신호(CONT2)는 데이터 드라이버(500)의 동작을 개시하는 수평 개시 신호(STH), 및 영상 데이터 전압의 출력을 지시하는 출력 지시 신호(TP) 등을 포함할 수 있다.
도 4는 도 3의 영상 신호 제어부가 도 1의 디더링 메모리로부터 디더링 패턴을 독출하는 것을 설명하기 위한 블록도이다.
상기 영상 신호 제어부(610)는 상기 원시 영상 신호(RGB)의 LSB(Least Significant Bits)를 참조하여, 디더링 레벨을 결정한다. 상기 디더링 레벨이 결정되면, 상기 디더링 레벨에 대응하는 디더링 세트도 결정된다. 상기 영상 신호 제어부(610)는 결정된 상기 디더링 세트에 포함된 복수의 디더링 패턴들을 상기 디더링 메모리(800)로부터 독출할 수 있다. 여기서, 상기 원시 영상 신호(RGB)의 LSB는 상기 원시 영상 신호(RGB)의 최하위 자리수들을 의미한다. 도 4는 LSB가 상기 원시 영상 신호(RGB)의 하위 3비트인 경우를 예로 들어 설명하고 있다.
상기 영상 신호 제어부(610)는 멀티플렉서(630)와 디더링 처리기(640)을 포함할 수 있다.
상기 멀티플렉서(630)는 상기 원시 영상 신호(RGB)의 LSB(Least Significant Bits)를 선택 신호로 사용하여 상기 디더링 메모리(800)에 저장된 복수의 디더링 세트들 중 상기 결정된 디더링 레벨에 대응하는 디더링 세트가 포함하는 복수의 디더링 패턴들을 독출할 수 있다. 도 4에서 제1 내지 제8 디더링 패턴들(810 내지 880) 각각은 각 디더링 레벨에 대응하는 복수의 디더링 패턴들, 즉 각 디더링 세트를 나타낸 것이다.
예를 들어, 상기 멀티플렉서(630)는 LSB가 000이면 상기 제1 디더링 패턴들(810)을 독출하고, LSB가 001이면 상기 제2 디더링 패턴들(820)을 독출하고, LSB가 010이면 상기 제3 디더링 패턴들(미도시)을 독출하고, LSB가 011이면 상기 제4 디더링 패턴들(미도시)을 독출하며, LSB가 100이면 상기 제5 디더링 패턴들(미도시)을 독출하고, LSB가 101이면 상기 제6 디더링 패턴들(미도시)을 독출하고, LSB가 110이면 상기 제7 디더링 패턴들(870)을 독출하며, LSB가 111이면 상기 제8 디더링 패턴들(880)을 독출할 수 있다.
상기 디더링 처리기(640)는 상기 제1 내지 제8 디더링 패턴들(810 내지 880) 중 하나의 디더링 패턴들(DTP)을 제공받아 상기 원시 영상 신호(RGB)를 디더링하여 상기 디더링 영상 신호(IDAT)를 출력할 수 있다. 상기 디더링 영상 신호(IDAT)는 상기 원시 영상 신호(RGB)보다 작은 비트수를 가지지만, 상기 디더링 패턴들(DTP)이 적용됨으로써 상기 디더링 패턴들(DTP)이 적용되지 않은 경우에 비하여 다계조를 표현할 수 있다. 즉, 상기 디더링 영상 신호(IDAT)는 디더링을 통해 상기 원시 영상 신호(RGB)의 LSB에 의해 결정되는 영상 정보를 포함할 수 있다.
도 5a 및 도 5b는 본 발명의 제1 실시예의 각 디더링 레벨에 대응하는 제1 내지 제8 디더링 패턴들, 즉 디더링 세트들을 나타내는 표이다.
도 5a 및 도 5b를 참조하여, 상기 디더링 영상 신호(IDAT)가 상기 원시 영상 신호(RGB)의 LSB에 의해 결정되는 영상 정보를 포함하는 것을 보다 상세하게 설명한다. 도 5a 및 도 5b에 도시된 바와 같이 LSB가 3비트인 경우, 23 개의 디더링 레벨들이 설정될 수 있다. 하위 3비트(LSB 3bit) '000', '001', '010', '011', '100', '101', '110' 및 '111'은 각각 디더링 레벨 '0/8', '1/8', '2/8', '3/8', '4/8', '5/8', '6/8', 및 '7/8'에 대응될 수 있다.
상기 디더링 레벨에 의해서 각 디더링 블록 내의 디더링 화소들의 개수가 결정될 수 있다. 여기서, 상기 디더링 화소는 상기 각 디더링 블록이 포함하는 복수의 화소들 중 디더링 대상이 되는 화소를 의미한다. 상기 디더링 화소는 복수개로 제공될 수 있다. 상기 디더링 화소는 상기 원시 영상 신호(RGB)에서 LSB 3비트를 제외한 상위 비트들의 데이터에 1을 더한 데이터로 구동될 수 있다. 즉 상기 디더링 화소에는 상기 원시 영상 신호(RGB)의 상기 상위 비트들의 데이터에 1을 더한 데이터에 대응하는 전압값을 가지는 영상 데이터 전압이 인가될 수 있다. 그리고, 디더링 대상이 되지 않는 화소들에 인가되는 영상 데이터 전압은 원시 영상 신호(RGB)의 상기 상위 비트들의 데이터에 대응하는 영상 데이터 전압이 인가될 수 있다.
상기 디더링 레벨 '0/8', '1/8', '2/8', '3/8', '4/8', '5/8', '6/8', 및 '7/8'에 의해서 상기 각 디더링 블록 내의 상기 디더링 화소들의 개수가 0개, 2개, 4개, 6개, 8개, 10개, 12개, 및 14개로 각각 결정될 수 있다. 도 5a 및 도 5b에 도시된 각 디더링 패턴은 각 디더링 블록 내의 복수의 화소들 중 디더링 대상이 되는 디더링 화소를 빗금을 사용하여 표시하고 있다.
구체적으로, LSB 3비트가 '000'인 경우를 표시하기 위해서는 상기 각 디더링 블록 내의 인접한 16개의 화소들을 전부 상기 원시 영상 신호(RGB)의 상위 비트들의 데이터에 대응하는 영상 데이터 전압으로 구동한다. 그리고, LSB 3비트의 데이터가 '001'인 경우를 표시하기 위해서는 각 디더링 블록 내의 인접한 16개의 화소들 중 두 개의 화소들을 원시 영상 신호(RGB)의 상위 비트들의 데이터에 1을 더한 데이터에 대응하는 영상 데이터 전압으로 구동하면, 16개의 화소들이 평균적으로 LSB 3비트가 '001'인 영상을 표시할 수 있다.
마찬가지로, LSB 3비트가 '010'인 경우에는 각 디더링 블록 내의 인접한 16개의 화소들 중 4개의 화소를, LSB 3비트가 '011'인 경우에는 각 디더링 블록 내의 인접한 16개의 화소들 중 6개의 화소를, LSB 3비트가 '100'인 경우에는 각 디더링 블록 내의 인접한 16개의 화소들 중 8개의 화소를, LSB 3비트가 '101'인 경우에는 각 디더링 블록 내의 인접한 16개의 화소들 중 10개의 화소를, LSB 3비트가 '110'인 경우에는 각 디더링 블록 내의 인접한 16개의 화소들 중 12개의 화소를, LSB 3비트가 '111'인 경우에는 각 디더링 블록 내의 인접한 16개의 화소들 중 14개의 화소를 상위 비트들의 데이터에 1을 더한 데이터에 대응하는 영상 데이터 전압으로 구동하면, 16개의 화소들이 평균적으로 각 디더링 레벨에 대응하는 영상을 표시할 수 있다.
LSB 3비트에 의해 디더링 레벨이 결정되면, 상기 결정된 디더링 레벨에 대응하는 복수의 디더링 패턴들이 각 디더링 블록에 연속되는 프레임 마다 순차적으로 적용된다. 도 5a 및 도 5b에서는 각 디더링 레벨에 대하여 제(8n) 프레임 내지 제(8n+15) 프레임에 16 개의 디더링 패턴들 또는 8 개의 디더링 패턴들이 순차적으로 적용되는 것을 표현하고 있다. 상기 8개의 디더링 패턴들은 제(8n) 프레임 내지 제(8n+7) 프레임 및 제(8n+8) 프레임 내지 제(8n+15) 프레임에 동일하게 적용될 수 있다. 도 5a 및 도 5b에서는 제(8n) 프레임 내지 제(8n+7) 프레임에 적용되는 상기 8개의 디더링 패턴들만 도시하고, 제(8n+8) 내지 제(8n+15) 프레임에 적용되는 상기 8개의 디더링 패턴들은 생략하였다.각 디더링 세트는 복수의 프레임 수를 갖는 제1 프레임 단위로 반복될 수 있다. LSB의 비트수가 k개(k는 자연수)이면, 상기 제1 프레임의 프레임 수는 2k+1개일 수 있다. 도 5a 및 도 5b에서는 LSB가 3비트이고, 상기 제1 프레임은 제(8n) 프레임 내지 제(8n+15) 프레임까지의 총 16개의 프레임 단위로 반복되는 것을 일 예로 도시하였다.
각 디더링 세트에 포함된 복수의 디더링 패턴들은 각각 동일한 수의 디더링 화소들을 포함한다. 각 디더링 세트에 포함된 복수의 디더링 패턴들 중 적어도 두 개의 디더링 패턴들은 서로 동일한 위치의 디더링 화소들을 포함할 수 있다.
도 5a 및 도 5b에서는 16개의 디더링 패턴들을 포함하는 디더링 세트에서, 제(8n) 프레임 및 제(8n+9) 프레임에 적용되는 디더링 패턴들에 포함된 디더링 화소들의 위치가 서로 동일하고, 제(8n+1) 프레임 및 제(8n+8) 프레임에 적용되는 디더링 패턴들에 포함된 디더링 화소들의 위치가 서로 동일하고, 제(8n+2) 프레임 및 제(8n+11) 프레임에 적용되는 디더링 패턴들에 포함된 디더링 화소들의 위치가 서로 동일하고, 제(8n+3) 프레임 및 제(8n+10) 프레임에 적용되는 디더링 패턴들에 포함된 디더링 화소들의 위치가 서로 동일하고, 제(8n+4) 프레임 및 제(8n+13) 프레임에 적용되는 디더링 패턴들에 포함된 디더링 화소들의 위치가 서로 동일하고, 제(8n+5) 프레임 및 제(8n+12) 프레임에 적용되는 디더링 패턴들에 포함된 디더링 화소들의 위치가 서로 동일하고, 제(8n+6) 프레임 및 제(8n+15) 프레임, 제(8n+7) 프레임 및 제(8n+14) 프레임에 적용되는 디더링 패턴들에 포함된 디더링 화소들의 위치가 서로 동일한 것을 일 예로 도시하였다.
또한, 도 5a 및 도 5b에서는 8개의 디더링 패턴들을 포함하는 디더링 세트에서, 제(8n) 프레임 및 제(8n+9) 프레임에 적용되는 디더링 패턴들에 포함된 디더링 화소들의 위치가 서로 동일하고, 제(8n+1) 프레임 및 제(8n+8) 프레임에 적용되는 디더링 패턴들에 포함된 디더링 화소들의 위치가 서로 동일하고, 제(8n+2) 프레임 및 제(8n+11) 프레임에 적용되는 디더링 패턴들에 포함된 디더링 화소들의 위치가 서로 동일하고, 제(8n+3) 프레임 및 제(8n+10) 프레임에 적용되는 디더링 패턴들에 포함된 디더링 화소들의 위치가 서로 동일한 것을 일 예로 도시하였다.도 6a 내지 도 6d를 참조하여, 도 5a 및 도 5b의 각 디더링 세트에 포함된 각 디더링 패턴을 설정하는 것을 보다 상세하게 설명한다. 도 6a 내지 도 6d는 제2 디더링 패턴들 각각을 설정하는 것을 일 예로 설명하기 위한 표이다. 도 6a 내지 도 6d은 각 디더링 블록(Dither Block)이 4×4의 매트릭스 형태로 배열된 화소들을 포함하고 있는 경우를 예로 들어 도시하고 있다.
도 6a 내지 도 6d를 참조하면, 각 디더링 블록(Dither Block)이 포함하는 화소들은 프레임 단위로 극성이 반전되어 구동될 수 있다. 도 6a 내지 도 6d에서 +/-는 각 화소가 정극성/부극성으로 구동되는 것을 의미한다. 연속되는 프레임들인 제(n) 프레임 내지 제(8n+15) 프레임에서 각 화소는 프레임마다 극성이 반전되어 구동되고 있음을 확인할 수 있다.
각 디더링 패턴은 각 디더링 블록(Dither Block)이 포함하는 정극성 디더링 화소의 수와 부극성 디더링 화소의 수가 일치하도록 설정될 수 있다. 도 6a 내지 도 6d의 각 디더링 패턴으로부터 정극성으로 구동되는 디더링 화소 즉 정극성 디더링 화소의 수와, 부극성으로 구동되는 디더링 화소 즉 부극성 디더링 화소의 수가 일치함을 확인할 수 있다. 도 6a 내지 도 6d의 제(n) 프레임 내지 제(8n+15) 프레임에 적용되는 각 디더링 패턴에서 정극성 디더링 화소의 수는 1개이고, 부극성 디더링 화소의 수도 1개이다.
각 디더링 패턴은 디더링 극성행렬을 구성하는 원소들의 합이 0이 되도록 설정될 수 있다. 상기 디더링 극성행렬의 각 원소는 상기 각 디더링 블록(Dither Block) 내의 각 화소에 대응된다. 그리고, 디더링 극성행렬의 각 원소는 상기 각 디더링 블록(Dither Block) 내의 각 화소가 디더링 대상인지 여부와, 상기 디더링 대상이 된 디더링 화소의 극성을 나타낸다. 도 6a 내지 도 6d에서 도시된 디더링 극성행렬에서, 0은 디더링 대상인 아닌 화소를 의미하고, +1은 정극성 디더링 화소를 의미하며, -1은 부극성 디더링 화소를 의미한다. 도 6a 내지 도 6d에 도시된 각 디더링 극성행렬로부터, 각 디더링 패턴은 상기 각 디더링 극성행렬을 구성하는 원소들의 합이 0이 되도록 설정될 수 있음을 확인할 수 있다.
나아가, 각 디더링 패턴은 행극성합들을 합한 값 및 열극성합들을 합한 값 중 적어도 하나가 0이 되도록 설정될 수 있다. 각 행극성합은 상기 디더링 극성행렬의 각 행을 구성하는 원소들의 합이고, 각 열극성합은 상기 디더링 극성행렬의 각 열을 구성하는 원소들의 합이다.
도 6a의 제(8n) 프레임에 적용되는 디더링 패턴에 대응하는 디더링 극성행렬을 예로 들어 설명하면, 제1 행의 행극성합은 +1이고, 제2 행의 행극성합은 0이고, 제3 행의 행극성합은 -1이며, 제4 행의 행극성합은 0이다. 따라서, 제1 내지 제4 행의 행극성합들을 합한 값(Sum(행극성합))은 0이 된다. 또한, 제1 열의 열극성합은 +1이고, 제2 열의 열극성합은 0이고, 제3 열의 열극성합은 -1이며, 제4 열의 열극성합은 0이다. 따라서, 제1 내지 제4 열의 열극성합들을 합한 값(Sum(열극성합))은 0이 된다. 이와 같이, 각 디더링 패턴은 행극성합들을 합한 값 및 열극성합들을 합한 값 중 적어도 하나가 0이 되도록 설정될 수 있다. 편의상 설명을 생략하지만, 도 6a 내지 도 6d의 제(8n+1) 프레임 내지 제(8n+15) 프레임에 적용되는 디더링 패턴들에도 동일한 설명이 적용될 수 있다.
나아가 각 디더링 패턴은 각 행극성합이 0이 되고, 각 열극성합이 0이 되도록 설정될 수 있다. 예를 들어, 도 5a 및 도 5b의 제5 디더링 패턴들 중 제(8n+1), 제(8n+3), 제(8n+8), 및 제(8n+10) 프레임에 적용되는 디더링 패턴들에 대응하는 디더링 극성행렬들(미도시)들을 보면, 각 행극성합과 각 열극성합이 각각 0이 되도록 디더링 패턴이 설정되었음을 확인할 수 있다.
도 7을 참조하여, 각 디더링 세트가 포함하는 복수의 디더링 패턴들을 설정하는 것을 설명한다. 도 7은 도 5a 및 도 5b의 각 디더링 레벨에 대한 하나의 디더링 세트에 포함된 복수의 디더링 패턴들을 설정하는 것을 설명하기 위한 표이다. 상기 복수의 디더링 패턴들은 상기 복수의 디더링 패턴들 각각의 디더링 극성행렬들을 합한 합행렬을 이용하여 설정될 수 있다. 도 7에는 각 디더링 레벨에 대한 하나의 디더링 세트의 합행렬이 도시되어 있다.
상기 각 디더링 레벨에 대한 하나의 디더링 세트에 대응하는 합행렬은 0 행렬일 수 있다.
도 6a 내지 도 6d를 참조하여 설명한 1/8 디더링 레벨에 대응하는 제2 디더링 패턴들을 예로 들어 설명하면, 상기 제2 디더링 패턴들에 각각 대응하는 디더링 극성행렬들을 모두 합하면 0 행렬이 된다. 마찬가지의 설명이 0/8 디더링 레벨에 대응하는 제1 디더링 패턴들 및 2/9 디더링 레벨 내지 7/8 디더링 레벨에 대응하는 제3 디더링 패턴들 내지 제8 디더링 패턴들에도 적용될 수 있다.
본 발명의 제1 실시예에서, 상기 합행렬은 0 행렬 이므로, 상기 복수의 디더링 패턴들은 상기 합행렬의 각 행을 구성하는 원소들의 합인 행극성합들을 합한 값 및 상기 합행렬의 각 열을 구성하는 원소들의 합인 열극성합들을 합한 값이 모두 0이 되도록 설정될 수 있다. 또한, 상기 복수의 디더링 패턴들은 상기 합행렬의 각 행극성합이 0이되고, 상기 합행렬의 각 열극성합이 0이 되도록 설정될 수 있다.
본 발명의 제1 실시예에서, 상기 원시 영상 신호의 LSB가 3 비트 인 것을 일 예로 설명하였다. 하지만, 이에 제한되는 것은 아니고, 상기 원시 영상 신호의 LSB는 k 비트(k는 자연수)일 수 있고, 예를 들어, 4 비트일 수 있다. LSB가 4 비트인 경우, 디더링 레벨은 24 개인 16 개로 설정될 수 있다. 또한, 각 디더링 세트에 포함된 복수의 디더링 패턴들은 32개 또는 16개로 설정될 수 있다. 또한, 제1 프레임의 프레임 수는 32개 일 수 있다. LSB가 4 비트인 경우에도, 상기 각 디더링 레벨에 대한 하나의 디더링 세트에 대응하는 합행렬은 0 행렬일 수 있다.
기존의 표시 장치의 경우, 합행렬은 0 행렬이 아니고, 상기 합행렬의 구성 중 적어도 하나가 정극성 또는 부극성을 띄고 있었다. 이로 인하여 영상에 노이즈 및 플리커와 같은 표시 불량이 발생하였다. 특히, 표시 장치가 동일한 영상을 장시간 표시하는 경우, 상기 정극성 또는 상기 부극성의 누적에 따른 잔상이 발생하는 문제가 있었다.
본 발명의 제1 실시예에 따른 표시 장치에 의하면, 상기 합행렬이 0 행렬이므로, 극성 누적에 의한 잔상 발생 문제를 해결할 수 있다.
이하, 도 8 내지 도 12을 참조하여 본 발명의 제2 실시예에 따른 표시 장치를 설명한다. 이하, 본 발명의 제2 실시예는 제1 실시예와 다른 부분을 중심으로 설명하고, 설명하지 않은 부분은 제1 실시예에 따른다.
도 8은 본 발명의 제2 실시예의 각 디더링 레벨에 대응하는 디더링 세트들을 나타내는 표이다.
LSB 3비트에 의해 디더링 레벨이 결정되면, 상기 결정된 디더링 레벨에 대응하는 복수의 디더링 패턴들이 각 디더링 블록에 연속되는 프레임 마다 적용된다. 도 8에서는 각 디더링 레벨에 대하여 제(8n) 프레임 내지 제(8n+7) 프레임에 8 개의 디더링 패턴들 또는 4 개의 디더링 패턴들이 적용되는 것을 표현하고 있다. 상기 4개의 디더링 패턴들은 제(8n) 프레임 내지 제(8n+3) 프레임 및 제(8n+4) 프레임 내지 제(8n+7) 프레임에 동일하게 적용될 수 있다. 도 8에서는 제(8n) 프레임 내지 제(8n+3) 프레임에 적용되는 상기 4개의 디더링 패턴들만 도시하고, 제(8n+4) 내지 제(8n+7) 프레임에 적용되는 상기 4개의 디더링 패턴들은 생략하였다.
각 디더링 세트는 복수의 프레임 수를 갖는 제2 프레임 단위로 반복될 수 있다. LSB의 비트수가 k개이면, 상기 제2 프레임의 프레임 수는 2k+1개일 수 있다. 도 8에서는 상기 제2 프레임은 제(8n) 프레임 내지 제(8n+7) 프레임까지의 총 8개의 프레임 단위로 반복되는 것을 일 예로 도시하였다. 이때, 상기 복수의 디더링 패턴들에 각각 포함된 디더링 화소들의 배열 순서는 상기 제2 프레임 마다 변경될 수 있다.
각 디더링 세트에 포함된 복수의 디더링 패턴들은 각각 동일한 수의 디더링 화소들을 포함하되, 상기 디더링 화소들의 위치가 서로 다르다.
도 9는 본 발명의 제2 실시예에 따른 표시 장치의 영상 신호 제어부를 설명하기 위한 블록도이고, 도 10은 카운트 신호를 도시한 타이밍도이다.
상기 영상 신호 제어부(611)는 멀티플렉서(631), 디더링 처리기(641), 및 프레임 카운터(650)를 더 포함할 수 있다.
상기 프레임 카운터(650)는 원시 영상 신호(RGB)를 수신하고, 상기 원시 영상 신호(RGB)를 상기 제2 프레임 단위로 카운트한다. 또한, 상기 프레임 카운터(650)는 상기 제2 프레임 마다 레벨이 변화되는 카운트 신호(cs)를 생성하여 상기 디더링 처리기(641)에 제공한다.
상기 영상 신호 제어부(611)는 상기 제2 프레임 마다 하나의 디더링 세트에 포함된 복수의 디더링 패턴들에 각각 포함된 디더링 화소들의 배열 순서를 변경할 수 있다. 구체적으로, 상기 복수의 디더링 패턴들은 인접한 두 개의 디더링 패턴들 단위로 배열될 수 있고, 상기 영상 신호 제어부(611)는 상기 제2 프레임 마다 상기 인접한 두 개의 디더링 패턴들에 각각 포함된 디더링 화소들의 위치를 서로 변경할 수 있다.
도 10을 참조하면, 상기 카운트 신호(cs)는 상기 제2 프레임 동안 하이 또는 로우 레벨을 갖는 신호이다. 상기 카운트 신호(cs)는 상기 하이 또는 상기 로우 레벨을 교대로 가질 수 있다.
도 11a 및 도 11b는 도 9에 도시된 상기 영상 신호 제어부(611)가 상기 제2 프레임 마다 디더링 패턴들에 각각 포함된 디더링 화소들의 배열 순서를 변경하는 것을 설명하기 위한 표이다. 도 11a 및 도 11b에는 상기 제2 프레임 마다 도 8에 도시된 제2 디더링 패턴들에 각각 포함된 디더링 화소들의 배열 순서가 변경되는 것을 일 예로 도시하였다.
도 9 내지 도 11a 및 도 11b를 참조하면, 상기 제2 디더링 패턴들은 제(8n) 프레임 내지 제(8n+7) 프레임에 각각 대응하는 패턴 a 내지 패턴 h를 포함한다. 상기 카운트 신호(cs)는 상기 제(8n) 프레임 내지 상기 제(8n+7) 프레임 동안 하이 레벨 또는 로우 레벨을 가질 수 있으나, 상기 하이 레벨을 갖는 것을 일 예로 설명한다. 상기 영상 신호 제어부(611)는 상기 하이 레벨을 갖는 상기 카운트 신호(cs)에 응답하여 상기 제(8n) 프레임 내지 상기 제(8n+7) 프레임에 상기 패턴 a 내지 상기 패턴 h를 각각 순차적으로 적용할 수 있다.
이후, 상기 제2 디더링 패턴들은 제(8n+8) 프레임 내지 제(8n+15) 프레임에 각각 대응하는 패턴 a’ 내지 패턴 h’를 포함한다. 상기 카운트 신호(cs)는 제(8n+8) 프레임 내지 제(8n+15) 프레임 동안 로우 레벨을 가질 수 있다. 상기 영상 신호 제어부(611)는 상기 로우 레벨을 갖는 상기 카운트 신호(cs)에 응답하여 상기 제(8n+8) 프레임 내지 상기 제(8n+15) 프레임에 상기 패턴 b’, 패턴 a’, 패턴 d’, 패턴 c’, 패턴 f’, 패턴 e’, 패턴 g’, 및 패턴 h’를 각각 순차적으로 적용할 수 있다.
여기서 패턴 a는 패턴 a’와 디더링 화소의 위치가 동일하고, 디더링 블록의 극성이 서로 반대이다. 마찬가지로, 패턴 b는 패턴 b’와, 패턴 c는 패턴 c’와, 패턴 d는 패턴 d’와, 패턴 e는 패턴 e’와, 패턴 f는 패턴 f’와 패턴 g는 패턴 g’와, 패턴 h는 패턴 h’와 각각 디더링 화소의 위치가 동일하고, 디더링 블록의 극성이 서로 반대이다.
도 12는 도 8의 각 디더링 레벨에 대한 두 개의 디더링 세트에 각각 포함된 복수의 디더링 패턴들을 설정하는 것을 설명하기 위한 표이다. 도 11a, 도 11b 및 도 12를 참조하여, 영상 신호 제어부(611)가 제2 프레임 마다 각 디더링 세트에 포함된 복수의 디더링 패턴들을 설정하는 것을 설명한다.
각 디더링 레벨에 대한 디더링 세트는 제1 디더링 세트 및 제2 디더링 세트를 포함할 수 있다. 상기 제1 디더링 세트는 제(8n) 프레임 내지 제(8n+7) 프레임에 각각 대응되는 복수의 디더링 패턴들을 포함하고, 상기 제2 디더링 세트는 제(8n+8) 프레임 내지 제(8n+15) 프레임에 각각 대응되는 복수의 디더링 패턴들을 포함한다. 도 11a 및 도 11b에 도시된 제2 디더링 패턴들을 예로 들면, 제1 디더링 세트는 상기 패턴 a 내지 상기 패턴 h를 포함하고, 제2 디더링 세트는 상기 패턴 a’ 내지 상기 패턴 h’를 포함한다.
또한, 각 디더링 레벨 마다 제1 합행렬 및 제2 합행렬이 정의될 수 있다. 상기 제1 합행렬은 상기 제1 디더링 세트에 포함된 복수의 디더링 패턴들 각각의 디더링 극성행렬을 합한 행렬이다. 상기 제2 합행렬은 상기 제2 디더링 세트에 포함된 복수의 디더링 패턴들 각각의 디더링 극성행렬을 합한 행렬이다. 도 12에는 각 디더링 레벨에 대한 상기 제1 합행렬 및 상기 제2 합행렬이 도시되어 있다.
상기 제1 합행렬 및 상기 제2 합행렬을 합한 총합행렬은 0 행렬일 수 있다.
도 11a 및 도 11b를 참조하여 설명한 1/8 디더링 레벨에 대응하는 제2 디더링 패턴들을 예로 들어 설명하면, 상기 제1 디더링 세트에 대응하는 제1 합행렬 및 상기 제2 디더링 세트에 대응하는 제2 합행렬을 합한 총합행렬은 0 행렬임을 알 수 있다. 마찬가지로, 0/8 레벨 및 2/8 레벨 내지 7/8 레벨 각각의 상기 총합행렬은 모두 0 행렬임을 알 수 있다.
또한, 상기 제1 합행렬의 각 행을 구성하는 원소들의 합인 행극성합들을 합한 값 및 각 열을 구성하는 원소들의 합인 열극성합들을 합한 값 중 적어도 하나가 0이 될 수 있다. 마찬가지로, 상기 제2 합행렬의 각 행을 구성하는 원소들의 합인 행극성합들을 합한 값 및 각 열을 구성하는 원소들의 합인 열극성합들을 합한 값 중 적어도 하나가 0이 될 수 있다.
또한, 상기 제1 합행렬의 각 행극성합과 각 열극성합이 각각 0이 될 수 있다. 마찬가지로 상기 제2 합행렬의 각 행극성합과 각 열극성합이 각각 0이 될 수 있다.
본 발명의 제2 실시예에서, 상기 원시 영상 신호의 LSB가 3 비트 인 것을 일 예로 설명하였다. 하지만, 이에 제한되는 것은 아니고, 상기 원시 영상 신호의 LSB는 k 비트(k는 자연수)일 수 있고, 예를 들어, 4 비트일 수 있다. LSB가 4 비트인 경우, 디더링 레벨은 24 개인 16 개로 설정될 수 있다. 또한, 각 디더링 세트에 포함된 복수의 디더링 패턴들은 16개 또는 8개로 설정될 수 있다. 또한, 제2 프레임의 프레임 수는 16개 일 수 있다. LSB가 4 비트인 경우에도, 제1 합행렬 및 제2 합행렬을 합한 총합행렬은 0 행렬일 수 있다.
본 발명의 제2 실시예에 따르면, 각 디더링 레벨에 대응하는 하나의 디더링 세트에 포함된 복수의 디더링 패턴들을 본 발명의 제1 실시예의 절반으로 줄일 수 있다. 따라서, 상기 제2 실시예는 상기 제1 실시예에 비해 디더링 메모리를 절반으로 줄일 수 있다.
또한, 상기 제2 실시예의 상기 영상 신호 제어부(611)는 상기 제2 프레임 마다 하나의 디더링 세트에 포함된 복수의 디더링 패턴들에 각각 포함된 디더링 화소들의 배열 순서를 변경함으로써, 상기 제1 실시예와 동일한 효과를 얻을 수 있다.
이하, 본 발명의 제3 실시예에 따른 표시 장치에 대해 설명한다.
본 발명의 제3 실시예에 따른 표시 장치는 상기 제2 실시예와 비교하여, 영상 신호 제어부(미도시)의 동작에 대해서만 차이가 있고, 나머지 구성은 상기 제2 실시예와 동일하다. 따라서, 상기 영상 신호 제어부(미도시)의 동작에 대해서 상기 제2 실시예와 차이점을 중심으로 설명하고, 설명되지 않은 부분은 상기 제2 실시예에 따른다.
상기 영상 신호 제어부(미도시)는 상기 제2 프레임 마다 하나의 디더링 세트에 포함된 복수의 디더링 패턴들에 각각 포함된 디더링 화소들의 배열 순서를 랜덤하게 변경할 수 있다.
상기 제2 실시예의 경우, 두 번의 상기 제2 프레임 이후, 각 디더링 레벨에 대응하는 총합행렬은 0 행렬이 된다. 이와 달리, 제3 실시예의 경우, 몇 번의 상기 제2 프레임 이후 각 디더링 레벨에 대응하는 총합행렬이 0이 되는지 명확히 특정할 수 없다. 다만, 8개의 디더링 패턴들을 포함하는 디더링 세트, 예를 들어 1/8 디더링 레벨에 대응하는 제2 디더링 패턴들을 기준으로 8번의 상기 제2 프레임 이후 총합행렬이 확률적으로 0이 될 수 있다.
따라서, 제3 실시예의 경우, 영상 신호 제어부(미도시)에 인가되는 원시 영상 신호의 프레임 수가 많아질수록 상기 제2 실시예와 유사한 효과를 얻을 수 있다.
한편 본 발명은 기재된 실시예들에 한정되는 것이 아니고, 본 발명의 사상 및 범위를 벗어나지 않고 다양하게 수정 및 변형을 할 수 있음은 이 기술 분야에서 통상의 지식을 가진 자에게는 자명하다. 예를 들어, 본 발명의 여러가지 실시예들은 동일한 프레임 내에서 행방향으로 1 도트 반전 구동되는 것을 기준으로 설명하였다. 하지만, 본 발명은 이에 제한되지 않고, 2 도트 반전 및 컬럼 반전 구동되는 경우에도 동일하게 적용될 수 있다. 따라서, 그러한 변형예 또는 수정예들은 본 발명의 특허청구범위에 속한다 해야 할 것이다.
10: 표시장치 100: 제1 표시판
200: 제2 표시판 300: 표시 패널
400: 게이트 드라이버 500: 데이터 드라이버
600: 신호 제어부 700: 계조 전압 발생부
800: 디더링 메모리

Claims (17)

  1. 영상 신호를 수신하고, 상기 영상 신호를 근거로 디더링 영상 신호를 생성하는 영상 신호 제어부; 및
    상기 디더링 영상 신호에 대응하여 영상을 표시하는 디더링 블록을 포함하고, 상기 디더링 블록은 프레임 단위로 극성이 반전되어 구동되는 복수의 화소들을 포함하는 표시 패널을 포함하고,
    상기 영상 신호를 근거로 디더링 레벨이 결정되고,
    상기 디더링 레벨에 대응하는 디더링 세트가 설정되고,
    상기 디더링 세트는 복수의 디더링 패턴들을 포함하고,
    디더링 극성행렬의 각 원소는 상기 화소들 각각에 대응되고, 상기 디더링 극성행렬의 각 원소는 상기 화소들 각각이 디더링 대상인지 여부와 상기 화소들 중 디더링 대상이 되는 디더링 화소의 극성을 나타내며,
    상기 복수의 디더링 패턴들 각각의 상기 디더링 극성행렬들을 합한 합행렬이 정의되고,
    상기 디더링 세트는 제1 프레임 단위로 반복되고,
    상기 제1 프레임의 n 배(n은 자연수) 프레임 이후, n 개의 상기 합행렬들을 합한 총합행렬은 0 행렬인 표시 장치.
  2. 제1항에 있어서,
    상기 디더링 극성행렬의 각 원소는, 디더링 대상이 되지 않는 화소를 0으로 표시하고, 상기 디더링 화소 중 정극성을 나타내는 화소를 +j(j는 자연수)로 표시하고, 상기 디더링 화소 중 부극성을 나타내는 화소를 ?j로 표시하는 것을 특징으로 하는 표시 장치.
  3. 제2항에 있어서,
    상기 n은 1 인 것을 특징으로 하는 표시 장치.
  4. 제3항에 있어서,
    상기 영상 신호는 k 비트(k는 자연수)의 LSB(Least Significant Bits)를 포함하고,
    상기 제1 프레임의 프레임 수는 2k+1 개인 것을 특징으로 하는 표시 장치.
  5. 제4항에 있어서,
    상기 복수의 디더링 패턴들 중 적어도 두 개의 디더링 패턴들은 서로 동일한 것을 특징으로 하는 표시 장치.
  6. 제5항에 있어서,
    상기 제1 프레임의 상기 프레임 수는 상기 복수의 디더링 패턴의 수와 동일한 것을 특징으로 하는 표시 장치.
  7. 제2항에 있어서,
    상기 n은 2 이상인 것을 특징으로 하는 표시 장치.
  8. 제7항에 있어서,
    상기 영상 신호는 k 비트(k는 자연수)의 LSB(Least Significant Bits)를 포함하고,
    상기 제1 프레임의 프레임 수는 2k 개인 것을 특징으로 하는 표시 장치.
  9. 제8항에 있어서,
    상기 영상 신호 제어부는 상기 제1 프레임 마다 상기 복수의 디더링 패턴들에 각각 포함된 디더링 화소들의 배열 순서를 변경하는 것을 특징으로 하는 표시 장치.
  10. 제9항에 있어서,
    상기 영상 신호 제어부는 상기 복수의 디더링 패턴들에 각각 포함된 디더링 화소들의 배열 순서를 랜덤하게 변경하는 것을 특징으로 하는 표시 장치.
  11. 제9항에 있어서,
    상기 복수의 디더링 패턴들은 인접한 두 개의 디더링 패턴들 단위로 배열되고,
    상기 영상 신호 제어부는 상기 제1 프레임 마다 상기 인접한 두 개의 디더링 패턴들에 각각 포함된 디더링 화소들의 위치를 서로 변경하는 것을 특징으로 하는 표시 장치.
  12. 제8항에 있어서,
    상기 영상 신호 제어부는 상기 제1 프레임의 상기 프레임 수를 계산하는 프레임 카운터를 포함하는 것을 특징으로 하는 표시 장치.
  13. 제1항에 있어서,
    상기 디더링 레벨에 대응하는 상기 디더링 세트가 저장된 디더링 메모리를 더 포함하는 것을 특징으로 하는 표시 장치.
  14. 제1항에 있어서,
    상기 복수의 화소들은 동일한 프레임 내에서 1 도트 반전, 2 도트 반전, 및 컬럼 반전 중 어느 하나로 구동되는 것을 특징으로 하는 표시 장치.
  15. 제1항에 있어서,
    상기 디더링 레벨에 의해서 상기 디더링 화소의 개수가 결정되고,
    상기 복수의 디더링 패턴들 각각은 상기 디더링 화소를 결정하는 것을 특징으로 하는 표시 장치.
  16. 제15항에 있어서,
    상기 디더링 극성행렬을 구성하는 원소들의 합은 0인 것을 특징으로 하는 표시 장치.
  17. 제16항에 있어서,
    각 행극성합은 상기 디더링 극성행렬의 각 행을 구성하는 원소들의 합이고, 각 열극성합은 상기 디더링 극성행렬의 각 열을 구성하는 원소들의 합이며,
    상기 행극성합들을 합한 값 및 상기 열극성합들을 합한 값 중 적어도 하나가 0인 것을 특징으로 하는 표시 장치.
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